KR20180062158A - 루프 상태 정보를 생성하는 불휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 상기 복수의 메모리 셀들 중 선택된 셀들의 워드 라인에 프로그램 전압 또는 검증 전압을 제공하는 전압 발생기, 복수의 비트 라인을 통해서 상기 선택된 메모리 셀들에 프로그램될 쓰기 데이터를 전달하고, 상기 검증 전압에 따라 상기 선택된 메모리 셀들이 상기 복수의 타깃 상태들로 프로그램되었는지를 센싱하는 페이지 버퍼, 그리고 상기 프로그램 동작시 상기 프로그램 전압과 상기 검증 전압을 복수의 루프 카운트 단위로 상기 워드 라인에 제공하도록 상기 전압 발생기를 제어하고, 상기 페이지 버퍼의 센싱 결과로부터 상기 복수의 타깃 상태들 각각의 상태별 패스 루프의 수를 검출하고, 상기 검출된 상태별 패스 루프의 수를 이용하여 프로그램의 성공 여부를 결정하는 루프 상태 회로를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 루프 상태 정보를 생성하는 불휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 불휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
불휘발성 메모리 장치로의 데이터 저장은 선택된 메모리 영역으로의 데이터 기입 동작과, 데이터의 기입이 정상적으로 이루어졌는지를 판단하는 상태 검출 동작으로 구성된다. 만일, 상태 검출 결과 기입된 데이터가 정상적으로 기입되지 못한 것으로 판단되면, 불휘발성 메모리 장치는 프로그램 실패(Program fail)로 판단한다. 그리고 프로그램 실패로 판명된 메모리 영역(또는 블록)은 불량 블록 또는 배드 블록(Bad Block)으로 처리된다.
상태 검출 동작은 기입된 데이터가 제한된 수의 프로그램 루프 이내에 프로그램되었는지를 판단하는 방식을 포함한다. 또는, 상태 검출 동작은 특정 읽기 레벨을 사용한 읽기 동작을 통해서 수행될 수 있다. 하지만, 이러한 상태 검출 동작은 복수의 타깃 상태들로 프로그램되는 불휘발성 메모리 장치에서 정정 불가 에러(Uncorrectable Error)의 차단에는 한계가 있다. 상태 검출 동작을 통해서 체크하기 어려운 프로그램 동작시 발생하는 다양한 잡음이나 일회성 오류에 의해서도 저장된 데이터에는 정정 불가 에러가 포함될 수 있다.
본 발명의 목적은 프로그램 동작시 의도하지 않은 잡음에 기인한 프로그램 실패를 식별하기 위한 루프 상태 정보를 생성하는 불휘발성 메모리 장치, 그것을 포함하는 저장 장치, 그리고 그것의 동작 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 상기 복수의 메모리 셀들 중 선택된 셀들의 워드 라인에 프로그램 전압 또는 검증 전압을 제공하는 전압 발생기, 복수의 비트 라인을 통해서 상기 선택된 메모리 셀들에 프로그램될 쓰기 데이터를 전달하고, 상기 검증 전압에 따라 상기 선택된 메모리 셀들이 상기 복수의 타깃 상태들로 프로그램되었는지를 센싱하는 페이지 버퍼, 그리고 상기 프로그램 동작시 상기 프로그램 전압과 상기 검증 전압을 복수의 루프 카운트 단위로 상기 워드 라인에 제공하도록 상기 전압 발생기를 제어하고, 상기 페이지 버퍼의 센싱 결과로부터 상기 복수의 타깃 상태들 각각의 상태별 패스 루프의 수를 검출하고, 상기 검출된 상태별 패스 루프의 수를 이용하여 프로그램의 성공 여부를 결정하는 루프 상태 회로를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 스토리지 장치는, 선택된 메모리 셀들의 프로그램 동작시, 복수의 타깃 상태들 각각의 상태별 패스 루프의 수를 검출하고, 상기 검출된 상태별 패스 루프의 수를 이용하여 프로그램의 성공 여부를 지시하는 루프 상태(Loop Status)를 결정하는 불휘발성 메모리 장치, 그리고 프로그램 동작시, 상기 불휘발성 메모리 장치로부터 상기 루프 상태를 제공받아 상기 선택된 메모리 셀들에 프로그램된 데이터의 주소를 다른 주소로 재할당하는 메모리 컨트롤러를 포함한다.
상기 목적을 달성하기 위한 불휘발성 메모리 장치의 동작 방법은, 프로그램 동작시 선택된 메모리 셀들을 복수의 프로그램 루프를 적용하여 복수의 타깃 상태들로 프로그램하는 단계, 상기 복수의 타깃 상태들 각각이 프로그램 완료된 루프 수에 대응하는 상태별 패스 루프를 검출하는 단계, 그리고 상기 상태별 패스 루프들중 적어도 하나가 미리 결정된 제 1 허용 범위를 벗어나는지 결정하기 위해 상기 상태별 패스 루프들과 상기 제 1 허용 범위를 비교하는 단계를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 프로그램 동작시 의도하지 않은 잡음에 기인한 프로그램 실패를 식별하기 위한 루프 상태 정보를 생성하는 불휘발성 메모리 장치를 제공할 수 있다. 따라서, 불휘발성 메모리 장치에 기입된 데이터에 대한 더 높은 신뢰성이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 루프 상태 회로를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 루프 카운트 및 각 루프에서 발생하는 프로그램 및 검증 동작을 예시적으로 보여주는 파형도이다.
도 4는 본 발명의 실시 에에 따른 각 타깃 상태별 패스 루프(SPL)와 델타 루프(DL)를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다.
도 6은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다.
도 8은 루프 상태(Loop Status)가 패스(Pass)로 결정되는 경우의 상태별 패스 루프(SPL) 및 델타 루프(DL)를 예시적으로 보여주는 테이블이다.
도 9a 내지 도 9d는 루프 상태(Loop Status)가 각각 페일(Fail)로 결정되는 경우의 상태별 패스 루프(SPL) 및 델타 루프(DL)를 예시적으로 보여주는 테이블들이다.
도 10은 본 발명의 다른 실시 예에 따른 타깃 상태별 패스 루프와 상태별 델타 루프를 예시적으로 보여주는 도면이다.
도 11은 도 10의 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)을 사용한 루프 상태(Loop Status)의 결정 방법을 예시적으로 보여주는 테이블이다.
도 12는 본 발명의 루프 상태를 결정하기 위한 타깃 상태별 패스 루프(SPL)와 델타 루프(DL)의 다른 예를 보여주는 도면이다.
도 13은 도 13의 상태별 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)을 사용한 루프 상태(Loop Status)의 결정 방법을 예시적으로 보여주는 테이블이다.
도 14는 본 발명의 실시 예에 따른 셀 어레이의 구조를 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 16a 내지 도 16c는 메모리 컨트롤러와 불휘발성 메모리 장치 사이의 루프 상태의 전달을 위한 명령어 시퀀스의 예를 간략히 보여주는 도면들이다.
도 17은 본 발명의 실시 예에 따른 저장 장치의 메모리 관리 동작을 보여주는 순서도이다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 메모리 관리 동작을 보여주는 순서도이다.
도 19는 본 발명의 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 루프 상태 회로를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 루프 카운트 및 각 루프에서 발생하는 프로그램 및 검증 동작을 예시적으로 보여주는 파형도이다.
도 4는 본 발명의 실시 에에 따른 각 타깃 상태별 패스 루프(SPL)와 델타 루프(DL)를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다.
도 6은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다.
도 8은 루프 상태(Loop Status)가 패스(Pass)로 결정되는 경우의 상태별 패스 루프(SPL) 및 델타 루프(DL)를 예시적으로 보여주는 테이블이다.
도 9a 내지 도 9d는 루프 상태(Loop Status)가 각각 페일(Fail)로 결정되는 경우의 상태별 패스 루프(SPL) 및 델타 루프(DL)를 예시적으로 보여주는 테이블들이다.
도 10은 본 발명의 다른 실시 예에 따른 타깃 상태별 패스 루프와 상태별 델타 루프를 예시적으로 보여주는 도면이다.
도 11은 도 10의 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)을 사용한 루프 상태(Loop Status)의 결정 방법을 예시적으로 보여주는 테이블이다.
도 12는 본 발명의 루프 상태를 결정하기 위한 타깃 상태별 패스 루프(SPL)와 델타 루프(DL)의 다른 예를 보여주는 도면이다.
도 13은 도 13의 상태별 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)을 사용한 루프 상태(Loop Status)의 결정 방법을 예시적으로 보여주는 테이블이다.
도 14는 본 발명의 실시 예에 따른 셀 어레이의 구조를 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 16a 내지 도 16c는 메모리 컨트롤러와 불휘발성 메모리 장치 사이의 루프 상태의 전달을 위한 명령어 시퀀스의 예를 간략히 보여주는 도면들이다.
도 17은 본 발명의 실시 예에 따른 저장 장치의 메모리 관리 동작을 보여주는 순서도이다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 메모리 관리 동작을 보여주는 순서도이다.
도 19는 본 발명의 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 본 발명의 기술은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 사용될 수 있다.
본 발명에서는 불휘발성 메모리 장치의 프로그램 동작을 위해 다양한 용어들이 등장한다. '프로그램 사이클'은 선택된 메모리 셀들(동일 워드 라인에 연결)이 타깃 상태들 각각으로 프로그램되기 위해 소요되는 프로그램 동작의 단위이다. '프로그램 루프'는 프로그램 사이클을 구성하는 복수의 동작 단위로, 프로그램 전압과 검증 전압의 펄스로 구성된다. 프로그램 사이클은 복수의 프로그램 루프들로 구성될 것이다.
더불어, 본 발명에서 사용되는 '타깃 상태(Target state)'는 메모리 셀들의 문턱 전압이 데이터의 식별 가능한 범위를 가리킨다. 각각의 문턱 전압 범위는 대응하는 논리값이 할당되어 있다. 더불어, 프로그램 동작의 성공이나 실패 여부를 나타내는 용어 '상태(Status)'는 하나의 프로그램 사이클의 성공이나 실패를 의미하는 정보이다. 본 발명에서는 프로그램 상태(Program Status)와 루프 상태(Loop Status)가 언급될 것이다. 프로그램 상태(Program Status)는 최대 프로그램 루프의 적용 이후에 선택된 메모리 셀들이 모두 프로그램되지를 나타내는 데이터이다. 프로그램 상태(Program Status)가 패스(Pass)인 경우, 하나의 프로그램 사이클의 적용에 따라 데이터가 선택된 메모리 셀에 저장되었음을 의미한다. 하지만, 프로그램 상태가 페일(Fail)인 경우, 선택된 메모리 셀들에는 데이터가 정상적으로 기입되지 못했음을 의미한다.
본 발명에서 제안되는 루프 상태(Loop Status)는 타깃 상태들 각각의 정상적인 프로그램 여부를 나타내는 정보이다. 즉, 서로 다른 문턱 전압에 대응하는 타깃 상태들로의 프로그램에는 서로 다른 프로그램 루프 수가 적용될 것이다. 각 타깃 상태들은 적절한 루프 수의 범위 내에서 프로그램되어야 한다. 하지만, 타깃 상태들 중 적어도 하나가 적절한 루프 수의 범위를 벗어나 프로그램되는 경우, 루프 상태(Loop Status)는 페일(Fail)로 결정될 수 있다. 루프 상태(Loop status)는 각 타깃 상태들 단위의 프로그램 성공 여부를 나타내는 정보이다.
본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 루프 상태 회로(160), 그리고 전압 발생기(170)를 포함할 수 있다.
셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL0~BLn-1)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 낸드형으로 구성되는 복수의 셀 스트링들(NCS0~NCSn-1)을 포함한다. 복수의 셀 스트링들(NCS0~NCSn-1)은 하나의 메모리 블록(BLK)을 구성할 수 있다. 여기서, 셀 스트링들 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다. 셀 어레이(110)에 포함되는 메모리 셀들은 워드 라인과 비트 라인으로 제공되는 전압에 의해서 프로그램된다.
본 발명의 개념에 따른 실시 예로서, 셀 어레이(110)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(Monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 워드 라인에 전압 발생기(170)로부터 제공된 워드 라인 전압(VWL)을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다.
페이지 버퍼(130)는 프로그램 동작시에는 기입 드라이버로 동작하고, 읽기 동작시에는 감지 증폭기로 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(130)는 감지된 데이터를 래치하여 입출력 버퍼(140)에 전달한다.
입출력 버퍼(140)는 프로그램 동작시에 입력받은 쓰기 데이터를 페이지 버퍼(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스(ADD) 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달한다.
제어 로직(150)은 외부로부터 전달되는 명령어에 응답하여 페이지 버퍼(130)와 전압 발생기(170)를 제어한다. 제어 로직(150)은 쓰기 명령에 응답하여 외부에서 제공된 데이터를 선택된 메모리 셀들이 프로그램하도록 전압 발생기(170) 및 페이지 버퍼(130)를 제어할 수 있다. 예를 들면, 제어 로직(150)은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming: 이하, ISPP) 방식에 따라 선택된 메모리 셀들을 프로그램할 수 있다. ISPP에서는 선택된 메모리 셀들(예를 들면, 하나의 워드 라인에 연결된 메모리 셀들)을 프로그램하기 위한 프로그램 사이클(Program cycle)이 수행된다. 하나의 프로그램 사이클(또는, 프로그램 동작)은 복수의 프로그램 루프들(Program loops)로 구성된다. 각 프로그램 루프들은 적어도 하나의 프로그램 펄스와 적어도 하나의 검증 펄스가 인가된다. 프로그램 펄스는 프로그램 전압(Vpgm)의 레벨을 갖는 펄스이며, 검증 펄스는 검증 전압(Vfy)의 레벨을 갖는 펄스이다. 루프 카운트(Loop count)가 증가할수록 ISPP에서는 프로그램 전압(Vpgm)이 레벨이 증가하게 될 것이다.
루프 상태 회로(160)는 본 발명의 프로그램 동작시 메모리 셀들이 타깃 상태로 정상 프로그램되었는지를 프로그램 루프 단위로 체크할 수 있다. 루프 상태 회로(160)는 하나의 프로그램 사이클(Program cycle)이 수행되는 동안, 각 프로그램 루프에서의 검증 읽기 동작의 결과를 참조하여 루프 단위의 프로그램의 성공 여부를 검출할 수 있다. 어느 하나의 타깃 상태가 비정상적인 루프 카운트(loop count)에서 프로그램 패스(Pass)로 나타나는 경우, 루프 상태 회로(160)는 루프 상태(Loop Status)를 페일(Fail)로 결정할 것이다. 루프 상태는 외부의 요청에 의해서 불휘발성 메모리 장치(100)의 외부로 출력될 수 있다. 루프 상태 회로(160)의 구체적인 예는 후술하는 도 2를 통해서 상세히 설명될 것이다.
전압 발생기(170)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 워드 라인 전압들(VWL)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들에는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(170)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다. 또한, 전압 발생기(170)는 제어 로직(150)의 제어에 따라 검증 전압(Vfy)을 생성하여 행 디코더(120)에 제공할 수 있다.
이상의 본 발명의 불휘발성 메모리 장치(100)는 복수의 타깃 상태들 중 적어도 하나의 타깃이 비정상적인 루프 카운트에서 프로그램 완료되는 경우를 검출할 수 있다. 그리고 불휘발성 메모리 장치(100)는 검출 결과를 루프 상태(Loop Status)로 외부에 출력할 수 있다. 따라서, 기존의 타깃 상태(Program status)의 체크를 통해서는 검출될 수 없는 정정 불가 에러(Uncorrectable Error)를 차단할 수 있다. 즉, 타깃 상태(Program status)가 성공(Pass)으로 검출되더라도 발생 가능한 데이터의 정정 불가 에러(Uncorrectable Error)를 차단할 수 있다.
도 2는 도 1의 루프 상태 회로를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 루프 상태 회로(160)는 상태별 패스/페일 제어 로직(161), 프로그램 루프 카운터(162), 루프 결정 로직(163), 제 1 E-퓨즈 래치(164), 제 2 E-퓨즈 래치(165), 비교기들(166, 167), 루프 상태 결정 로직(168), 그리고 루프 상태 레지스터(169)를 포함할 수 있다. 루프 상태 회로(160)의 구성은 예시적일 뿐이며, 다양한 변형이 가능함은 잘 이해될 것이다.
상태별 패스/페일 제어 로직(161)은 프로그램 동작시 각 타깃 상태들의 프로그램 성공 여부(패스/페일)를 판단한다. 즉, 상태별 패스/페일 제어 로직(161)은 검증 읽기의 결과(State_Vfy)를 참조하여 타깃 상태들 각각의 프로그램 패스 시점을 검출한다. 그리고 타깃 상태들의 프로그램 패스로 검출되면, 상태 패스 플래그(S_Pass flag)를 출력한다. 예를 들면, 상태별 패스/페일 제어 로직(161)은 대한 검증 읽기 결과(State_Vfy)를 제공받아 선택된 셀들이 모두 타깃 상태(예를 들면, P2)로 프로그램되었는지를 판단한다. 선택된 메모리 셀들이 모두 타깃 상태(P2)의 검증 읽기 전압(Vfy2)보다 높은 문턱 전압으로 프로그램된 것으로 판단되면, 상태별 패스/페일 제어 로직(161)은 타깃 상태(P2)에 대한 패스 플래그(P2 Pass flag)를 루프 결정 로직(163)에 제공한다. 이러한 상태별 패스/페일 체크는 모든 타깃 상태들에 대해서 수행될 것이다.
프로그램 루프 카운터(162)는 프로그램 루프가 실행될 때마다 각각의 루프 카운트 값을 루프 결정 로직(163)에 제공한다. 프로그램 루프 카운터(162)는 선택된 메모리 셀들을 타깃 상태들로 프로그램하기 위한 프로그램 동작 또는 사이클에서 루프 카운트(Count)를 순차적으로 증가시킨다. 프로그램 루프 카운터(162)는 최초 루프(예를 들면, Loop 1)로부터 최종 루프(Loop Max)까지 순차적으로 증가되는 루프 카운트(Loop count)를 루프 결정 로직(163)에 전달할 것이다.
루프 결정 로직(163)은 상태 패스 플래그(S_Pass flag)와 루프 카운트(Loop count)를 수신한다. 루프 결정 로직(163)은 상태 패스 플래그(S_Pass flag)와 루프 카운트(Loop count)를 참조하여 상태 패스 루프(S_Pass loop)와 상태 패스 델타 루프(S_Pass Delta loop)를 생성한다. 루프 결정 로직(163)은 타깃 상태들 각각의 프로그램이 완료되는 루프 카운트(Loop count)를 상태 패스 루프(S_Pass loop)로 생성한다. 루프 결정 로직(163)은 각 타깃 상태들 간의 루프 카운트의 차이에 대응하는 상태 패스 델타 루프(S_Pass Delta loop)를 생성한다. 예를 들어, 루프 결정 로직(163)이 루프 카운트 '7'에서 타깃 상태(P1)에 대한 상태 패스 플래그(S_Pass flag)를 수신하고, 루프 카운트 '9'에서 타깃 상태(P2)에 대한 상태 패스 플래그(S_Pass flag)를 수신하는 것으로 가정하자. 이 경우, 루프 결정 로직(163)은 타깃 상태(P1)에 대한 상태 패스 루프(S_Pass Loop: SPL)는 '7'로, 타깃 상태(P2)에 대한 루프(S_Pass Loop: SPL)는 '9'로 출력할 것이다. 더불어, 루프 결정 로직(163)은 타깃 상태(P1)와 타깃 상태(P2) 각각의 상태 패스 루프의 차이(9-7=2)인 '2'를 델타 루프(S_Pass Delta Loop: 이하, DL)로 출력할 것이다.
제 1 E-퓨즈 래치(164) 및 제 2 E-퓨즈 래치(165)는 메모리 셀들의 타깃 상태들 각각에 대응하는 상태 패스 루프들(State Pass Loop: 이하, SPL)과 델타 루프(Delta Loop)의 허용 범위가 저장될 수 있다.
제 1 E-퓨즈 래치(164)에는 타깃 상태들 각각의 상태 패스 루프들(SPL)이 저장될 수 있다. 제 1 E-퓨즈 래치(164)에는 미리 결정된 타깃 상태들 각각의 상태별 패스 루프(SPL)의 최적 허용 범위가 저장될 수 있다. 상태 패스 여부를 검출할 대상 상태들이 7개(P1, P2, P3, P4, P5, P6, P7)라 가정하면, 타깃 상태들(P1, P2, P3, P4, P5, P6, P7) 각각의 프로그램에 소요되는 허용 패스 루프들의 수가 제 1 E-퓨즈 래치(164)에 저장될 수 있다. 허용 패스 루프의 최소치는 상태 패스 루프 최소값(SPL Min)으로, 허용 패스 루프의 최대치는 상태 패스 루프 최대값(SPL Max)으로 제 1 E-퓨즈 래치(164)에 저장될 것이다. 만일, 상태 패스 여부를 검출할 타깃 상태들이 전체 타깃 상태들 중 일부일 경우에는 이들 일부의 타깃 상태들의 허용 패스 루프의 범위만이 제 1 E-퓨즈 래치(164)에 미리 기입될 수 있을 것이다.
제 2 E-퓨즈 래치(165)는 검출된 상태 패스 델타 루프(DL)의 허용 범위가 저장될 수 있다. 인접한 상태들 간의 상태별 패스 루프(SPL)의 차이가 과도하게 크거나 작은 경우에는 루프 상태를 페일(Fail)로 처리할 수 있어야 한다. 제 2 E-퓨즈 래치(165)는 상태 패스 여부가 검출되는 대상 타깃 상태들이 7개(P1, P2, P3, P4, P5, P6, P7)라 가정하자. 그러면, 제 2 E-퓨즈 래치(165)에는 타깃 상태들(P1, P2, P3, P4, P5, P6, P7) 각각의 상태 패스 루프들 간의 차이값인 델타 루프의 허용 범위가 저장된다. 타깃 상태들(P1, P2) 간의 델타 루프(DL)의 범위는 최소값(Delta Min) '2'와 최대값(Delta Max) '4'로 저장된 경우를 가정하기로 하자. 그러면, 타깃 상태들(P1, P2) 간의 상태 패스 루프의 차이가 '2'보다 작거나 '4'보다 크면, 루프 상태(Loop Status)는 페일(Fail)로 결정될 것이다.
제 1 및 제 2 비교기들(166, 167)은 불휘발성 메모리 장치의 프로그램 동작시 검출되는 상태 패스 루프(S_Pass Loop)와 델타 루프(Delta Loop)가 허용 범위에 포함되는지 판단한다. 이를 위해, 제 1 비교기(166)는 상태 패스 루프(S_Pass Loop: SPL)와 제 1 E-퓨즈 래치(164)에 저장된 미리 결정된 상태 패스 루프의 허용 범위를 제공받는다. 그리고 제 1 비교기(166)는 상태 패스 루프(SPL)와 미리 결정된 상태 패스 루프의 허용 범위를 비교한다. 제 1 비교기(166)는 복수의 상태 패스 루프들 중 어느 하나라도 대응하는 허용 범위를 벗어나는 경우에는 페일 신호를 루프 상태 결정 로직(168)에 전달할 것이다.
제 2 비교기(167)는 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 허용 범위와 루프 결정 로직(163)이 제공하는 상태 패스 델타 루프(S_Pass Delta Loop)를 비교한다. 그리고 제 2 비교기(167)는 타깃 상태들 각각에 대응하는 상태 패스 델타 루프(S_Pass Delta loop)들이 허용 범위에 포함되는지 결정한다. 제 2 비교기(167)는 상태 패스 델타 루프의 어느 하나라도 허용 범위를 벗어나는 것으로 검출되면, 페일 신호를 루프 상태 결정 로직(168)으로 전달할 것이다.
루프 상태 결정 로직(168)은 제 1 및 제 2 비교기들(166, 167)로부터의 비교 결과를 참조하여 루프 상태(Loop Status)를 결정한다. 예를 들면, 타깃 상태들 중 어느 하나의 상태 패스 루프(S_Pass Loop: SPL)나 상태 패스 델타 루프(S_Pass Delta Loop)라도 허용 범위를 벗어나면, 루프 상태 결정 로직(168)은 루프 상태(Loop Status)를 페일(Fail)로 결정할 것이다.
루프 상태 레지스터(169)는 루프 상태 결정 로직(168)에 의해서 결정된 루프 상태(Loop Status)를 저장한다. 루프 상태 레지스터(169)에 저장된 루프 상태(Loop Status)는 불휘발성 메모리 장치(100)의 외부로 출력될 수 있다. 예를 들면, 불휘발성 메모리 장치(100)의 외부에서 제공되는 특정 상태 읽기 명령이나 제어 신호 등에 응답하여 루프 상태 레지스터(169)에 저장된 루프 상태(Loop Status)가 출력될 수 있다.
이상에서 설명된 루프 상태 회로(160)는 선택된 메모리 셀들의 프로그램 성공 여부를 각 타깃 상태들 단위로 판단할 수 있음이 설명되었다. 즉, 선택되는 메모리 셀들을 타깃 상태들로 프로그램할 때, 적어도 하나의 타깃 상태에 대응하는 상태 패스 루프(S_Pass loop)가 허용 범위를 벗어나면, 루프 상태(Loop Status)는 페일(Fail)로 결정된다. 더불어, 타깃 상태들 중 어느 하나의 상태 패스 델타 루프(S_Pass Delta Loop)가 허용 범위를 벗어나는 경우에도, 루프 상태는 페일(Fail)로 결정될 것이다.
도 3은 본 발명의 루프 카운트 및 각 루프에서 발생하는 프로그램 및 검증 동작을 예시적으로 보여주는 파형도이다. 도 3을 참조하면, 하나의 프로그램 사이클은 복수의 프로그램 루프들로 구성된다. 그리고 각 프로그램 루프들에서 선택된 메모리 셀들의 워드 라인으로 제공되는 프로그램 전압(VpgmN, N은 루프 카운트)과 검증 전압(VfyX)의 펄스가 포함될 수 있다.
선택된 메모리 셀들에 제공되는 프로그램 전압(VpmgN)은 루프 카운트(Loop count)의 증가에 따라 증가하는 레벨의 펄스로 제공된다. 즉, 프로그램 전압(VpmgN)은 증가형 스텝 펄스 프로그램(ISPP) 방식에 따라 제공될 수 있다. ISPP 방식에 따르면, 프로그램 전압(VpmgN)은 루프 카운트의 증가에 따라 증가 스텝(ΔV)만큼 증가하는 펄스열(Pulse train)이 선택된 메모리 셀들의 워드 라인에 제공될 것이다. 그리고 프로그램 전압 펄스들(Vpgm1, Vpgm2,…, VpgmM) 각각에 후속되어 타깃 상태들(P1, P2, P3, P4, P5, P6, P7) 각각에 대응하는 검증 전압들(Vfy1, Vfy2, Vfy3, …, Vfy7) 중 적어도 하나가 인가된다. 이러한 프로그램 전압 펄스(VpgmN)와 검증 전압 펄스들의 인가는 최대 루프(Max)까지 반복된다.
만일, 하나의 프로그램 사이클에서 루프 카운트(Loop count)가 최대 루프(Max)에 도달했음에도, 여전히 프로그램이 완료되지 않으면 프로그램 실패(Fail)로 결정될 것이다. 본 발명에서는 각각의 타깃 상태들 또는 적어도 하나의 타깃 상태에 대해서도 미리 결정된 루프 카운트의 범위에서 프로그램되지 못하는 경우에도 프로그램 실패(Fail)로 결정될 것이다. 이하에서, 최대 루프(Max) 이후에도 프로그램이 완료되지 못한 페일을 하드 페일(Hard fail), 각 상태들 중 적어도 하나가 미리 정의된 루프 카운트의 범위를 벗어나서 패스로 검출되는 경우를 소프트 페일(Soft fail)이라 칭하기로 한다.
정정 불가 에러(Uncorrectable error)는 하드 페일(Hard fail)뿐 아니라 소프트 페일(Soft fail)의 경우에도 발생할 수 있다. 따라서, 선택된 메모리 셀들의 프로그램 동작에서 발생하는 소프트 페일(Soft Fail)을 검출하여 처리하는 본 발명의 실시 예에 의하면, 정정 불가 에러(Uncorrectable error)의 발생이 획기적으로 줄어들 수 있을 것으로 기대된다.
도 4는 본 발명의 실시 에에 따른 각 타깃 상태별 패스 루프(SPL)와 델타 루프(DL)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 1개의 소거 상태(E0)와 7개의 타깃 상태들(P1, P2, P3, P4, P5, P6, P7)을 갖는 TLC(Triple Level Cell) 메모리 셀들을 예로 들어 상태별 패스 루프(Pass Loop: PL)와 델타 루프(Delta Loop: DL)가 설명될 것이다.
선택된 메모리 셀들은 최초에 모두 소거 상태(E0)에 대응하는 문턱 전압 레벨을 가질 것이다. 프로그램 동작의 실행에 따라 선택된 메모리 셀들의 문턱 전압은 데이터 상태들(E0, P1, P2, P3, P4, P5, P6, P7) 중 어느 하나의 문턱 전압을 갖게 될 것이다. 프로그램 동작에 의해 선택된 메모리 셀들의 문턱 전압은 낮은 레벨의 타깃 상태로부터 높은 레벨의 타깃 상태로 증가할 것이다. 예를 들면, 타깃 상태(P1)로 프로그램되는 메모리 셀들은 타깃 상태(P2)보다 적은 루프 카운트에서 프로그램 패스(Program pass)로 검출될 것이다.
타깃 상태(P1)로 프로그램되는 메모리 셀들은 검증 전압(Vfy1)에 의해서 프로그램 성공 여부가 검출될 것이다. 타깃 상태(P1)로 프로그램되는 메모리 셀들은 검증 전압(Vfy1)에 의해서 프로그램 완료된 것으로 검출되면, 프로그램 금지(Program Inhibit)로 설정되어 프로그램 전압의 영향으로부터 배제될 수 있다. 예시적으로 타깃 상태(P1)로 프로그램되는 메모리 셀들은 제 1 패스 루프(PL1)에서 프로그램 완료되는 것으로 가정하기로 한다.
타깃 상태(P1)보다 높은 문턱 전압을 갖는 타깃 상태(P2)로 프로그램되는 메모리 셀들은 검증 전압(Vfy2)에 의해서 프로그램 성공 여부가 체크될 것이다. 타깃 상태(P2)로 프로그램되는 메모리 셀들이 프로그램 완료된 것으로 검출되면, 프로그램 금지(Program Inhibit)로 설정되어 프로그램 전압의 영향으로부터 배제될 수 있다. 타깃 상태(P2)로 프로그램되는 메모리 셀들은 제 2 패스 루프(PL2)에서 프로그램 완료되는 것으로 가정하기로 한다.
상술한 타깃 상태들(P1, P2)로 프로그램되는 메모리 셀들의 프로그램을 위해서 각각 제 1 패스 루프(PL1)와 제 2 패스 루프(PL2)가 소요된다. 마찬가지로, 타깃 상태들(P3, P4, P5, P6, P7) 각각으로 메모리 셀들이 프로그램되기 위해서는 각각의 패스 루프들(PL3, PL4, PL5, PL6, PL7)이 소요될 수 있다. 이러한 패스 루프들의 조건에서 각 패스 루프들 간의 차이값에 대응하는 델타 루프(Delta Loop)가 결정될 수 있다. 타깃 상태들(P1, P2) 사이에 대응하는 델타 루프(DL12)는 제 1 패스 루프(PL1)와 제 2 패스 루프(PL2)의 차이값에 대응한다. 타깃 상태들(P2, P3) 사이에 대응하는 델타 루프(DL23)는 제 2 패스 루프(PL2)와 제 3 패스 루프(PL3)의 차이값에 대응한다. 타깃 상태들(P3, P4) 사이에 대응하는 델타 루프(DL34)는 제 3 패스 루프(PL3)와 제 4 패스 루프(PL4)의 차이값에 대응한다. 이러한 방식으로 타깃 상태들(P6, P7) 사이에 대응하는 델타 루프(DL67)는 제 6 패스 루프(PL6)와 제 7 패스 루프(PL7)의 차이값으로 결정될 수 있다.
상술한 타깃 상태들과 루프 카운트와의 관계를 고려하면, 각 타깃 상태들(P1, P2, P3, P4, P5, P6, P7)에 대응하는 패스 루프(PL)와 델타 루프(DL)는 최적의 데이터 신뢰성을 갖는 값들로 결정될 수 있다. 최적의 패스 루프(PL)와 델타 루프(DL)는 불휘발성 메모리 장치(100)의 다양한 특성을 고려한 테스트나 또는 시뮬레이션을 통해서 획득할 수 있을 것이다. 획득된 최적 패스 루프(PL)와 델타 루프(DL)에 기초하여 적절한 마진을 제공하기 위한 허용 범위가 결정될 수 있다. 그리고 결정된 패스 루프(PL)와 델타 루프(DL)의 허용 범위는 앞서 설명된 제 1 및 제 2 E-퓨즈 래치(164, 165)에 저장될 수 있을 것이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다. 도 5를 참조하면, 프로그램 동작에서 루프 상태 회로(160, 도 2 참조)는 적어도 하나의 타깃 상태에 대한 상태별 패스 루프(SPL)를 사용하여 루프 상태(Loop Status)를 결정할 것이다.
S110 단계에서, 루프 상태 회로(160)는 프로그램 실행 동작에서 루프 카운트와 검증 읽기 동작의 결과를 참조하여 타깃 상태들 각각에 대한 상태별 패스 루프(SPL)를 결정할 것이다. 그리고 결정된 상태별 패스 루프(SPL)는 루프 상태 회로(160)의 내부 또는 외부에 구비되는 메모리에 저장될 수 있다.
S120 단계에서, 루프 상태 회로(160)는 타깃 상태들 중 적어도 하나의 상태별 패스 루프(SPL)가 미리 결정된 허용 범위에 속하는지 체크할 것이다. 상태별 패스 루프(SPL)의 체크 대상이 되는 타깃 상태는 사용자의 필요에 따라, 또는 불휘발성 메모리 장치(100)의 특성에 따라 다양한 방식으로 결정될 수 있다.
S130 단계에서, 체크 대상이 되는 타깃 상태들 각각의 상태별 패스 루프(SPL)가 각각 허용되는 최소 루프 카운트(Min)와 최대 루프 카운트(Max) 범위에 속하는지에 따라 동작 분기가 발생한다. 만일, 체크 대상이 되는 타깃 상태들 모두의 상태별 패스 루프(SPL)가 허용 범위 이내인 것으로 검출되면(Yes 방향), 절차는 S140 단계로 이동한다. 반면, 체크 대상이 되는 타깃 상태들 중 적어도 하나의 상태별 패스 루프(SPL)가 허용 범위를 벗어나는 것으로 검출되면(No 방향), 절차는 S150 단계로 이동한다.
S140 단계에서, 루프 상태 회로(160)는 타깃 상태들 각각으로 프로그램되는 메모리 셀들이 허용된 루프 카운트 범위에서 프로그램 완료된 것으로 판단하고, 루프 상태(Loop Status)를 패스(Pass)로 결정할 것이다. 그리고 루프 상태 회로(160)는 루프 상태 레지스터(169)를 패스(Pass)로 설정(Set)할 것이다.
S150 단계에서, 루프 상태 회로(160)는 루프 상태(Loop Status)를 페일(Fail)로 결정할 것이다. 그리고 루프 상태 회로(160)는 루프 상태 레지스터(169)를 페일(Fail)로 설정(Set)할 것이다.
상술한 순서도에서는 루프 상태(Loop Status)의 결정이 체크 대상이 되는 타깃 상태들 중 적어도 하나의 상태별 패스 루프(SPL)를 참조하여 루프 상태가 결정되는 예가 설명되었다. 비록 프로그램 상태(Program status)는 패스로 결정되더라도 비정상적으로 빠르게 프로그램되거나 느리게 프로그램되는 메모리 셀들이 검출될 수 있다. 이러한 셀들로부터 읽혀지는 데이터에서도 정정 불가 에러(Uncorrectable Error)가 발생할 수 있다. 따라서, 본 발명의 루프 상태(Loop Status)의 검출을 통해서 정정 불가 에러(Uncorrectable Error)를 프로그램 단계에서 검출하고 차단할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다. 도 6을 참조하면, 프로그램 동작에서 루프 상태 회로(160, 도 2 참조)는 적어도 하나의 타깃 상태에 대한 델타 루프(DL)를 사용하여 루프 상태를 결정할 것이다.
S210 단계에서, 루프 상태 회로(160)는 프로그램 동작에서 루프 카운트(Loop count)와 검증 읽기 동작의 결과를 참조하여 타깃 상태들 각각에 대한 상태별 패스 루프(SPL)를 결정할 것이다. 그리고 결정된 상태별 패스 루프(SPL)는 루프 상태 회로(160) 내부나 외부에 구비되는 메모리(미도시)에 저장될 것이다.
S220 단계에서, 루프 상태 회로(160)는 타깃 상태들 각각의 상태별 패스 루프(SPL)를 이용하여 타깃 상태들 간의 델타 루프(DL)를 계산할 것이다. 그리고 루프 상태 회로(160)는 계산된 델타 루프(DL)가 허용 범위에 속하는지 체크할 것이다. 즉, 제 2 비교기(167)에 의해서 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 최소 루프 카운트(Min) 및 최대 루프 카운트(Max)와 계산된 델타 루프(DL)를 비교할 것이다.
S230 단계에서, 체크 대상이 되는 타깃 상태들 각각의 델타 루프(DL)가 각각 허용되는 최소 루프 카운트(Min)와 최대 루프 카운트(Max) 범위에 속하는지에 따라 동작 분기가 발생한다. 만일, 체크 대상이 되는 타깃 상태들 모두의 델타 루프(DL)들 각각이 대응하는 허용 범위 이내인 것으로 검출되면(Yes 방향), 절차는 S240 단계로 이동한다. 반면, 체크 대상이 되는 타깃 상태들 중 적어도 하나의 델타 루프(DL)가 허용 범위를 벗어나는 것으로 검출되면(No 방향), 절차는 S250 단계로 이동한다.
S240 단계에서, 루프 상태 회로(160)는 타깃 상태들 각각으로 프로그램되는 메모리 셀들이 허용된 루프 카운트 범위에서 프로그램 완료된 것으로 판단하고, 루프 상태(Loop Status)를 패스(Pass)로 결정할 것이다. 그리고 루프 상태 회로(160)는 루프 상태 레지스터(169)를 패스(Pass)로 설정할 것이다.
S250 단계에서, 루프 상태 회로(160)는 루프 상태(Loop Status)를 페일(Fail)로 결정할 것이다. 그리고 루프 상태 회로(160)는 루프 상태 레지스터(169)를 페일(Fail)로 설정할 것이다.
이상에서 루프 상태(Loop Status)의 결정이 체크 대상이 되는 타깃 상태들 중 적어도 하나의 델타 루프(DL)를 참조하여 루프 상태가 결정되는 예가 설명되었다. 따라서, 최대 루프 카운트(Max)에서 프로그램 패스로 판정되더라도, 타깃 상태들 사이에서 상대적으로 빠르게 프로그램되거나 또는 과도하게 느리게 프로그램되는 메모리 셀들에 의한 오류가 검출될 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(100)의 루프 상태 검출 방법을 보여주는 순서도이다. 도 7을 참조하면, 프로그램 동작에서 루프 상태 회로(160, 도 2 참조)는 적어도 하나의 타깃 상태에 대한 상태별 패스 루프(SPL)와 적어도 하나의 타깃 상태에 대한 델타 루프(DL)를 사용하여 루프 상태를 결정할 수 있다.
S310 단계에서, 루프 상태 회로(160)는 프로그램 동작에서 루프 카운트(Loop count)와 검증 읽기 동작의 결과를 참조하여 타깃 상태들 각각에 대한 상태별 패스 루프(SPL)를 결정할 것이다. 결정된 상태별 패스 루프(SPL)는 루프 상태 회로(160) 내부나 외부에 구비되는 메모리(미도시)에 저장될 것이다.
S320 단계에서, 루프 상태 회로(160)는 타깃 상태들 중 적어도 하나의 상태별 패스 루프(SPL)가 미리 결정된 허용 범위에 속하는지 체크할 것이다.
S330 단계에서, 체크 대상이 되는 상태들 각각의 상태별 패스 루프(SPL)가 각각 허용되는 최소 루프 카운트(Min)와 최대 루프 카운트(Max) 범위에 속하는지에 따라 동작 분기가 발생한다. 만일, 체크 대상이 되는 상태들 모두의 상태별 패스 루프(SPL)가 허용 범위 이내인 것으로 검출되면(Yes 방향), 절차는 S340 단계로 이동한다. 반면, 체크 대상이 되는 상태들 중 적어도 하나의 상태별 패스 루프(SPL)가 허용 범위를 벗어나는 것으로 검출되면(No 방향), 절차는 S370 단계로 이동한다.
S340 단계에서, 루프 상태 회로(160)는 타깃 상태들 각각의 상태별 패스 루프(SPL)를 이용하여 타깃 상태들 간의 델타 루프(DL)를 계산할 것이다. 그리고 루프 상태 회로(160)는 계산된 델타 루프(DL)가 허용 범위에 속하는지 체크할 것이다.
S350 단계에서, 체크 대상이 되는 상태들 각각의 델타 루프(DL)가 각각 허용되는 최소 루프 카운트(Min)와 최대 루프 카운트(Max) 범위에 속하는지에 따라 동작 분기가 발생한다. 만일, 체크 대상이 되는 상태들 모두의 델타 루프(DL)들 각각이 대응하는 허용 범위 이내인 것으로 검출되면(Yes 방향), 절차는 S360 단계로 이동한다. 반면, 체크 대상이 되는 상태들 중 적어도 하나의 델타 루프(DL)가 허용 범위를 벗어나는 것으로 검출되면(No 방향), 절차는 S370 단계로 이동한다.
S360 단계에서, 루프 상태 회로(160)는 타깃 상태들 각각으로 프로그램되는 메모리 셀들이 허용된 루프 카운트 범위에서 프로그램 완료된 것으로 판단하고, 루프 상태(Loop Status)를 패스(Pass)로 결정할 것이다. 그리고 루프 상태 회로(160)는 루프 상태 레지스터(169)를 패스(Pass)로 설정할 것이다.
S370 단계에서, 루프 상태 회로(160)는 루프 상태(Loop Status)를 페일(Fail)로 결정할 것이다. 그리고 루프 상태 회로(160)는 루프 상태 레지스터(169)를 페일(Fail)로 설정할 것이다.
상술한 순서도에서는 루프 상태(Loop Status)는 적어도 하나의 상태별 패스 루프(SPL) 또는 적어도 하나의 델타 루프(DL)를 참조하여 루프 상태가 결정된다. 선택된 메모리 셀들의 프로그림 동작에서 프로그램 상태(Program Status)가 패스(Pass)로 결정되더라도, 적어도 하나의 상태별 패스 루프(SPL) 또는 적어도 하나의 델타 루프(DL)가 허용 범위를 벗어나면, 소프트 페일(Soft fail)로 판단될 것이다. 따라서, 타깃 상태들 사이에서 상대적으로 빠르게 프로그램되거나 또는 과도하게 느리게 프로그램되는 메모리 셀들에 의한 오류가 검출될 수 있다. 더불어, 프로그램 동작중 잡음에 의한 오류가 검출될 수 있다. 잡음에 의해서 데이터가 잘못 기입되는 경우, 소프트 페일로 판정될 수 있다. 소프트 페일로 판정된 메모리 블록에 대한 처리는 후술하는 실시 예를 통해서 설명하기로 한다.
도 8은 루프 상태(Loop Status)가 패스(Pass)로 결정되는 경우의 상태별 패스 루프(SPL) 및 델타 루프(DL)를 예시적으로 보여주는 테이블이다. 도 8을 참조하면, 제 1 E-퓨즈 래치(164)와 제 2 E-퓨즈 래치(165)에는 각각 미리 결정된 상태별 패스 루프(SPL) 및 델타 루프(DL)의 허용 범위가 저장되어 있다.
프로그램 동작이 실행되고, 타깃 상태들(P1, P2, P3, P4, P5, P6, P7) 각각에 대한 상태별 패스 루프(SPL)가 결정될 것이다. 그리고 결정된 각 상태들 간의 상태별 패스 루프(SPL)의 크기의 차이를 계산하면 델타 루프(DL)가 생성될 수 있다. 예시적으로 타깃 상태(P1)의 상태별 패스 루프(SPL)는 루프 카운트 '7'로 제공되는 것으로 테이블에 나타나 있다. 그리고 타깃 상태(P2)의 상태별 패스 루프(SPL)는 루프 카운트 '10'으로, 타깃 상태(P3)의 상태별 패스 루프(SPL)는 루프 카운트 '13'으로 검출된 것으로 나타나 있다. 이러한 순서에 따라 타깃 상태들(P4, P5, P6, P7) 각각에 대해 상태별 패스 루프(SPL)는 각각 '16', '19', '22', '25'로 표시되어 있다.
각 타깃 상태들 각각에 대한 상태별 패스 루프(SPL)가 제공되면, 타깃 상태들 간의 상태별 패스 루프(SPL)의 차이인 델타 루프(DL)가 계산된다. 타깃 상태들(P1, P2) 각각의 상태별 패스 루프(SPL)의 차이값(10-7=3)인 '3'이 타깃 상태(P2)의 델타 루프(DL)로 결정될 수 있다. 마찬가지로, 타깃 상태들(P2, P3) 각각의 상태별 패스 루프(SPL)의 차이값 '3'이 타깃 상태(P3)의 델타 루프(DL)로 결정될 수 있다. 이러한 방식으로 주어진 상태별 패스 루프(SPL) 조건에서 타깃 상태들(P4, P5, P6, P7) 각각의 델타 루프(DL)가 모두 '3'으로 계산될 수 있을 것이다.
타깃 상태(P1)의 상태별 패스 루프(SPL) '7'은 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(6~8)에 포함된다. 따라서, 타깃 상태(P1)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다. 타깃 상태(P2)의 상태별 패스 루프(SPL) '10'은 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(9~11)에 포함된다. 그리고 타깃 상태(P2)의 델타 루프(DL) '3'은 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 범위(2~4)에 포함된다. 따라서, 타깃 상태(P2)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다.
마찬가지로, 타깃 상태(P3)의 상태별 패스 루프(SPL) '13'은 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(12~14)에 포함된다. 그리고 타깃 상태(P3)의 델타 루프(DL) '3'은 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 범위(2~4)에 포함된다. 따라서, 타깃 상태(P3)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다. 이러한 비교 동작을 적용하면, 나머지 타깃 상태들(P4, P5, P6, P7) 각각의 루프 상태들(Loop Status)도 모두 패스(Pass)로 결정될 수 있다. 모든 타깃 상태들 각각의 루프 상태가 패스(Pass)인 경우, 전체 루프 상태는 패스(Pass)로 결정될 것이다. 결정된 루프 상태는 이후 루프 상태 레지스터(169)에 저장될 것이다.
이상에서는 루프 상태가 패스(Pass)인 경우의 상태별 패스 루프(SPL)와 델타 루프(DL)의 크기가 예시적으로 설명되었다. 하지만, 루프 상태의 패스 또는 페일의 결정은 상술한 조건에만 국한되지 않으며, 다양한 변경이 가능함은 잘 이해될 것이다.
도 9a 내지 도 9d는 루프 상태(Loop Status)가 각각 페일(Fail)로 결정되는 경우의 상태별 패스 루프(SPL) 및 델타 루프(DL)를 예시적으로 보여주는 테이블들이다.
도 9a를 참조하면, 타깃 상태(P3)의 델타 루프(DL)의 사이즈가 '1'인 경우를 보여준다. 이러한 경우는 타깃 상태들(P1~P7) 각각의 상태별 패스 루프(SPL)가 정상 범위라 할지라도 타깃 상태(P3)의 델타 루프(DL)가 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 범위(2~4)를 벗어남을 알 수 있다. 따라서, 타깃 상태(P3)에 대한 상태별 루프 상태는 페일(Fail)이 되며, 적어도 하나의 상태별 루프 상태가 페일인 경우, 프로그램 사이클 또는 프로그램 동작의 루프 상태(Loop Status)는 페일(Fail)로 결정될 것이다.
도 9b를 참조하면, 타깃 상태(P3)의 델타 루프(DL)의 사이즈가 '5'인 경우를 보여준다. 이러한 경우는 도 9a와 마찬가지로 타깃 상태들(P1~P7) 각각의 상태별 패스 루프(SPL)가 정상 범위에 포함된다. 하지만, 타깃 상태(P3)의 델타 루프(DL)가 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 허용 범위(2~4)를 벗어났기 때문에, 타깃 상태(P3)에 대한 상태별 루프 상태는 페일(Fail)로 결정된다. 따라서, 프로그램 동작의 루프 상태(Loop Status)는 페일(Fail)로 결정될 것이다.
도 9c를 참조하면, 타깃 상태(P4)의 상태별 패스 루프(SPL)의 사이즈가 '14'인 경우를 보여준다. 이 경우, 타깃 상태들(P1~P7) 각각의 델타 루프(DL)는 정상 범위라 할지라도 타깃 상태(P4)의 상태별 패스 루프(SPL)가 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(15~17)를 벗어난다. 따라서, 타깃 상태(P4)에 대한 상태별 루프 상태는 페일(Fail)이 되고, 결국 프로그램 동작의 루프 상태(Loop Status)는 페일(Fail)로 결정될 것이다.
도 9d를 참조하면, 타깃 상태(P4)의 상태별 패스 루프(SPL)의 사이즈가 '18'인 경우를 보여준다. 이 경우, 타깃 상태들(P1~P7) 각각의 델타 루프(DL)는 정상 범위라 할지라도 타깃 상태(P4)의 상태별 패스 루프(SPL)가 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(15~17)를 벗어난다. 따라서, 타깃 상태(P4)에 대한 상태별 루프 상태는 페일(Fail)이 되고, 결국 프로그램 동작의 루프 상태(Loop Status)는 페일(Fail)로 결정될 것이다.
상술한 도 9a 내지 도 9d에 도시된 예시들은 각각 어느 하나의 타깃 상태의 상태별 패스 루프(SPL)나 델타 루프가 허용 범위를 벗어나더라도 프로그램 동작의 루프 상태는 페일(Fail)로 결정됨을 보여준다. 상술한 테이블에 도시된 프로그램 동작의 예는 상태들 각각에 대한 루프 상태를 체크하지 않으면 검출될 수 없는 에러이다. 따라서, 최대 루프 수의 범위 내에서 프로그램 완료되는 프로그램 상태(Program Status)의 패스상태에서도 발생할 수 있는 정정 불가 에러(Uncorrectable error)가 검출될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 타깃 상태별 패스 루프와 상태별 델타 루프를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 루프 상태를 결정하기 위하여 일부의 타깃 상태들(P1, P4, P7)의 패스 루프(PL)와 델타 루프(DL)가 검출될 수 있다.
프로그램 동작에 따라 선택된 메모리 셀들의 문턱 전압은 소거 상태(E0)로부터 데이터 상태들(E0, P1, P2, P3, P4, P5, P6, P7)로 중 어느 하나의 상태로 시프트(Shift)된다. 선택된 메모리 셀들 중에서 타깃 상태(P1)로 프로그램되는 메모리 셀들은 검증 전압(Vfy1)에 의해서 프로그램 성공 여부가 검출될 것이다. 타깃 상태(P1)보다 높은 문턱 전압을 갖는 타깃 상태(P2)로 프로그램되는 메모리 셀들은 검증 전압(Vfy2)에 의해서 프로그램 성공 여부가 체크될 것이다. 타깃 상태들(P1, P2)로 프로그램되는 메모리 셀들의 프로그램을 위해서 각각 제 1 패스 루프(PL1)와 제 2 패스 루프(PL2)가 소요된다. 마찬가지로, 타깃 상태들(P3, P4, P5, P6, P7) 각각으로 메모리 셀들이 프로그램되기 위해서는 각각의 패스 루프들(PL3, PL4, PL5, PL6, PL7)이 소요될 수 있다.
하지만, 루프 상태(Loop Status)를 판단하기 위해서 사용되는 일부 타깃 상태들(P1, P4, P7)에 대응하는 패스 루프들(PL1, PL4, PL7)만이 사용될 수 있다. 더불어, 패스 루프들(PL1, PL4, PL7) 간의 차이에 대응하는 델타 루프(Delta Loop)가 결정될 수 있다. 타깃 상태들(P1, P4) 사이에 대응하는 델타 루프(DL14)는 제 1 패스 루프(PL1)와 제 4 패스 루프(PL4)의 차이값에 대응한다. 타깃 상태들(P4, P7) 사이에 대응하는 델타 루프(DL47)는 제 4 패스 루프(PL4)와 제 7 패스 루프(PL7)의 차이값에 대응한다.
루프 상태(Loop Status)를 판단하기 위해서 사용되는 일부 타깃 상태들(P1, P4, P7)에 대응하는 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)은 최적의 데이터 신뢰성을 갖는 값들로 결정될 수 있다. 최적의 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)의 값은 불휘발성 메모리 장치(100)의 다양한 특성을 고려한 테스트나 또는 시뮬레이션을 통해서 획득할 수 있을 것이다. 획득된 최적 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)에 기초하여 적절한 마진을 제공하기 위한 허용 범위가 결정될 수 있다. 그리고 결정된 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)의 허용 범위값은 앞서 설명된 제 1 및 제 2 E-퓨즈 래치(164, 165)에 저장될 수 있을 것이다.
도 11은 도 10의 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)을 사용한 루프 상태(Loop Status)의 결정 방법을 예시적으로 보여주는 테이블이다. 도 11을 참조하면, 루프 상태(Loop Status)를 결정하기 위해서는 일부 타깃 상태들(P1, P4, P7)의 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)만이 사용될 수 있다. 루프 상태 회로(160)는 프로그램 동작의 실행 중에 타깃 상태들(P1, P4, P7)의 검증 읽기 결과를 수신하여 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)을 계산할 수 있다.
타깃 상태(P1)의 상태별 패스 루프(SPL) '7'은 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(6~8)에 포함된다. 따라서, 타깃 상태(P1)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다.
타깃 상태(P4)의 상태별 패스 루프(SPL) '16'은 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(15~17)에 포함된다. 그리고 타깃 상태(P4)의 델타 루프(DL) '9'는 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 범위(8~10)에 포함된다. 따라서, 타깃 상태(P4)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다.
마찬가지로, 타깃 상태(P7)의 상태별 패스 루프(SPL) '25'는 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(24 이상)에 포함된다. 그리고 타깃 상태(P7)의 델타 루프(DL) '9'는 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 범위(8~10)에 포함된다. 따라서, 타깃 상태(P7)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다.
타깃 상태들(P1, P4, P7) 각각의 패스 루프들(PL1, PL4, PL7) 및 델타 루프들(DL14, DL47)을 이용한 루프 상태들(Loop Status)도 모두 패스(Pass)로 결정될 수 있다. 타깃 상태들(P1, P4, P7) 각각의 루프 상태가 각각 패스(Pass)인 경우, 프로그램 동작의 루프 상태는 패스(Pass)로 결정될 것이다. 결정된 루프 상태는 이후 루프 상태 레지스터(169)에 저장될 것이다.
이상에서는 루프 상태를 결정하기 위해 일부의 타깃 상태들의 패스 루프와 델타 루프가 사용되는 예가 설명되었다.
도 12는 본 발명의 루프 상태를 결정하기 위한 타깃 상태별 패스 루프(SPL)와 델타 루프(DL)의 다른 예를 보여주는 도면이다. 도 12를 참조하면, 루프 상태를 결정하기 위하여 일부의 타깃 상태들(P1, P6, P7)의 상태별 패스 루프(SPL)와 델타 루프(DL)가 검출될 수 있다.
프로그램 동작에 따라 선택된 메모리 셀들의 문턱 전압은 소거 상태(E0)로부터 데이터 상태들(E0, P1, P2, P3, P4, P5, P6, P7)로 중 어느 하나로 이동한다. 선택된 메모리 셀들은 검증 전압(Vfy1, Vfy2, Vfy3, Vfy4, Vfy5, Vfy6, Vfy7)에 의해서 타깃 상태들 각각에 대한 프로그램 성공 여부가 검출될 것이다. 각 타깃 상태들의 프로그램이 완료되는 루프 카운트가 루프 상태 회로(160)에 제공되면, 타깃 상태들(P1, P6, P7)에 대한 제 1 패스 루프(PL1), 제 6 패스 루프(PL6), 그리고 제 7 패스 루프(PL7)가 결정될 것이다. 더불어, 패스 루프들(PL1, PL6, PL7) 간의 차이에 대응하는 델타 루프(Delta Loop)가 결정될 수 있다. 타깃 상태들(P1, P6) 사이에 대응하는 델타 루프(DL16)는 제 1 패스 루프(PL1)와 제 6 패스 루프(PL6)의 차이값에 대응한다. 타깃 상태들(P6, P7) 사이에 대응하는 델타 루프(DL67)는 제 6 패스 루프(PL6)와 제 7 패스 루프(PL7)의 차이값에 대응한다.
루프 상태를 판단하기 위해서 사용되는 타깃 상태들(P1, P6, P7)에 대응하는 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)은 최적의 데이터 신뢰성을 갖는 값들로 결정될 수 있다. 최적의 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)의 값은 불휘발성 메모리 장치(100)의 다양한 특성을 고려한 테스트나 또는 시뮬레이션을 통해서 획득할 수 있을 것이다. 획득된 최적 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)에 기초하여 적절한 마진을 제공하기 위한 허용 범위가 결정될 수 있다. 그리고 결정된 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)의 허용 범위는 앞서 설명된 제 1 및 제 2 E-퓨즈 래치(164, 165)에 저장될 수 있을 것이다.
도 13은 도 13의 상태별 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)을 사용한 루프 상태(Loop Status)의 결정 방법을 예시적으로 보여주는 테이블이다. 도 13을 참조하면, 루프 상태(Loop Status)를 결정하기 위해서는 일부 타깃 상태들(P1, P6, P7)의 상태별 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)만이 사용될 수 있다. 루프 상태 회로(160)는 프로그램 동작의 실행 중에 타깃 상태들(P1, P6, P7)의 검증 읽기 결과를 수신하여 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)을 계산할 수 있다.
타깃 상태(P1)의 상태별 패스 루프(SPL) '7'은 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(6~8)에 포함된다. 따라서, 타깃 상태(P1)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다.
타깃 상태(P6)의 상태별 패스 루프(SPL) '22'는 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(21~23)에 포함된다. 그리고 타깃 상태(P6)의 델타 루프(DL) '15'는 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 범위(14~16)에 포함된다. 따라서, 타깃 상태(P6)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다.
타깃 상태(P7)의 상태별 패스 루프(SPL) '25'는 제 1 E-퓨즈 래치(164)에 저장된 상태별 패스 루프(SPL)의 범위(24 이상)에 포함된다. 그리고 타깃 상태(P7)의 델타 루프(DL) '3'은 제 2 E-퓨즈 래치(165)에 저장된 델타 루프(DL)의 범위(2~40)에 포함된다. 따라서, 타깃 상태(P7)의 루프 상태(Loop Status)는 패스(Pass)로 결정될 것이다.
타깃 상태들(P1, P6, P7) 각각의 패스 루프들(PL1, PL6, PL7) 및 델타 루프들(DL16, DL67)을 이용한 루프 상태들(Loop Status)도 모두 패스(Pass)로 결정될 수 있다. 타깃 상태들(P1, P6, P7) 각각의 루프 상태가 각각 패스(Pass)인 경우, 프로그램 동작의 루프 상태는 패스(Pass)로 결정될 것이다. 결정된 루프 상태는 이후 루프 상태 레지스터(169)에 저장될 것이다.
이상에서는 루프 상태를 결정하기 위해 일부의 타깃 상태들의 패스 루프와 델타 루프가 사용되는 예가 설명되었다. 루프 상태를 결정하기 위해 일부의 타깃 상태의 선정은 불휘발성 메모리 장치의 특성이나 성능을 고려하여 결정될 수 있을 것이다.
도 14는 본 발명의 실시 예에 따른 셀 어레이의 구조를 예시적으로 보여주는 도면이다. 도 1 및 도 14를 참조하면, 셀 어레이(110)를 구성하는 메모리 블록(BLKa)의 구조가 간략히 도시되어 있다.
복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLKa)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4) 중 대응하는 접지 선택 라인 그리고 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 각 열의 셀 스트링들은 제 1 내지 제 4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제 2 및 제 3 접지 선택 라인들(GSL2, GSL3) 또는 제 2 및 제 3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 제 1 더미 워드 라인(DWL1)에 연결되는 제 1 더미 메모리 셀(DMC1), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC), 제 2 더미 워드 라인(DWL2)에 연결되는 제 2 더미 메모리 셀(DMC2), 그리고 스트링 선택 라인들(SSL)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다. 각 셀 스트링에서, 접지 선택 트랜지스터(GST), 제 1 더미 메모리 셀(DMC1), 메모리 셀들(MC), 제 2 더미 메모리 셀(DMC2) 및 스트링 선택 트랜지스터들(SST)은 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다.
예시적으로, 도 14에 도시된 바와 같이, 각 셀 스트링(CS)에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링(CS)에서, 스트링 선택 트랜지스터들(SST) 및 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들의 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 더미 메모리 셀들은 메모리 셀들(MC)과 동일한 구조를 가지며, 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC)과 다르게 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC)이 둘 또는 그보다 많은 개수의 문턱 전압 산포를 갖도록 프로그램될 때, 더미 메모리 셀들은 하나의 문턱 전압 산포 범위나 메모리 셀들(MC)보다 적은 개수의 문턱 전압 산포를 갖도록 프로그램될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 분리될 수 있다. 예시적으로, 도 2에서, 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결되는 것으로 도시되어 있으나, 동일한 높이의 메모리 셀들은 메모리 셀들이 형성된 높이의 평면에서 직접 연결되거나 또는 메탈층과 같은 다른 층을 통해 서로 간접 연결될 수 있다.
하나의 스트링(또는 접지) 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성할 수 있다. 쓰기 동작 및 읽기 동작은 각 페이지의 단위로 수행될 수 있다. 각 페이지의 각 메모리 셀은 둘 이상의 비트들을 저장할 수 있다. 각 페이지의 메모리 셀들에 기입되는 비트들은 논리 페이지들을 형성한다. 예를 들어, 각 페이지의 메모리 셀들에 기입되는 k번째 비트들은 k번째 논리 페이지를 형성할 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제 2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
상술한 3차원 구조의 불휘발성 메모리 장치(100)의 셀 어레이(110)에 따르면, 높은 집적도에도 불구하고 프로그램 동작 중에 상대적으로 잡음의 영향이 증가할 수 있다. 따라서, 본 발명의 각 타깃 상태들의 루프 상태를 참조하여 프로그램 성공 여부를 결정하는 경우, 셀 어레이(110)에 기입된 데이터에서 발생할 수 있는 잡음이나 일시적인 오류로 발생하는 정정 불가 에러(Uncorrectable error)를 줄일 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다. 도 15를 참조하면, 스토리지 장치(200)는 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함할 수 있다. 메모리 컨트롤러(210)는 프로그램 동작(또는 사이클)이 완료되면, 앞서 설명된 루프 상태(Loop Status)를 불휘발성 메모리 장치(220)에 요청할 수 있다. 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)로부터의 요청에 응답하여 메모리 컨트롤러(210)에 루프 상태(Loop Status)를 전달할 것이다. 불휘발성 메모리 장치(220)로부터 전달된 루프 상태(Loop Status) 값을 사용하여 메모리 컨트롤러(210)는 다양한 메모리 관리 동작을 수행할 수 있을 것이다. 좀더 자세히 설명하면 다음과 같다.
메모리 컨트롤러(210)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(220)를 제어한다. 메모리 컨트롤러(210)는 호스트(Host)로부터의 쓰기 요청에 응답하여 불휘발성 메모리 장치(220)에 데이터를 기입하기 위한 쓰기 명령(Write CMD)이나 쓰기 데이터(Write data)를 제공할 수 있다. 메모리 컨트롤러(210)는 쓰기 데이터의 프로그램 동작이 완료되면, 타깃 상태들 중 적어도 하나의 루프 상태를 확인하기 위한 루프 상태 요청(Loop Status Request)를 불휘발성 메모리 장치(220)에 전달할 수 있다.
메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)로부터 출력되는 루프 상태(Loop Status)를 참조하여 쓰기 데이터의 재기입, 메모리 블록의 어드레스 맵핑의 전환 등을 수행할 수 있다. 특히, 루프 상태(Loop Status)가 페일(Fail)로 출력된 경우, 메모리 컨트롤러(210)는 프로그램된 데이터를 독출하여 에러 검출을 수행할 수 있다. 메모리 컨트롤러(210)는 독출된 데이터의 에러를 검출 및 정정하기 위한 에러 정정 블록(215)을 포함할 것이다. 독출된 데이터에서 정정 불가 에러(Uncorrectable Error)가 검출되는 경우, 메모리 컨트롤러(210)는 선택된 메모리 단위(예를 들면, 메모리 블록)에 대한 어드레스 맵핑을 변경할 수 있다. 그리고 쓰기 데이터는 다른 정상 메모리 블록으로 재기입될 수 있을 것이다. 더불어, 메모리 컨트롤러(210)는 기준 회수 이상의 루프 상태 페일(Loop Status Fail)로 검출되는 메모리 블록들을 배드 블록으로 처리하여 더 이상 접근 또는 사용되지 못하도록 설정할 수 있다. 반면, 메모리 컨트롤러(210)는 기준 회수 미만의 루프 상태 페일(Loop Status Fail)로 검출되는 메모리 블록들은 소거 후 재사용할 수 있다.
불휘발성 메모리 장치(220)는 복수의 불휘발성 메모리 셀들을 포함하는 셀 어레이(221)와 루프 상태 회로(223)를 포함할 수 있다. 셀 어레이(221) 및 루프 상태 회로(223)는 앞서 설명된 도 1의 셀 어레이(110) 및 루프 상태 회로(160)와 동일하므로 이것들에 대한 설명은 생략하기로 한다. 불휘발성 메모리 장치(220)는 프로그램 동작 동안 루프 상태 회로(223)에 의해서 선택된 타깃 상태들에 대한 루프 상태를 검출할 것이다. 그리고 검출된 루프 상태는 루프 상태 회로(223) 내부에 구비되는 루프 상태 레지스터에 저장될 수 있다. 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)로부터의 루프 상태 요청(Loop Status Request)에 응답하여 루프 상태 레지스터에 저장된 루프 상태(Loop Status)를 출력할 것이다.
메모리 컨트롤러(210)와 불휘발성 메모리 장치(220) 간의 루프 상태 요청 및 루프 상태의 출력 방법은 다양한 방식으로 구현될 수 있음은 당업자들에게는 잘 이해될 것이다. 예를 들면, 루프 상태 요청은 상태 읽기 명령(Status read command)의 형태로 제공될 수 있으며, 루프 상태(Loop Status)의 출력에는 기존의 상태 데이터의 예비 비트(Reserved bit)가 활용될 수 있을 것이다. 하지만, 루프 상태의 요청과 루프 상태의 출력 방식은 다양한 신호나 데이터 형태로 구현될 수 있음은 잘 이해될 것이다.
도 16a 내지 도 16c는 메모리 컨트롤러와 불휘발성 메모리 장치 사이의 루프 상태의 전달을 위한 명령어 시퀀스의 예를 간략히 보여주는 도면들이다.
도 16a를 참조하면, 루프 상태 요청(Loop Status request)은 기존의 타깃 상태(Program status: 이하, PS)를 요청하는 명령어를 활용하여 제공될 수 있을 것이다. 먼저, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 쓰기 명령어 및 데이터(80h - ADD/Din - 10h)를 전달할 것이다. 컨펌 명령어(10h)가 입력된 이후, 불휘발성 메모리 장치(220)는 쓰기 데이터(Din)를 선택된 메모리 영역에 프로그램하고, 레디/비지 신호(R/B)를 로우 레벨로 출력할 것이다. 프로그램이 완료되면(tPROG 이후), 불휘발성 메모리 장치(220)는 레디/비지 신호(R/B)를 다시 하이 레벨로 천이시킨다. 그러면, 메모리 컨트롤러(210)는 상태 읽기 명령어(70h)를 불휘발성 메모리 장치(220)에 전달한다. 불휘발성 메모리 장치(220)는 상태 읽기 명령어(70h)에 응답하여 프로그램 상태(PS) 및 루프 상태(LS)를 메모리 컨트롤러(210)에 출력할 수 있다. 예를 들면, 불휘발성 메모리 장치(220)는 상태 데이터의 특정 비트(I/O0)를 타깃 상태로, 예비 비트(I/OR)를 루프 상태로 출력할 수 있을 것이다.
도 16b를 참조하면, 도 16a와 마찬가지로 루프 상태 요청(Loop Status request)은 기존의 프로그램 상태(Program status: 이하, PS)를 요청하는 명령어(예를 들면, 70h)를 활용하여 제공될 수 있을 것이다. 하지만, 불휘발성 메모리 장치(220)는 상태 읽기 명령어(70h)에 응답하여 프로그램 상태(PS) 및 루프 상태(LS)를 각각 별도의 사이클에서 출력할 수 있다.
도 16c를 참조하면, 프로그램 상태(PS)를 요청하는 명령어(70h)와는 별도로 루프 상태(Loop Status: 이하, LS)를 요청하기 위한 명령어(LSR)가 정의될 수 있을 것이다. 쓰기 요청된 데이터의 프로그램이 완료되면(즉, tPROG이 경과하면), 불휘발성 메모리 장치(220)는 레디/비지 신호(R/B)를 하이 레벨로 천이시킨다. 그러면, 메모리 컨트롤러(210)는 프로그램 상태(PS)를 요청하는 명령어(70h)를 불휘발성 메모리 장치(220)에 전달할 것이다. 이에 응답하여 불휘발성 메모리 장치(220)는 프로그램 상태(PS)를 메모리 컨트롤러(210)에 출력할 것이다. 더불어, 메모리 컨트롤러(210)는 루프 상태(LS)를 요청하기 위한 명령어(LSR)를 불휘발성 메모리 장치(220)에 전달할 수 있다. 루프 상태(LS)를 요청하기 위한 명령어(LSR)에 응답하여 불휘발성 메모리 장치(220)는 루프 상태(LS)를 입출력 핀(I/Oi)을 사용하여 출력할 수 있다.
이상에서는 메모리 컨트롤러(210)와 불휘발성 메모리 장치(220) 간의 루프 상태(Loop Status)의 전달 방법이 예시적으로 설명되었다. 하지만, 본 발명은 상술한 설명에만 국한되지 않으며, 다양한 변경이 가능하다. 그리고 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)로부터 제공되는 루프 상태(LS)를 사용하여 데이터 신뢰성을 높이기 위한 후속 동작을 수행할 수 있다. 예를 들면, 메모리 컨트롤러(210)는 루프 상태(LS)를 참조하여 에러 검출 및 배드 블록 관리나 재프로그램 등의 동작을 수행할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치의 메모리 관리 동작을 보여주는 순서도이다. 도 17을 참조하면, 저장 장치(200, 도 15 참조)는 루프 상태(LS)를 참조하여 쓰기 데이터의 재기입 및 배드 블록 처리 동작을 수행할 수 있다.
S410 단계에서, 메모리 컨트롤러(210)는 쓰기 요청을 불휘발성 메모리 장치(220)에 전달할 것이다. 이때, 명령어 시퀀스와 함께 어드레스 및 데이터도 불휘발성 메모리 장치(220)에 전달될 것이다. 불휘발성 메모리 장치(220)는 전달된 데이터를 어드레스에 의해서 지정되는 선택된 메모리 셀들에 프로그램할 것이다. 그리고 불휘발성 메모리 장치(220)에 구비되는 루프 상태 회로(223)는 각각의 타깃 상태들에 대한 패스 루프의 수와 델타 루프의 수가 허용 범위에 포함되는지 검출할 것이다. 그리고 루프 상태 회로(223)는 타깃 상태들 각각의 패스/페일 여부에 따라 루프 상태(Loop Status)를 결정하여 루프 상태 레지스터(미도시)에 저장할 것이다.
S420 단계에서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 프로그램 상태(PS) 및 루프 상태(LS)를 요청할 것이다. 예를 들면, 도 16a 내지 도 16c에서 설명된 방식으로 메모리 컨트롤러(210)는 프로그램 상태(PS) 및 루프 상태(LS)를 불휘발성 메모리 장치(220)로부터 읽어낼 수 있다.
S430 단계에서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)가 제공하는 프로그램 상태(PS)에 따라 동작 분기를 수행한다. 프로그램 상태(PS)가 페일(Fail)인 경우, 절차는 S450 단계로 이동한다. 반면, 프로그램 상태(PS)가 패스(Pass)인 경우, 절차는 S450 단계로 이동할 것이다. 즉, 선택된 메모리 셀들이 프로그램 동작의 최대 루프(Max loop) 이후에도 프로그램이 완료되지 못한 경우, 프로그램 상태(PS)가 페일(Fail)로 읽혀질 것이다. 그러면, 메모리 컨트롤러(210)는 프로그램 상태(PS)가 페일로 검출된 메모리 블록을 처리하기 위한 S440 단계를 수행할 것이다.
S440 단계에서, 메모리 컨트롤러(210)는 프로그램 상태(PS)가 페일(Fail)로 검출된 메모리 블록을 하드 런타임 배드 블록(Run Time Bad Block: 이하, RTBB)으로 등록할 것이다. 하드 런타임 배드 블록(RTBB)은 더 이상의 접근이 발생하지 않도록 어드레스 맵핑 테이블에서 제외시키는 맵아웃(Map out) 처리될 수 있을 것이다.
S445 단계에서, 메모리 컨트롤러(210)는 쓰기 데이터를 기입하기 위한 새로운 메모리 영역을 선택하고 새로운 어드레스를 할당할 것이다. 그리고 절차는 새로운 메모리 영역으로의 데이터 쓰기를 수행하기 위해 S410 단계로 복귀한다.
S450 단계에서, S420 단계에서 획득된 루프 상태(LS)에 따른 동작 분기가 발생한다. 루프 상태(LS)가 패스(Pass)인 경우(Yes 방향), 쓰기 데이터에 대한 프로그램 동작은 종료될 것이다. 반면, 루프 상태(LS)가 페일(Fail)인 경우(No 방향), 절차는 S460 단계로 이동한다.
S460 단계에서, 메모리 컨트롤러(210)는 현재 루프 상태(LS)를 검출한 메모리 블록의 루프 상태 페일 횟수(nLS_Fail)를 읽어온다. 메모리 컨트롤러(210)의 맵핑 테이블에는 각각의 메모리 블록들의 루프 상태 체크 결과가 이력으로 관리될 수 있다. 만일, 현재 체크된 메모리 블록의 루프 상태 페일 횟수(nLS_Fail)가 기준치(TH) 미만인 경우(Yes 방향), 절차는 S470 단계로 이동한다. 하지만, 현재 체크된 메모리 블록의 루프 상태 페일 횟수(nLS_Fail)가 기준치(TH) 이상인 경우(No 방향), 절차는 S480 단계로 이동한다.
S470 단계에서, 메모리 컨트롤러(210)는 루프 상태 페일 횟수(nLS_Fail)가 기준치 미만인 메모리 블록을 소프트 런타임 배드 블록(Soft RTBB)으로 등록할 것이다. 소프트 런타임 배드 블록(Soft RTBB)으로 지정되면, 기존에 프로그램된 데이터는 다른 메모리 블록에 재기입된다. 그리고 소프트 런타임 배드 블록(Soft RTBB)으로 지정된 메모리 블록은 소거되어 재사용되도록 어드레스 맵핑된다.
S480 단계에서, 루프 상태 페일 횟수(nLS_Fail)가 기준치 이상인 메모리 블록은 하드 런타임 배드 블록(Run Time Bad Block: 이하, RTBB)으로 지정될 수 있다. 하드 런타임 배드 블록(RTBB)은 더 이상의 접근이 차단되도록 맵 아웃(Map out) 처리될 수 있을 것이다.
S490 단계에서, 메모리 컨트롤러(210)는 쓰기 데이터를 기입하기 위한 새로운 메모리 블록을 선택하기 위한 새로운 쓰기 어드레스를 할당할 것이다. 이후, 절차는 새로운 메모리 블록에 쓰기 실패한 데이터를 다시 재기입하기 위한 S410 단계로 복귀한다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 메모리 관리 동작을 보여주는 순서도이다. 도 18을 참조하면, 저장 장치(200, 도 15 참조)는 루프 상태(LS)를 참조하여 프로그램된 데이터의 독출 및 에러 검출을 수행한다. 만일, 독출된 데이터에 정정 불가 에러(Uncorrectable Error)가 존재하는 경우, 쓰기 데이터의 재기입 및 배드 블록 처리 동작을 수행할 수 있다. 여기서, , S560 단계 내지 S590 단계는 도 17의 S410 단계 내지 S490 단계의 동작들과 실질적으로 동일하다. 따라서, S510 단계 내지 S545 단계, S560 단계 내지 S590 단계에 대한 설명은 생략하기로 한다.
S510 단계 내지 S545 단계는 도 17의 S410 단계 내지 S445 단계와 실질적으로 동일하다. S550 단계에서, 루프 상태(LS)에 따른 동작 분기가 발생한다. 루프 상태(LS)가 패스(Pass)인 경우(Yes 방향), 쓰기 데이터에 대한 프로그램 동작은 종료될 것이다. 반면, 루프 상태(LS)가 페일(Fail)인 경우(No 방향), 절차는 S552 단계로 이동한다.
S552 단계에서, 메모리 컨트롤러(210)는 프로그램 상태(PS)는 패스로 검출되지만 루프 상태(LS)가 페일로 검출되는 쓰기 데이터를 독출한다. 메모리 컨트롤러(210)는 선택된 메모리 영역을 읽어내고, 독출된 데이터의 에러를 검출한다.
S554 단계에서, 메모리 컨트롤러(210)는 검출된 에러가 정정 가능한지에 따라 동작 분기를 수행한다. 만일, 검출된 에러가 정정 가능한 것으로 판단되면, 제반 프로그램 절차는 종료될 수 있다. 하지만, 검출된 에러가 정정 불가한 것으로 판단되면, 절차는 S560 단계로 이동한다. S560 단계 이후로는, 쓰기 데이터를 새로운 메모리 블록에 기입하기 위한 어드레스 재할당과 배드 블록 처리를 위한 절차들이 수행될 것이다. S560 단계에서 S590 단계는 도 17의 S460 단계 내지 S490 단계와 실질적으로 동일하다.
이상에서는, 프로그램 상태(PS)는 패스로 검출되지만, 루프 상태(LS)가 페일로 검출되는 경우에, 프로그램된 데이터를 독출하여 에러 검출이 수행되는 과정이 추가로 실행될 수 있음이 설명되었다. 프로그램 상태(PS)와 루프 상태(LS)의 검출 이외에 정정 불가 에러(Uncorrectable error)가 존재하는지의 검출 동작이 추가된다. 따라서, 루프 상태(LS)의 페일로 검출되지만, 정정 불가 에러가 존재하지 않는 영역에 대한 맵핑 처리에 대한 부담은 줄일 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 19를 참조하면, 사용자 시스템(300)은 호스트(310) 및 저장 장치(320)를 포함한다. 호스트(310)는 코어(312), 워킹 메모리(314), ECC 블록(315), 그리고 메모리 인터페이스(316)를 포함할 수 있다. 저장 장치(320)는 마이크로 컨트롤러(322) 및 불휘발성 메모리 장치(324)를 포함할 수 있다. 여기서, 저장 장치(320)는 PPN(Perfect Page New) 메모리 장치로 제공될 수 있을 것이다.
호스트(310)의 코어(312)는 워킹 메모리(314)에 로드된 다양한 응용 프로그램이나 데이터를 처리할 수 있다. 워킹 메모리(314)에는 응용 프로그램 및 운영체제와 같은 소프트웨어가 로드된다. 특히, 워킹 메모리(314)에 로드되는 운영 체제 상에는 본 발명의 프로그램 상태(PS) 또는 루프 상태(LS)를 사용하여 메모리 블록의 맵핑 조작이나 쓰기 데이터의 재프로그램을 수행하는 소프트웨어 모듈들이 로드될 수 있다.
메모리 인터페이스(316)는 코어(312)에 의해서 접근 요청되는 메모리 주소를 물리 주소로 변경할 수 있다. 메모리 인터페이스(316)는 예를 들면 플래시 변환 계층(FTL)의 기능을 수행할 수 있을 것이다.
저장 장치(320)는 마이크로 컨트롤러(322)와 불휘발성 메모리 장치(324)를 포함할 수 있다. 마이크로 컨트롤러(322)는 호스트(310)로부터 제공되는 커맨드(CMD), 주소(ADDR), 제어 신호들(CTRLs), 그리고 데이터(Data)를 불휘발성 메모리 장치(324)에 전달할 수 있다. 저장 장치(320)는 프로그램 동작시 선택된 메모리 셀들에 대한 루프 상태(LS)를 결정하고 저장할 수 있다. 저장 장치(320)는 호스트(310)로부터의 루프 상태 요청(Loop Status request)에 응답하여 저장된 루프 상태(LS)를 호스트(310)로 반환할 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (20)
- 복수의 메모리 셀들을 포함하는 셀 어레이;
상기 복수의 메모리 셀들 중 선택된 셀들의 워드 라인에 프로그램 전압 또는 검증 전압을 제공하는 전압 발생기;
복수의 비트 라인을 통해서 상기 선택된 메모리 셀들에 프로그램될 쓰기 데이터를 전달하고, 상기 검증 전압에 따라 상기 선택된 메모리 셀들이 상기 복수의 타깃 상태들로 프로그램되었는지를 센싱하는 페이지 버퍼; 그리고
상기 프로그램 동작시 상기 프로그램 전압과 상기 검증 전압을 복수의 루프 단위로 상기 워드 라인에 제공하도록 상기 전압 발생기를 제어하고, 상기 페이지 버퍼의 센싱 결과로부터 상기 복수의 타깃 상태들 각각의 상태별 패스 루프의 수를 검출하고, 상기 검출된 상태별 패스 루프의 수를 이용하여 프로그램의 성공 여부를 결정하는 루프 상태 회로를 포함하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 루프 상태 회로는 상기 복수의 타깃 상태들 각각의 패스 루프 수가 기준 범위를 벗어나는 것으로 검출되면 상기 프로그램이 실패한 것으로 판단하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 루프 상태 회로는 상기 복수의 타깃 상태들 각각의 패스 루프의 차이가 기준 범위를 벗어나는 것으로 검출되면 상기 프로그램이 실패한 것으로 판단하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 루프 상태 회로는 상기 복수의 타깃 상태들 중 일부 타깃 상태들의 패스 루프 수를 이용하여 상기 프로그램의 성공 여부를 판단하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 루프 상태 회로는 상기 복수의 타깃 상태들 각각의 프로그램에 소요되는 패스 루프 수를 이용하여 프로그램의 성공 여부를 나타내는 루프 상태(Loop Status)를 상태 읽기 명령어에 응답하여 출력하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 루프 상태 회로는;
상기 페이지 버퍼로부터 제공되는 상기 센싱 결과를 이용하여 상기 상태별 패스 루프를 결정하고, 상기 상태별 패스 루프들 간의 차이에 대응하는 상태간 델타 루프를 계산하는 루프 결정 로직;
상기 상태별 패스 루프 또는 상기 상태간 델타 루프를 기준 허용 범위와 비교하는 비교기 유닛; 그리고
상기 비교기 유닛의 출력을 참조하여 상기 프로그램의 성공 여부를 결정하는 루프 상태 결정 로직을 포함하는 불휘발성 메모리 장치. - 제 6 항에 있어서,
상기 루프 상태 회로는:
상기 상태별 패스 루프의 기준 허용 범위를 저장하고, 상기 비교기 유닛에 제공하는 제 1 E-퓨즈 래치; 그리고
상기 상태간 델타 루프의 기준 허용 범위를 저장하고, 상기 비교기 유닛에 제공하는 제 2 E-퓨즈 래치를 포함하는 불휘발성 메모리 장치. - 제 7 항에 있어서,
상기 상태별 패스 루프의 기준 허용 범위 또는 상태간 델타 루프의 기준 허용 범위는 상기 워드 라인의 위치, 상기 선택된 메모리 셀들이 포함되는 메모리 블록의 위치나 소거 카운트, 또는 상기 불휘발성 메모리 장치의 구동 온도 등에 따라 조정 가능한 오프셋(Offset)을 갖는 불휘발성 메모리 장치. - 제 7 항에 있어서,
상기 제 1 E-퓨즈 래치 및 상기 제 2 E-퓨즈 래치에 저장된 상기 상태별 패스 루프의 기준 허용 범위 및 상기 상태간 델타 루프의 기준 허용 범위는 불휘발성 메모리 장치의 외부로부터의 셋 피쳐(Set feature)로 설정되는 불휘발성 메모리 장치. - 제 7 항에 있어서,
상기 루프 상태 회로는, 상기 루프 상태 결정 로직에 의해서 결정된 프로그램 성공 여부를 루프 상태(Loop Status)로 저장하는 루프 상태 레지스터를 더 포함하는 불휘발성 메모리 장치. - 스토리지 장치에 있어서:
선택된 메모리 셀들의 프로그램 동작시, 복수의 타깃 상태들 각각의 상태별 패스 루프의 수를 검출하고, 상기 검출된 상태별 패스 루프의 수를 이용하여 프로그램의 성공 여부를 지시하는 루프 상태(Loop Status)를 결정하는 불휘발성 메모리 장치; 그리고
프로그램 동작시, 상기 불휘발성 메모리 장치로부터 상기 루프 상태를 제공받아 상기 선택된 메모리 셀들에 프로그램된 데이터의 주소를 다른 주소로 재할당하는 메모리 컨트롤러를 포함하는 스토리지 장치. - 제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 루프 상태를 상태 읽기 명령을 통해서 제공받는 스토리지 장치. - 제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 선택된 메모리 셀들이 포함되는 메모리 블록의 루프 상태 페일 회수에 따라 상기 메모리 블록을 소프트 런타임 배드 블록(Run-Time Bad Block) 또는 하드 런타임 배드 블록으로 지정하는 스토리지 장치. - 제 13 항에 있어서,
상기 메모리 컨트롤러는 소프트 런타임 배드 블록으로 지정된 메모리 블록은 소거후 재사용되도록 주소 맵핑을 설정하고, 상기 하드 런타임 배드 블록으로 지정된 메모리 블록은 맵아웃 시키는 스토리지 장치. - 제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 루프 상태(Loop Status)가 페일로 검출된 경우, 상기 선택된 메모리 셀들에 프로그램된 데이터를 독출하고, 독출된 데이터에 정정 불가 에러가 존재하는지 검출하는 스토리지 장치. - 제 15 항에 있어서,
상기 메모리 컨트롤러는 상기 독출된 데이터에 정정 불가 에러가 존재하지 않는 경우에는 상기 루프 상태(Loop Status)가 페일이라 할지라도 프로그램이 성공한 것으로 결정하는 스토리지 장치. - 불휘발성 메모리 장치의 동작 방법에 있어서:
프로그램 동작시 선택된 메모리 셀들을 복수의 프로그램 루프를 적용하여 복수의 타깃 상태들로 프로그램하는 단계;
상기 복수의 타깃 상태들 각각이 프로그램 완료된 루프 수에 대응하는 상태별 패스 루프를 검출하는 단계; 그리고
상기 상태별 패스 루프들중 적어도 하나가 미리 결정된 제 1 허용 범위를 벗어나는지 결정하기 위해 상기 상태별 패스 루프들과 상기 제 1 허용 범위를 비교하는 단계를 포함하는 동작 방법. - 제 17 항에 있어서,
상기 상태별 패스 루프들 중 적어도 하나가 상기 제 1 허용 범위를 벗어나는 것으로 판단되면, 상기 불휘발성 메모리 장치는 상기 프로그램 동작이 실패했음을 지시하는 루프 상태 페일로 결정하는 단계를 더 포함하는 동작 방법. - 제 17 항에 있어서,
상기 상태별 패스 루프들 간의 차이에 대응하는 상태간 델타 루프들을 계산하는 단계; 그리고
상기 상태간 패스 루프들 중 적어도 하나가 미리 결정된 제 2 허용 범위를 벗어나는지 비교하는 단계를 더 포함하는 동작 방법. - 제 19 항에 있어서,
상기 상태별 패스 루프들과 상기 상태간 패스 루프들 각각을 참조하여 결정된 루프 상태를 상기 불휘발성 메모리 장치의 외부로 출력하는 단계를 더 포함하는 동작 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal |