KR100463195B1 - 가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치 - Google Patents

가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치에는 열 스캔닝 시간을 단축시키기 위한 가속 기법이 적용된다. 그러한 가속 기법은 내부 데이터 버스의 폭을 가변시킴으로써 달성될 수 있고, 동작 모드에 따라 선택적으로 사용될 것이다. 정상적인 독출 동작이 수행될 때, 예를 들면, 낸드형 플래시 메모리 장치는 데이터 입/출력 폭에 대응하는 내부 데이터 버스 폭을 갖는다. 소거/프로그램 검증 동작이 수행될 때, 낸드형 플래시 메모리 장치는 데이터 입/출력 폭보다 넓은 내부 데이터 버스 폭을 갖는다. 이러한 가속 기법에 따르면, 페이지 사이즈의 증가에 비례하여 열 스캔닝 시간이 증가되는 것을 방지할 수 있다.

Description

가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE WITH ACCELERATED COLUMN SCANNING SCHEME}
본 발명은 정보 저장 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 플래시 메모리는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있다. 특히 복수 개의 플래시 메모리 셀들이 직렬로 연결되는 스트링 구조를 갖기 때문에, 낸드형 플래시 메모리는 집적화에 용이할 뿐만 아니라 낮은 가격으로 공급될 수 있다. 이러한 이유로 낸드형 플래시 메모리는 각종 휴대용 제품들의 데이터 메모리로서 사용되어 오고 있다.
최근 낸드형 플래시 메모리에 대한 유저의 요구가 점차적으로 다양해지고 있다. 그러한 요구 사항들 중 하나가 데이터 입/출력 속도의 향상이다. 페이지 사이즈(page size) (또는 페이지 뎁스:page depth) 및 메모리 블록 사이즈(memory block size)를 증가시킴으로써 데이터 입/출력 속도가 향상될 수 있다. 여기서, 페이지라 함은 하나의 워드 라인이 활성화될 때 동시에 선택되는 메모리 셀들의 묶음으로 구성되며, 독출 및 프로그램 동작이 수행되는 기본 단위가 된다. 메모리 블록은 복수의 페이지들의 묶음으로 구성되며, 소거 동작이 수행되는 기본 단위가 된다.
도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 어레이(memory cell array, 10), 행 선택 회로(row selecting circuit, 12)(또는 행 디코더 회로: row decoder circuit), 페이지 버퍼 회로(page buffer circuit, 14) (또는 데이터 감지 및 래치 회로:data sensing and latching circuit), 그리고 열 디코더 회로(column decoder circuit, 16)를 포함한다. 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK0∼BLKn) (n은 양의 정수)로 구성되며, 각 메모리 블록은 복수 개의 스트링들을 포함한다. 각 스트링은, 도 1에 도시된 바와 같이, 대응하는 비트 라인(예를 들면, BL0)에 연결되는 스트링 선택 트랜지스터(string selecting transistor, SST), 공통 소오스 라인(common source line, CSL)에 연결되는 그라운드 선택 트랜지스터(ground selecting transistor, GST), 그리고 스트링 및 그라운드 선택 트랜지스터들(SST, GST) 사이에 직렬 연결되는 메모리 셀들(MC15∼MC0)로 구성된다. 스트링 선택 트랜지스터(SST), 메모리 셀들(MC15∼MC0) 그리고 그라운드 선택 트랜지스터(GST)는 스트링 선택 라인(SSL), 워드 라인들(WL15∼WL0) 그리고 그라운드 선택 라인(GSL)에 각각 연결되어 있다. 라인들(SSL, WL15∼WL0, GSL)은 대응하는 블록 선택 트랜지스터들(BS17∼BS0)을 통해 신호 라인들(SS, Si15∼Si0, GS)에 전기적으로 연결되어 있다. 블록 선택 트랜지스터들(BS17∼BS0)은 블록 선택 신호(BS)에 의해서 공통으로 제어된다.
계속해서 도 1을 참조 하면, 행 선택 회로(12)는 블럭 선택 트랜지스터들(BS0∼BS17)을 통해 워드 라인들(WL0∼WL15) 중 어느 하나의 워드 라인(또는 페이지)를 선택한다. 페이지 버퍼 회로(14)는 선택되는 페이지의 메모리 셀들에 저장될 데이터를 임시적으로 저장하거나, 선택되는 페이지의 메모리 셀들에 저장된 데이터를 감지하는 역할을 수행한다. 페이지 버퍼 회로(14)는 선택되는 페이지에 관련된 열들 즉, 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들(또는 데이터 감지 및 래치 블록들)로 구성되어 있다. 예를 들면, 각 페이지 버퍼는, 도 2에 도시된 바와 같이, 전류원으로서 동작하는 PMOS 트랜지스터(M1), 패스 트랜지스터로서 동작하는 NMOS 트랜지스터(M2), 래치를 구성하는 인버터들(INV1, INV2), 그리고 래치를 제어하기 위한 NMOS 트랜지스터들(M3, M4)로 구성될 수 있다. 페이지 버퍼에 있어서, 래치 노드(ND_LAT)에는 독출 동작시 대응하는 메모리 셀로부터 감지된 데이터가 로드되고, 프로그램 동작시 대응하는 메모리 셀에 저장될(또는 프로그램될) 데이터가 로드될 것이다. 그러한 페이지 버퍼의 상세한 동작은 미국특허번호 제5712818호에 "Data Loading Circuit For Parallel Program Of Nonvolatile Semiconductor Memory"라는 제목으로 개시되어 있다.
선택되는 페이지의 메모리 셀들로부터 감지되는 데이터 비트들은 열 디코더 회로(16)를 통해 소정 단위(예를 들면, 바이트 단위: ×8)로 외부로 출력될 것이다. 종래 기술에 따른 열 디코더 회로의 일부가 도 3에 도시되어 있다. 도 3에 도시된 회로는 하나의 데이터 라인에 대응하는 것으로, 도 3에 도시된 것과 동일한 회로 구성이 나머지 데이터 라인들에 각각 대응하도록 제공될 것이다. 도 3에서, 기호 "ND_LAT"는 도 2에 도시된 페이지 버퍼의 래치 노드를 나타낸다. 제 1 선택 신호들(YA0∼YA15)이 순차적으로 활성화됨과 동시에 제 2 선택 신호들(YB0∼YB15)도 순차적으로 활성화된다. 예를 들면, 각 선택 신호(YB0∼YB15)가 활성화되는 동안, 선택 신호들(YA0∼YA15)이 순차적으로 활성화된다. 이러한 구성 및 제어 방식에서 알 수 있듯이, 예를 들면, 256개의 래치된 데이터 비트들(ND_LAT0∼ND_LAT254) 중 하나의 데이터 비트(DL0)가 선택된다.
페이지 사이즈와 블록 사이즈는 플래시 메모리 설계시 하드웨어적으로 결정된다. 바이트(×8) 또는 워드(×16) 단위로 랜덤 액세스에 의해 데이터를 독출하는노어형 플래시 메모리와는 달리, 낸드형 플래시 메모리는 페이지 버퍼 회로(14)를 이용하여 비교적 긴 시간(예를 들면, ∼10㎲)에 걸쳐 페이지 단위로 데이터를 감지 및 래치한다. 그렇게 래치되는 데이터는 nREx 핀을 토글시킴으로써 정보 처리 시스템(예를 들면, CPU)에 의해서 ×8 단위로 순차적으로 페치된다. 따라서 낸드형 플래시 메모리는 데이터 독출시 비교적 긴 레이턴시(latency)를 필요로 한다. 반면에 낸드형 플래시 메모리는, 일단 데이터가 페이지 버퍼 회로에 의해서 감지 및 래치되면, 데이터 출력 속도가 좋은 장점을 가진다.
페이지 사이즈는 데이터 입/출력 속도의 향상을 원하는 유저의 요구에 따라 계속 커지는 추세에 있다. 그러한 유저의 요구는 다음과 같은 이유로 인한 것이다. 페이지 사이즈가 512 바이트인 제품을 1배속 제품이라 하고, 페이지 사이즈가 1K 바이트인 제품을 2배속 제품이라 하고, 페이지 사이즈가 2K 바이트인 제품을 4배속 제품이라고 가정하자. 이러한 가정하에서, 8K 바이트의 데이터를 순차적으로 독출하는 경우, 4배속 제품의 경우 4번의 독출 동작이 필요하고, 2배속 제품의 경우 8번 독출 동작이 필요하고, 1배속 제품의 경우 16회의 독출 동작이 필요하다. 페이지 사이즈가 작을수록 독출/프로그램 시간이 더욱 증가될 것이다.
이와 반대로, 페이지 사이즈가 커짐에 따라 다음과 같은 문제점이 생긴다. 잘 알려진 바와 같이, 프로그램/소거 동작은 메모리 셀이 정상적으로 프로그램/소거되었는 지의 여부를 판별하기 위한 검증 동작을 포함한다. 그러한 검증 동작 동안, 선택되는 페이지의 메모리 셀들 즉, 비트 라인들이 순차적으로 스캔닝된다. 이는, 또한, "검증 스캔닝 또는 열 스캔닝 동작"이라 불린다.
소거 동작의 경우, 소거 동작이 비교적 긴 시간(예를 들면, ∼2㎳)에 걸쳐 수행되기 때문에, 일반적으로, 열 스캔닝 동작에 걸리는 시간에 의해서 소거 시간이 제한되지 않는다. 페이지 프로그램의 경우, 프로그램 동작이 비교적 짧은 시간(예를 들면, ∼240㎲)에 걸쳐 수행되기 때문에, 열 스캔닝 동작에 걸리는 시간(이후, "열 스캔닝 시간"이라 칭함)을 무시할 수 없다. 페이지 프로그램의 경우, 게다가, 메모리 셀이 과도하게 프로그램되는 것을 방지하기 위한 알고리즘이 포함되기 때문에, 열 스캔닝 시간은 더욱 더 무시될 수 없다.
결론적으로, 유저의 요구로 인해 페이지 사이즈가 커짐에 따라 열 스캔닝 시간은 페이지 사이즈의 증가에 비례해서 증가될 것이다. 예를 들면, 열 어드레스 카운터에 입력되는 클락 신호의 주기가 50㎱이고 페이지 버퍼 회로에 래치되는 데이터가 바이트 단위로 패스/페일 체크되는 경우, 1배속 제품의 열 스캔닝 시간은 약 25㎲(50㎱×512)인 반면에 4배속 제품의 열 스캔닝 시간은 약 100㎲(50㎱×512×4)가 된다. 즉, 종래 기술에 따른 낸드형 플래시 메모리의 문제점은 페이지 사이즈가 증가됨에 따라 열 스캔닝 시간이 증가된다는 것이다.
본 발명의 목적은 동작 모드에 따라 가변 가능한 폭의 내부 데이터 버스를 구비하는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 페이지 사이즈가 증가될 때 열 스캔닝 시간이 증가되는 것을 방지할 수 있는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.
도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 페이지 버퍼 회로의 일부분을 보여주는 회로도;
도 3은 도 1에 도시된 열 디코더 회로의 일부분을 보여주는 회로도;
도 4는 본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도;
도 5는 도 4에 도시된 열 선택 유니트의 바람직한 실시예;
도 6은 도 4에 도시된 열 프리-디코더 회로의 제 1 열 프리-디코더 유니트의 바람직한 실시예;
도 7은 도 4에 도시된 열 프리-디코더 회로의 제 2 열 프리-디코더 유니트의 바람직한 실시예;
도 8은 도 4에 도시된 로직 제어 회로의 바람직한 실시예;
도 9는 도 4에 도시된 로직 회로를 보여주는 블록도;
도 10은 도 9에 도시된 로직 유니트의 바람직한 실시예;
도 11은 도 4에 도시된 패스/페일 점검 회로의 바람직한 실시예;
도 12는 도 4에 도시된 어드레스 제어 회로와 열 어드레스 발생 회로의 바람직한 실시예;
도 13은 도 4에 도시된 어드레스 검출 회로의 바람직한 실시예;
도 14는 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작 모드의 종류를 설명하기 위한 도면;
도 15는 본 발명에 따른 낸드형 플래시 메모리 장치의 열 스캔닝 동작을 설명하기 위한 동작 타이밍도; 그리고
도 16은 본 발명에 따른 낸드형 플래시 메모리 장치의 독출 동작을 설명하기 위한 동작 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 플래시 메모리 장치 110 : 메모리 셀 어레이
120 : 행 선택 회로 130 : 페이지 버퍼 회로
140a-140d : 열 선택 유니트 160 : 열 프리-디코더 회로
180 : 로직 회로 200 : 열 어드레스 발생 회로
220 : 로직 제어 회로 240 : 데이터 출력 버퍼 회로
260 : 패스/페일 점검 회로 280 : 어드레스 검출 회로
300 : 어드레스 제어 회로 320 : 소거/프로그램/독출 제어 회로
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 복수 개의 데이터 입/출력 핀들을 구비하는 플래시 메모리 장치가 제공된다. 어레이는 복수의 워드 라인들과 복수의 비트 라인들의 매트릭스 형태로 배열되는 메모리 셀들을 포함한다. 독출 회로는 상기 복수의 비트 라인들을 통해 상기 메모리 셀들 내에 저장되는 데이터 비트들을 감지하고, 그렇게 감지되는 데이터 비트들을 임시적으로 래치한다. 열 선택 회로는 제 1 열 선택 유니트와 제 2 열 선택 유니트를 포함한다. 상기 제 1 열 선택 유니트는 제 1 열 선택 신호들과 제 2 열 선택 신호들에 응답하여 래치된 데이터 비트들의 제 1 그룹들을 순차적으로 선택하고, 상기 제 2 열 선택 유니트는 상기 제 1 열 선택 신호들과 제 3 열 선택 신호들에 응답하여 래치된 데이터 비트들의 제 2 그룹들을 순차적으로 선택한다. 열 디코더 회로는 열 어드레스를 디코딩하여 상기 제 1 내지 제 3 열 선택 신호들을 발생한다. 상기 제 2 및 제 3 열 선택 신호들은, 검증 동작 동안 상기 제 1 및 제 2 열 선택 유니트들로부터 데이터 비트들이 동시에 출력되도록, 순차적으로 그리고 동시에 활성화된다. 제어 회로는 상기 검증 동작시 열 어드레스 비트들의 일부에 따라 출력 인에이블 신호들 발생한다. 곱셈 회로는 상기 제 1 열 선택 유니트의 제 1 출력 신호들과 상기 제 2 열 선택 유니트의 제 2 출력 신호들을 받아들이고, 상기 검증 동작 동안 상기 출력 인에이블 신호들에 응답하여 그렇게 입력되는 상기 제 1 및 제 2 출력 신호들 중 대응하는 출력 신호들을 곱한다. 패스/페일 점검 회로는 상기 곱셈 회로의 출력 신호들이 동일한 값을 갖는 지의 여부를 점검한다. 상기 제 1 및 제 2 열 선택 유니트들 각각에 의해서 선택되는 데이터 비트 수는 상기 데이터 입/출력 핀들의 수와 동일하다.
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이후 상세히 설명될 것이다.
본 발명에 따른 불 휘발성 반도체 메모리 장치 특히, 고밀도 낸드형 플래시 메모리 장치에는 열 스캔닝 시간을 단축시키기 위한 가속 기법(acceleration technique)이 적용된다. 그러한 가속 기법은 내부 데이터 버스의 폭을 가변시킴으로써 달성될 수 있고, 동작 모드에 따라 선택적으로 사용될 것이다. 정상적인 독출 동작이 수행될 때, 예를 들면, 낸드형 플래시 메모리 장치는 데이터 입/출력 폭(data input/output width)(예를 들면, ×8)에 대응하는 내부 데이터 버스 폭을 갖는다. 소거/프로그램 검증 동작이 수행될 때, 낸드형 플래시 메모리 장치는 데이터 입/출력 폭보다 넓은 내부 데이터 버스 폭(예를 들면, ×32)을 갖는다. 이는 검증 동작시 클락 신호의 한 사이클 내에서 동시에 검증되는 데이터 비트들의 수가 증가됨을 의미한다. 그러므로, 페이지 사이즈의 증가에 비례하여 열 스캔닝 시간이 증가되는 것을 방지할 수 있다.도 4는 본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 낸드형 플래시 메모리 장치(100)는 메모리 셀 어레이(memory cell array)(110)를 포함하며, 어레이(110)에는, 비록 도면에는 도시되지 않았지만, 복수 개의 비트 라인들에 각각 대응하는 복수 개의 스트링들이 제공될 것이다. 각 스트링의 구조는, 앞서 설명된 바와 같이, 스트링 선택 트랜지스터, 그라운드 선택 트랜지스터, 그리고 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터 사이에 직렬 연결되는 메모리 셀들로 구성된다. 여기서, 각 스트링의 메모리 셀들은 대응하는 워드 라인들에 연결되고, 각 메모리 셀은 소오스, 드레인, 부유 게이트(floating gate) 그리고 제어 게이트(control gate)를 갖는 부유 게이트 트랜지스터(floating gate transistor)로 구성된다.
행 선택 회로(row selecting circuit)(120)는 행 어드레스에 따라 메모리 셀 어레이(110)의 워드 라인들을 선택하기 위한 것이며, 이 분야의 통상적인 지식을 가진 자들에게 잘 알려져 있다. 독출 회로(readout circuit)로서, 페이지 버퍼 회로(130)는, 독출/검증 동작 동안, 메모리 셀 어레이(110)에 저장된 데이터를 감지하고, 그렇게 감지된 데이터를 임시적으로 래치한다. 페이지 버퍼 회로(130)에는, 프로그램 동작 동안, 메모리 셀 어레이(110)에 저장될 데이터가 로드된다. 예를 들면, 메모리 셀 어레이(110)에서 하나의 페이지 사이즈가 2K인 경우, 페이지 버퍼 회로(130)는 2048개의 페이지 버퍼들로 구성된다. 각 페이지 버퍼는 도 2에 도시된 것과 같은 회로 구성을 가지며, 그것에 대한 설명은, 그러므로, 생략된다.
하나의 워드 라인에 연결되는 메모리 셀들은 한 페이지 또는 두 페이지로 구성될 수 있다. 한 페이지로 구성되는 경우, 비트 라인들의 수는 페이지 버퍼들의 수와 동일하다. 두 페이지로 구성되는 경우, 비트 라인들의 수는 페이지 버퍼들의 수에 두 배이다. 이때, 비트 라인들 중 선택되는 페이지에 대응하는 비트 라인들(예를 들면, 홀수 비트 라인들)이 대응하는 페이지 버퍼들에 연결되고, 선택되지 않는 페이지의 비트 라인들(예를 들면, 짝수 비트 라인들)은 소정의 전압(예를 들면, 접지 전압 또는 전원 전압)으로 고정된다.
계속해서 도 4를 참조하면, 낸드형 플래시 메모리 장치(100)는 열 게이트 회로(column gate circuit)를 포함하며, 열 게이트 회로는 적어도 2개의 열 게이트 유니트들(또는 열 선택 유니트들)로 나눠진다. 이 실시예에 있어서, 열 게이트 회로는 4개의 열 선택 유니트들(column selecting units)(140a, 140b, 140c, 140d)로 이루어졌다. 페이지 사이즈가 2K인 경우, 열 게이트 유니트들(140a, 140b, 140c, 140d)은 512개의 페이지 버퍼들의 그룹들에 각각 대응한다. 열 선택 유니트들(140a, 140b, 140c, 140d) 각각은 열 프리-디코더 회로(160)의 제어에 따라 대응하는 그룹의 페이지 버퍼들에 의해서 래치되어 있는 512개의 데이터 비트들을 바이트 단위로 순차적으로 선택한다. 열 선택 유니트들(140a, 140b, 140c, 140d)은 대응하는 내부 데이터 버스들(DLia, DLib, DLic, DLid)(여기서, i는 0∼7)을 통해 로직 회로(180)에 전기적으로 연결되어 있다.
열 프리-디코더 회로(160)는, 도 4에 도시된 바와 같이, 열 어드레스 발생 회로(200)로부터 출력되는 열 어드레스(AYi)(여기서, i는 0∼7)와 검증 인에이블 신호(VFY_YSCAN)에 응답하여 열 선택 신호들(YA0∼YA15, YB0∼YB3, YB4∼YB7, YB8∼YB11, YB12∼YB15)을 발생한다. 열 프리-디코더 회로(160)는 열 선택 신호들(YA0∼YA15)을 발생하는 제 1 열 프리-디코더 블록(160a)과 나머지 열 선택 신호들(YB0∼YB3, YB4∼YB7, YB8∼YB11, YB12∼YB15)을 발생하는 제 2 열 프리-디코더 블록(160b)으로 나눠진다. 제 1 열 프리-디코더 블록(160a)은 열 어드레스 신호들(AY0∼AY7) 중 하위 어드레스 신호들(AY0∼AY3)을 디코딩하여 열 선택 신호들(YA0∼YA15)을 발생한다. 열 선택 신호들(YA0∼YA15)은 제 1 내지 제 4 열 선택유니트들(140a, 140b, 140c, 140d)에 공통으로 제공된다. 그러한 이유로, 열 선택 신호들(YA0∼YA15)은 공통 열 선택 신호(common column selection signal)라는 의미로 사용될 수 있다. 열 선택 신호들의 그룹들(YB0∼YB3) (YB4∼YB7) (YB8∼YB11) 그리고 (YB12∼YB15)은 대응하는 열 선택 유니트들(140a, 140b, 140c, 140d)에 각각 제공된다. 예를 들면, 제 1 그룹의 열 선택 신호들(YB0∼YB3)은 제 1 열 선택 유니트(140a)에 제공되고, 제 2 그룹의 열 선택 신호들(YB4∼YB7)은 제 2 열 선택 유니트(140b)에 제공된다. 제 3 그룹의 열 선택 신호들(YB8∼YB11)은 제 3 열 선택 유니트(140c)에 제공되고, 제 4 그룹의 열 선택 신호들(YB12∼YB15)은 제 4 열 선택 유니트(140d)에 제공된다.
공통 열 선택 신호들(YA0∼YA15)은 동작 모드에 관계없이 항상 순차적으로 활성화되는 반면에, 나머지 열 선택 신호들(YB0∼YB3, YB4∼YB7, YB8∼YB11, YB12∼YB15)은 동작 모드에 따라 다르게 활성화된다. 예를 들면, 독출 동작이 수행되는 경우, 임의의 그룹의 열 선택 신호들(예를 들면, YB0∼YB3)이 순차적으로 활성화되는 동안 나머지 그룹들의 열 선택 신호들(YB4∼YB7, YB8∼YB11, YB12∼YB15)은 비활성화 상태로 유지된다. 이는 활성화되는 열 선택 신호들의 그룹에 대응하는 열 선택 유니트(예를 들면, 140a)를 통해서 바이트 단위의 데이터 비트들이 대응하는 내부 데이터 버스(예를 들면, DLia)로 전달됨을 의미한다. 나머지 그룹들의 열 선택 신호들 역시 이전 그룹의 열 선택 신호들과 동일한 방법으로 활성화된다. 소거/프로그램 검증 동작이 수행될 때, 각 그룹의 열 선택 신호들은 동시에 그리고 순차적으로 활성화된다. 즉, 각 그룹의 열 선택 신호들(YB0, YB4, YB8, YB12)이 동시에선택되고, 그 다음에 각 그룹의 열 선택 신호들(YB1, YB5, YB9, YB13)이 동시에 선택된다. 이는 열 선택 유니트들(140a, 140b, 140c, 140d)을 통해서 바이트 단위 데이터 비트들이 대응하는 내부 데이터 버스들(DLia, DLib, DLic, DLid)로 각각 전달됨을 의미한다.
로직 회로(180)는 내부 데이터 버스들(DLia∼DLid)을 통해 열 선택 유니트들(140a∼140d)에 연결되고, 로직 제어 회로(logic controlling circuit)(220)에 의해서 제어된다. 로직 회로(180)는 동작 모드에 따라 멀티플렉서(multiplexer)로서 또는 곱셈기(multiplier)로서 동작한다. 예를 들면, 독출 동작이 수행될 때, 로직 회로(180)는 로직 제어 회로(220)로부터의 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)에 응답하여 현재 선택되는 열 선택 유니트로부터 출력되는 데이터를 데이터 출력 버퍼 회로(240)로 출력한다. 소거/프로그램 검증 동작이 수행될 때, 로직 회로(180)는 내부 데이터 버스들(DL0a∼DL3d)을 통해 전달되는 데이터 비트들을 곱하여 8-비트 데이터를 패스/페일 점검 회로(pass/fail checking circuit)(260)로 출력한다.
로직 제어 회로(220)는 열 어드레스 신호들(AY0∼AY7) 중 상위 열 어드레스 신호들(AY6, AY7)과 소거/프로그램 검증 동작을 알리는 검증 인에이블 신호(VFY_YSCAN)에 응답하여 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)을 발생한다. 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)은 독출 동작시 순차적으로 활성화되고 소거/프로그램 검증 동작시 동시에 활성화된다. 어드레스 검출 회로(280)는 열 어드레스 발생 회로(200)로부터의 열 어드레스(AY0∼AY7)를 공급받고, 상기 열 어드레스(AY0∼AY7)가 최종 열 어드레스인 지의 여부를 검출한다. 만약 현재 입력되는 열 어드레스가 최종 열 어드레스이면, 어드레스 검출 회로(280)는 검출 신호(FINAL_YADD)를 활성화시킨다. 어드레스 제어 회로(300)는 소거/프로그램/독출 제어 회로(320)에 의해서 제어되고, 열 어드레스 발생 회로(200)에 공급되는 클락 신호(OSC_CLK), 프리세트 신호들(SET0∼SET7), 그리고 클리어 신호들(RST0∼RST7)을 발생한다. 클락 신호(OSC_CLK)는 검출 신호(FINAL_YADD)가 활성화될 때 생성되지 않는다. 검증 인에이블 신호(VFY_YSCAN)는 패스/페일 점검 회로(260)로부터 출력되는 PF 신호가 소거/프로그램 페일을 나타낼 때 비활성화된다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 낸드형 플래시 메모리 장치는 동작 모드에 따라 가변 가능한 폭의 내부 데이터 버스 구조를 갖는다. 소거/프로그램 검증 동작시의 데이터 버스 폭(×32)은 독출 동작시의 데이터 버스 폭(×8)과 비교하여 볼 때 넓어진다. 이는 검증 동작시 클락 신호의 한 사이클 내에서 동시에 검증되는 데이터 비트들의 수가 증가됨을 의미한다. 따라서, 페이지 사이즈의 증가에 비례하여 열 스캔닝 시간이 증가되는 것을 방지할 수 있다.
열 선택 유니트의 바람직한 실시예를 보여주는 도 5를 참조하면, 열 선택 유니트(140a)는 2단 스위치 구조를 갖도록 다수의 NMOS 트랜지스터들(TA0∼TA15, TB0∼TB3)로 구성되며, 도시된 바와 같이 연결되어 있다. 상단의 스위치 회로를 구성하는 NMOS 트랜지스터들은 열 프리-디코더 회로(160)로부터 인가되는 제 1 열 선택 신호들(YA0∼YA15)에 의해서 제어되고, 하단의 스위치 회로를 구성하는 NMOS 트랜지스터들은 열 프리-디코더 회로(160)로부터 인가되는 제 2 열 선택 신호들(YB0∼YB3)에 의해서 제어된다. 제 1 열 선택 신호들 중 어느 하나가 선택되고 제 2 열 선택 신호들 중 어느 하나가 선택될 때, 열 선택 유니트(140a)는 대응하는 그룹의 페이지 버퍼들의 데이터 비트들(ND_LAT0∼ND_LAT511) 중 8개의 데이터 비트들을 대응하는 내부 데이터 버스(DL0a∼DL7a)로 전달한다. 나머지 열 선택 유니트들(140b, 140c, 140d)은 도 5에 도시된 것과 동일하게 구성되고, 그것의 설명은 그러므로 생략된다.
도 6은 도 4에 도시된 제 1 열 프리-디코더 블록(160a)의 바람직한 실시예이다. 도 6을 참조하면, 제 1 열 프리-디코더 블록(160a)은 열 어드레스 신호들(AY0∼AY3)을 디코딩하여 열 선택 신호들(YA0∼YA15)을 순차적으로 활성화시킨다. 열 선택 신호들(YA0∼YA15)는 열 게이트 회로를 구성하는 열 선택 유니트들(140a∼140d)에 공통으로 제공된다. 제 1 열 프리-디코더 블록(160a)은 인버터들(INV10∼INV29)과 낸드 게이트들(NAND gates)(G0∼G15)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다.
도 7은 도 4에 도시된 제 2 열 프리-디코더 블록(160b)의 바람직한 실시예이다. 도 7을 참조하면, 제 2 열 프리-디코더 블록(160b)은 인버터들(INV30∼INV50)과 낸드 게이트들(G16∼G35)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 열 어드레스 신호들(AY4∼AY7)과 검증 인에이블 신호(VFY_YSCAN)에 응답하여 열 어드레스 신호들(YB0∼YB15)을 발생한다. 검증 인에이블 신호(VFY_YSCAN)가 로우 레벨을 가질 때, 즉 소거/프로그램 검증 동작이 수행되지 않을 때, 열 선택신호들(YB0∼YB15)은 열 어드레스 신호들(AY4∼AY7)에 따라 순차적으로 활성화된다(선택된다). 검증 인에이블 신호(VFY_YSCAN)가 하이 레벨을 가질 때, 즉 소거/프로그램 검증 동작이 수행될 때, 각 그룹의 열 선택 신호들(YB0, YB4, YB8, YB12), (YB0, YB4, YB8, YB12), (YB0, YB4, YB8, YB12) 그리고 (YB0, YB4, YB8, YB12)이 동시에 그리고 순차적으로 활성화된다(선택된다). 예를 들면, 각 그룹의 열 선택 신호들(YB0, YB4, YB8, YB12)이 동시에 선택되고 나머지 열 선택 신호들은 비활성화 상태로 유지된다. 그 다음에 각 그룹의 열 선택 신호들(YB1, YB5, YB9, YB13)이 동시에 선택되고 나머지 열 선택 신호들은 비활성화 상태로 유지된다.
도 8은 도 4에 도시된 로직 제어 회로(220)의 바람직한 실시예이다. 도 8을 참조하면, 로직 제어 회로(220)는 열 어드레스 신호들(AY6, AY7)과 검증 인에이블 신호(VFY_YSCAN)에 응답하여 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)을 발생하며, 도시된 바와 같이 연결되는 인버터들(INV51∼INV55)과 낸드 게이트들(G36∼G43)로 구성된다. 검증 인에이블 신호(VFY_YSCAN)이 로우 레벨일 때(또는 독출 동작이 수행될 때), 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)은 열 어드레스 신호들(AY6, AY7)에 따라 순차적으로 활성화된다. 검증 인에이블 신호(VFY_YSCAN)이 하이 레벨일 때(또는 소거/프로그램 검증 동작이 수행될 때), 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)은 열 어드레스 신호들(AY6, AY7)에 관계없이 동시에 활성화된다.
도 9는 도 4에 도시된 로직 회로의 바람직한 실시예이다. 도 9를 참조하면, 로직 회로(180)는 데이터 입/출력 핀들에 각각 대응하는 8개의 로직유니트들(180_0∼180_7)로 구성된다. 각 내부 데이터 버스 폭은 데이터 입/출력 핀들에 의해서 결정되는 데이터 입/출력 폭(data input/output width)과 동일하다. 각 로직 유니트(180_0∼180_7)는 로직 제어 회로(220)로부터 출력되는 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)에 따라 멀티플렉서 또는 곱셈기(로직 앤드 회로:logic AND circuit)로서 동작한다. 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen7)은 로직 유니트들(180_0∼180_7)에 공통으로 제공된다. 각 로직 유니트(180_0∼180_7)는 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen7)에 응답하여 대응하는 데이터 비트들 중 어느 하나를 출력하거나 대응하는 데이터 비트들의 곱셈 결과를 출력한다. 예를 들면, 제 1 로직 유니트(180_0)는 내부 데이터 버스들(DLia∼DLid)을 통해 전달되는 데이터 비트들 중 첫번째 데이터 비트들(DL0a∼DL0d)을 공급받고, 제 8 로직 유니트(180_7)는 내부 데이터 버스들(DLia∼DLid)을 통해 전달되는 데이터 비트들 중 마지막 데이터 비트들(DL7a∼DL7d)을 공급받는다.
도 10은 도 9에 도시된 로직 유니트들 중 첫번째 로직 유니트의 바람직한 실시예이다. 도 10을 참조하면, 로직 유니트(180a)는 도면에 도시된 바와 같이 연결되는 낸드 게이트들(G44∼G52)과 인버터(INV56)로 구성되어 있다. 앞서 설명된 바와 같이, 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)은 동작 모드에 따라 선택적으로 또는 동시에 활성화된다. 선택적인 활성화의 경우, 예를 들면, 데이터 출력 인에이블 신호(DOUTen0)가 활성화되고(또는 하이 레벨을 갖고) 나머지 데이터 출력 인에이블 신호들(DOUTen1∼DOUTen3)가 비활성화될 때(또는 로우 레벨을 가질때), 데이터 비트(DL0a)만이 유효한 값으로 사용된다. 나머지 데이터 비트들(DL0b∼DL0d)은 대응하는 데이터 출력 인에이블 신호들(DOUTen1∼DOUTen3)에 의해서 차단된다. 나머지 데이터 비트들(또는 데이터 라인들) (DL0b∼DL0d)은, 도 5의 설명으로부터 알 수 있듯이, 고 임피던스 상태(또는 부유 상태)로 유지될 것이다. 동시 활성화의 경우, 로직 유니트(180a)가 로직 앤드 회로(logic AND circuit)로서 동작하기 때문에, 데이터 비트들(DL0a∼DL0d)은 곱해진다.
도 11은 도 4에 도시된 패스/페일 점검 회로의 바람직한 실시예이다. 도 11을 참조하면, 패스/페일 점검 회로(260)는 2개의 낸드 게이트들(G53, G54)과 하나의 노어(NOR) 게이트(G55)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 패스/페일 점검 회로(260)는 도 4에 도시된 로직 회로(180)의 출력 신호들(DOUT0∼DOUT7)이 동일한 값을 갖는 지의 여부를 판별한다. 출력 신호들(DOUT0∼DOUT7)이 동일한 값을 가질 때(소거/프로그램된 메모리 셀들 정상적으로 소거/프로그램된 경우), 패스/페일 점검 회로(260)는 하이 레벨의 판별 신호(PF)를 출력한다. 출력 신호들(DOUT0∼DOUT7) 중 적어도 하나가 나머지 신호들과 다른 값을 가질 때(소거/프로그램된 메모리 셀들이 정상적으로 소거/프로그램되지 않은 경우), 패스/페일 점검 회로(260)는 로우 레벨의 판별 신호(PF)를 출력한다. 로우 레벨의 판별 신호(PF)에 따라 도 4의 소거/프로그램/독출 제어 회로(320)는 현재의 검증 동작을 종료시킨다.
도 12는 도 4에 도시된 어드레스 제어 회로 및 열 어드레스 발생 회로를 보여주는 블록도이다. 도 12를 참조하면, 어드레스 제어 회로(300)는 소거/프로그램/독출 제어 회로(320)에 의해서 제어되고, 열 어드레스 발생 회로(200)로 클락 신호(OSC_CLK), 프리세트 신호들(SET0∼SET7), 그리고 클리어 신호들(RST0∼RST7)을 출력한다. 어드레스 제어 회로(300)는 클락 공급 유니트(310)를 포함하며, 클락 공급 유니트(310)는 발진기(301), 인버터(INV57) 그리고 노어 게이트(G56)로 구성된다. 발진기(301)는 이 분야의 잘 알려진 것으로, 소정의 주파수의 발진 신호(OSC)를 생성한다. 노어 게이트(G56)의 일 입력 단자에는 어드레스 검출 회로(280)로부터의 검출 신호(FINAL_YADD)가 공급되고, 노어 게이트(G56)의 다른 입력 단자에는 인버터(INV57)를 통해 발진기(OSC)의 출력 신호를 공급받는다. 클락 신호(OSC_CLK)로서, 발진기(301)의 출력 신호는 검출 신호(FINAL_YADD)의 레벨에 따라 출력되거나 차단된다. 예를 들면, 최종 열 어드레스가 검출됨을 알리는 하이 레벨의 검출 신호(FINAL_YADD)가 노어 게이트(G56)에 입력될 때, 발진기(301)의 출력 신호는 차단된다. 최종 열 어드레스가 검출되지 않음을 알리는 로우 레벨의 검출 신호(FINAL_YADD)가 노어 게이트(G56)에 입력될 때, 발진기(301)의 출력 신호는 클락 신호(OSC_CLK)로서 출력된다.
열 어드레스 발생 회로(200)는 어드레스 제어 회로(300)에 의해서 제어되고, 어드레스 제어 회로(300)로부터 공급되는 클락 신호(OSC_CLK)에 따라 열 어드레스(AYi)(여기서, i=0∼7)를 발생한다. 열 어드레스 발생 회로(200)는 에지-트리거 D 플립플롭(edge-triggered D flip-flip)들로 구성되며, 각 플립플롭은 입력 단자(DI), 출력 단자들(DQ, nDQ), 클락 단자(CLK), 프리세트 단자(SET) 그리고 클리어 단자(RST)를 갖는다. 열 어드레스 발생 회로(200)의 D 플립플롭들은 어드레스 제어 회로(300)로부터 출력되는 대응하는 클리어 신호들(RST0∼RST7)에 의해서 리세트된다.
도 13은 도 4에 도시된 어드레스 검출 회로(280)의 바람직한 실시예이다. 도 13을 참조하면, 어드레스 검출 회로(280)는 열 어드레스 발생 회로(200)로부터의 열 어드레스(AY0∼AY7)가 최종 열 어드레스인 지의 여부를 판별한다. 열 어드레스 발생 회로(200)로부터의 열 어드레스(AY0∼AY7)가 최종 열 어드레스인 경우, 어드레스 검출 회로(280)는 하이 레벨의 검출 신호(FINAL_YADD)를 출력한다. 열 어드레스 발생 회로(200)로부터의 열 어드레스(AY0∼AY7)가 최종 열 어드레스가 아닌 경우, 어드레스 검출 회로(280)는 로우 레벨의 검출 신호(FINAL_YADD)를 출력한다. 선택되는 페이지 사이즈가 2K(256 바이트)인 경우, 바이트 단위로 데이터를 입/출력하기 위해서는 8-비트 열 어드레스가 필요하다. 본 발명의 소거/프로그램 검증 동작을 수행할 때, 즉 열 스캔닝 시간을 단축시키기 위해서 32-비트 단위로 소거/프로그램 검증 동작을 수행할 때, 6-비트 열 어드레스가 필요하다. 이러한 이유때문에, 어드레스 검출 회로(280)에는 검증 인에이블 신호(VFY_SCAN)가 사용된다. 검증 인에이블 신호(VFY_SCAN)가 하이 레벨인 경우, 어드레스 검출 회로(280)에 입력되는 열 어드레스 신호들(AY6, AY7)은 don't care가 된다.
낸드형 플래시 메모리 장치의 경우, 프로그램 동작은 다수의 프로그램 루프들로 이루어지며, 잘 알려진 바와 같이, 각 프로그램 루프는 프로그램 구간과 검증 구간으로 구분될 수 있다. 프로그램 구간 동안에는, 선택되는 페이지의 메모리 셀들에 데이터가 저장된다. 검증 구간 동안에는, 프로그램된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부가 검증된다. 프로그램 루프의 프로그램 구간과 검증 구간은, 도 14a에 도시된 바와 같이, 중첩되지 않도록 설정될 수 있다. 반면에, 프로그램 루프의 프로그램 구간과 검증 구간은, 도 14b에 도시된 바와 같이, 중첩되도록 설정될 수 있다. 열 스캔닝 시간을 단축시키기 위한 본 발명의 열 스캔닝 동작이 도 14a 및 도 14b에 도시된 검증 구간에 모두 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 15는 본 발명에 따른 낸드형 플래시 메모리 장치의 검증 동작을 설명하기 위한 동작 타이밍도이다. 열 스캔닝 동작을 설명하기에 앞서, 임의의 선택된 페이지의 메모리 셀들이 프로그램된다. 그렇게 프로그램된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 위해서, 소거/프로그램/독출 제어 회로(320)는 열 스캔닝 동작을 알리는 검증 인에이블 신호(VFY_YSCAN)를 활성화시킨다. 이때, 어드레스 제어 회로(300)의 클락 공급 유니트(310)에 공급되는 검출 신호(FINAL_YADD)가 로우 레벨로 유지되기 때문에, 클락 신호(OSC_CLK)가 열 어드레스 발생 회로(200)에 공급된다. 열 어드레스 발생 회로(200)는 클락 신호(OSC_CLK)에 동기되는 열 어드레스(AY0∼AY7)를 발생한다. 열 프리-디코더 회로(160)는 열 어드레스(AYO∼AY7)에 응답하여 열 선택 신호들(YA0∼YA15) 그리고 (YB0∼YB15)을 발생한다.
열 스캔닝 동작이 수행되기 때문에, 열 선택 신호들(YA0∼YA15)이 순차적으로 활성화되는 구간 동안, 열 선택 신호들(YB0, YB4, YB8, YB12)은 활성화 상태로 유지된다. 이는 열 선택 유니트들(140a∼140d)이 대응하는 그룹들의 페이지 버퍼들내에 래치되는 데이터 비트들가 바이트 단위로 대응하는 내부 데이터 버스들(DLia∼DLid)로 전달되게 한다. 즉, 내부 데이터 버스 폭이 ×8에서 ×32로 확장된다. ×8의 내부 데이터 버스 폭을 이용한 열 스캔닝 동작과 비교하여 볼 때, ×32의 내부 데이터 버스 폭을 이용한 열 스캔닝 동작이 4배로 가속된다.
로직 제어 회로(220)로부터 출력되는 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)이 모두 활성화 상태(예를 들면, 하이 레벨)로 유지되기 때문에, 도 4에 도시된 로직 회로(180)는 로직 앤드 회로로서 동작한다. 로직 회로(180)의 로직 유니트들(180_0∼180_7)은 데이터 출력 인에이블 신호들(DOUTen0∼DOUTen3)에 응답하여 대응하는 데이터 비트들(DL0a∼DL0d)∼(DL7a∼DL7d)을 곱한 결과(DOUT0∼DOUT7)를 패스/페일 점검 회로(260)로 전달한다. 상술한 바와 같은 일련의 동작은 열 선택 신호들(YA0∼YA15) 모두가 선택될 때까지 반복적으로 수행될 것이다.
열 선택 신호들(YA0∼YA15) 모두가 선택될 때까지, 앞서 설명된 바와 같이, 열 선택 신호들(YB0, YB4, YB8, YB12)은 계속해서 활성화 상태로 유지된다. 열 선택 신호들(YA0∼YA15) 모두가 선택되는 경우, 열 선택 신호들(YB0, YB4, YB8, YB12)은 비활성화 상태로 천이되는 반면에, 열 선택 신호들(YB1, YB5, YB9, YB13) 모두가 활성화된다. 열 선택 신호들(YB1, YB5, YB9, YB13) 모두가 활성화 상태로 유지되는 동안 수행되는 열 스캔닝 동작은 앞서 설명된 것과 동일한 방법으로 수행될 것이다. 마지막 그룹의 열 선택 신호들(YB3, YB7, YB11, YB15)이 활성화 상태로 유지되는 동안, 최종 열 어드레스가 어드레스 검출 회로(280)에 의해서 검출되면, 검출 신호(FINAL_YADD)는, 도 15에 도시된 바와 같이, 로우 레벨에서 하이 레벨로천이한다. 이는 어드레스 제어 회로(300)의 클락 공급 유니트(310)가 클락 신호(OSC_CLK)를 공급하지 못하게 한다. 즉, 열 스캔닝 동작이 종료된다.
클락 신호의 주기가 100㎱라고 가정하면, 본 발명에 따른 열 스캔닝 시간은 대략 6400㎱이다. 이는 정상적인 독출 동작이 수행될 때 걸리는 열 스캔닝 시간(대략 25,600㎱)의 1/4이다. 정상적인 독출 동작이 수행될 때, 검증 인에이블 신호(VFY_YSCAN)는 로우 레벨로 유지된다. 이는 열 선택 유니트들(140a∼140d)이 열 프리-디코더 회로(160)의 제어에 따라 순차적으로 선택됨을 의미한다. 즉, 도 16에 도시된 바와 같이, 열 선택 신호들(YA0∼YA15)이 순차적으로 활성화되는 동안, 열 선택 신호들(YB0∼YB15) 중 하나만이 활성화 상태(예를 들면, 하이 레벨)로 유지된다. 나머지 열 선택 신호들은 비활성화 상태(예를 들면, 로우 레벨)로 유지된다. 다시 말해서, 하나의 열 선택 유니트에 대응하는 그룹의 페이지 버퍼들의 데이터 비트들이 하나의 내부 데이터 버스를 통해 로직 회로(180)로 전달되고, 그 다음에 다른 열 선택 유니트에 대응하는 그룹의 페이지 버퍼들의 데이터 비트들이 다른 내부 데이터 버스를 통해 로직 회로(180)로 전달된다. 이는 종래 기술과 마찬가지로 독출 동작이 데이터 입/출력 폭(×8)과 동일한 내부 데이터 버스 폭(×8)을 이용하여 수행됨을 의미한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 소거/프로그램 검증 동작이 수행될 때 내부 데이터 버스 폭이, 예를 들면, ×8에서 ×32로 확장되게 함으로써, 페이지 사이즈의 증가로 인한 열 스캔닝 시간의 증가를 억제할 수 있다.

Claims (30)

  1. 소정의 데이터 입/출력 폭을 갖는 불 휘발성 반도체 메모리 장치에 있어서:
    복수의 행들과 복수의 열들의 매트릭스 형태로 배열되는 메모리 셀들의 메모리 셀 어레이와;
    상기 복수의 열들을 통해 상기 메모리 셀 어레이로부터 데이터를 독출하고 상기 독출된 데이터를 임시적으로 저장하는 독출 회로와;
    상기 독출 회로와 데이터 출력 회로 사이에 연결되고, 상기 독출 회로에서 상기 데이터 출력 회로로 데이터를 전달하는 내부 데이터 버스와; 그리고
    검증 동작시 상기 내부 데이터 버스의 폭이 상기 메모리 장치의 데이터 입/출력 폭과 비교하여 넓어지도록 동작 모드에 따라 상기 내부 데이터 버스의 폭을 변화시키는 버스 제어 회로를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 데이터 버스는 독출 동작시 제 1 폭을 그리고 상기 검증 동작시 제 2 폭을 가지며, 상기 제 2 폭은 상기 제 1 폭보다 넓은 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 내부 데이터 버스의 제 1 폭은 상기 메모리 장치의 데이터 입/출력 폭과 동일한 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 내부 데이터 버스의 제 2 폭은 상기 제 1 폭보다 2배 또는 그보다 넓은 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 이후에 수행되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 내에 수행되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  7. 복수 개의 데이터 입/출력 핀들을 구비하는 플래시 메모리 장치에 있어서:
    복수의 워드 라인들과 복수의 비트 라인들의 매트릭스 형태로 배열되는 메모리 셀들의 어레이와;
    상기 복수의 비트 라인들을 통해 상기 메모리 셀들 내에 저장되는 데이터 비트들을 감지하고, 그렇게 감지되는 데이터 비트들을 임시적으로 래치하는 독출 회로와;
    제 1 열 선택 유니트와 제 2 열 선택 유니트를 포함하는 열 선택 회로와;
    상기 제 1 열 선택 유니트는 제 1 열 선택 신호들과 제 2 열 선택 신호들에 응답하여 래치된 데이터 비트들의 제 1 그룹들을 순차적으로 선택하고, 상기 제 2 열 선택 유니트는 상기 제 1 열 선택 신호들과 제 3 열 선택 신호들에 응답하여 래치된 데이터 비트들의 제 2 그룹들을 순차적으로 선택하며;
    열 어드레스를 디코딩하여 상기 제 1 내지 제 3 열 선택 신호들을 발생하는 열 디코더 회로와;
    상기 제 2 및 제 3 열 선택 신호들은, 검증 동작 동안 상기 제 1 및 제 2 열 선택 유니트들로부터 데이터 비트들이 동시에 출력되도록, 순차적으로 그리고 동시에 활성화되며;
    상기 검증 동작시 열 어드레스 비트들의 일부에 따라 출력 인에이블 신호들 발생하는 제어 회로와;
    상기 제 1 열 선택 유니트의 제 1 출력 신호들과 상기 제 2 열 선택 유니트의 제 2 출력 신호들을 받아들이고, 상기 검증 동작 동안 상기 출력 인에이블 신호들에 응답하여 그렇게 입력되는 상기 제 1 및 제 2 출력 신호들 중 대응하는 출력 신호들을 곱하는 곱셈 회로와; 그리고
    상기 곱셈 회로의 출력 신호들이 동일한 값을 갖는 지의 여부를 점검하는 패스/페일 점검 회로를 포함하고, 상기 제 1 및 제 2 열 선택 유니트들 각각에 의해서 선택되는 데이터 비트 수는 상기 데이터 입/출력 핀들의 수와 동일한 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 열 어드레스를 받아들이고, 상기 열 어드레스가 상기 검증 동작시의 최종 열 어드레스인 지의 여부를 검출하는 어드레스 검출 회로를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 열 어드레스의 생성은 상기 최종 열 어드레스가 검출될 때 정지되는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 7 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 이후에 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 7 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 내에 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 7 항에 있어서,
    읽기 동작 동안, 상기 래치된 데이터 비트들의 제 1 그굽들 모두가 상기 제 1 열 선택 유니트에 의해서 순차적으로 선택되고 상기 래치된 데이터 비트들의 제 2 그룹들 모두가 상기 제 2 열 선택 유니트에 의해서 순차적으로 선택되도록 상기 열 디코더 회로는 상기 제 1 내지 제 3 열 선택 신호들을 발생하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 독출 동작 동안에, 상기 제 1 및 제 2 열 선택 유니트들 중 어느 하나의 출력 신호들을 출력하고 그 다음에 나머지 하나의 열 선택 유니트의 출력 신호들을 출력하도록 상기 곱셈 회로는 멀티플렉서 회로로서 동작하는 것을 특징으로 하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 멀티플렉서 회로의 출력 신호들을 받아들여 상기 데이터 입/출력 핀들을 통해 상기 입력된 출력 신호들을 출력하는 데이터 출력 회로를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  15. 소정의 데이터 폭을 형성하는 복수 개의 데이터 입/출력 핀들을 갖는 플래시 메모리 장치에 있어서:
    복수의 워드 라인들과 복수의 비트 라인들의 매트릭스 형태로 배열되는 메모리 셀들의 어레이와;
    상기 복수의 비트 라인들을 통해 상기 메모리 셀들 내에 저장되는 데이터 비트들을 감지하고, 그렇게 감지되는 데이터 비트들을 임시적으로 래치하는 독출 회로와;
    제 1 열 선택 유니트와 제 2 열 선택 유니트를 포함하는 열 선택 회로와;
    상기 제 1 열 선택 유니트는 제 1 열 선택 신호들과 제 2 열 선택 신호들에 응답하여 래치된 데이터 비트들의 제 1 그룹들을 순차적으로 선택하고, 상기 제 2 열 선택 유니트는 상기 제 1 열 선택 신호들과 제 3 열 선택 신호들에 응답하여 래치된 데이터 비트들의 제 2 그룹들을 순차적으로 선택하며;
    열 어드레스를 디코딩하여 상기 제 1 내지 제 3 열 선택 신호들을 발생하는 열 디코더 회로와;
    상기 제 2 및 제 3 열 선택 신호들은, 검증 동작 동안 상기 제 1 및 제 2 열 선택 유니트들로부터 데이터 비트들이 동시에 출력되도록, 순차적으로 그리고 동시에 활성화되며;
    상기 제 1 열 선택 유니트에 의해서 선택되는 상기 각 제 1 그룹의 래치된 데이터 비트들을 전달하는 제 1 내부 데이터 버스와;
    상기 제 2 열 선택 유니트에 의해서 선택되는 상기 각 제 2 그룹의 래치된데이터 비트들을 전달하는 제 2 내부 데이터 버스와;
    상기 검증 동작시 열 어드레스 비트들의 일부에 따라 출력 인에이블 신호들 발생하는 제어 회로와;
    상기 제 1 내부 데이터 버스를 통해 전달되는 상기 제 1 열 선택 유니트의 제 1 출력 신호들과 상기 제 2 내부 데이터 버스를 통해 전달되는 상기 제 2 열 선택 유니트의 제 2 출력 신호들을 받아들이고, 상기 검증 동작 동안 상기 출력 인에이블 신호들에 응답하여 그렇게 입력되는 상기 제 1 및 제 2 출력 신호들 중 대응하는 출력 신호들을 곱하는 로직 회로와; 그리고
    상기 로직 회로의 출력 신호들이 동일한 값을 갖는 지의 여부를 점검하는 패스/페일 점검 회로를 포함하고, 상기 제 1 및 제 2 내부 데이터 버스들 각각의 폭이 상기 메모리 장치의 데이터 폭과 동일한 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 열 어드레스를 받아들이고, 상기 열 어드레스가 상기 검증 동작시의 최종 열 어드레스인 지의 여부를 검출하는 어드레스 검출 회로를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 열 어드레스의 생성은 상기 최종 열 어드레스가 검출될 때 정지되는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 15 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 이후에 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 15 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 내에 수행되는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제 15 항에 있어서,
    읽기 동작 동안, 상기 래치된 데이터 비트들의 제 1 그굽들 모두가 상기 제 1 열 선택 유니트에 의해서 순차적으로 선택되고 상기 래치된 데이터 비트들의 제 2 그룹들 모두가 상기 제 2 열 선택 유니트에 의해서 순차적으로 선택되도록 상기 열 디코더 회로는 상기 제 1 내지 제 3 열 선택 신호들을 발생하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 15 항에 있어서,
    상기 독출 동작 동안에, 상기 제 1 및 제 2 열 선택 유니트들 중 어느 하나의 출력 신호들을 출력하고 그 다음에 나머지 하나의 열 선택 유니트의 출력 신호들을 출력하도록 상기 로직 회로는 멀티플렉서 회로로서 동작하는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 독출 동작 동안에, 상기 멀티플렉서 회로의 출력 신호들을 받아들여 상기 데이터 입/출력 핀들을 통해 상기 입력된 출력 신호들을 출력하는 데이터 출력 회로를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  23. 소정의 데이터 폭을 형성하는 복수 개의 데이터 입/출력 핀들을 구비하는 낸드형 플래시 메모리 장치에 있어서:
    복수 개의 행들과 복수 개의 열들의 매트릭스 형태로 배열되는 메모리 셀들의 어레이와;
    제 1 내지 제 4 페이지 버퍼 그룹들로 구분되는 복수 개의 페이지 버퍼들을 포함하는 독출 회로와;
    상기 페이지 버퍼들 각각은 대응하는 열에 연결되고, 상기 대응하는 열을 통해 상기 어레이로부터 데이터를 감지하고, 그렇게 감지되는 데이터를 임시적으로 래치하며;
    상기 제 1 내지 제 4 페이지 버퍼 그룹들에 각각 대응하는 제 1 내지 제 4 열 선택 유니트들을 포함하는 열 게이트 회로와;
    상기 제 1 내지 제 4 열 선택 유니트들 각각은 공통 열 선택 신호들과 대응하는 열 선택 신호들에 따라, 대응하는 페이지 버퍼 그굽에 래치되는 데이터 비트들 중 일부분을 선택하며;
    상기 제 1 내지 제 4 열 선택 유니트들에 각각 대응하는 제 1 내지 제 4 내부 데이터 버스들을 포함하는 내부 데이터 전달 경로와;
    상기 제 1 내지 제 4 내부 데이터 버스들 각각은 대응하는 열 선택 유니트로부터 출력되는 데이터 비트들을 전달하며;
    열 어드레스를 디코딩하여 상기 공통 열 선택 신호들과 상기 각 열 선택 유니트에 대응하는 상기 열 선택 신호들을 발생하는 열 프리-디코더 회로와;
    상기 제 1 내지 제 4 열 선택 유니트들로부터 데이터 비트들이 동시에 출력되도록 상기 각 열 선택 유니트에 대응하는 상기 열 선택 신호들은 동시에 그리고 순차적으로 활성화되며;
    상기 검증 동작 동안 열 어드레스 비트들 중 일부를 기초로 하여 출력 인에이블 신호들을 발생하는 제어 회로와;
    상기 제 1 내지 제 4 내부 데이터 버스들을 통해 전달되는 상기 제 1 내지 제 4 열 선택 유니트들의 제 1 내지 제 4 출력 신호들을 받아들이고, 상기 검증 동작 동안 상기 출력 인에이블 신호들에 응답하여 그렇게 입력되는 상기 제 1 내지 제 4 출력 신호들 중 대응하는 출력 신호들을 곱하는 로직 회로와; 그리고
    상기 로직 회로의 출력 신호들이 동일한 값을 갖는 지의 여부를 점검하는 패스/페일 점검 회로를 포함하고, 상기 제 1 내지 제 4 내부 데이터 버스들 각각의폭은 상기 메모리 장치의 데이터 폭과 동일한 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    상기 열 어드레스를 받아들이고, 상기 열 어드레스가 상기 검증 동작시의 최종 열 어드레스인 지의 여부를 검출하는 어드레스 검출 회로를 더 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  25. 제 24 항에 있어서,
    상기 열 어드레스의 생성은 상기 최종 열 어드레스가 검출될 때 정지되는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  26. 제 23 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 이후에 수행되는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  27. 제 23 항에 있어서,
    프로그램 루프가 프로그램 구간과 검증 구간으로 이루어질 때, 상기 검증 동작은 상기 프로그램 구간 내에 수행되는 것을 특징으로 하는 낸드형 플래시 메모리장치.
  28. 제 23 항에 있어서,
    읽기 동작 동안, 상기 제 1 내지 제 4 페이지 버퍼 그룹들 각각에 래치되는 데이터 비트들이 대응하는 열 선택 유니트에 의해서 순차적으로 선택되도록 상기 열 프리-디코더 회로는 상기 공통 열 선택 신호들과 상기 각 열 선택 유니트에 대응하는 열 선택 신호들을 발생하는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  29. 제 23 항에 있어서,
    상기 독출 동작 동안에, 상기 제 1 내지 제 4 페이지 버퍼 그굽들에 래치되는 데이터 비트들이 상기 제 1 내지 제 4 내부 데이터 버스들을 통해 순차적으로 출력되도록 상기 로직 회로는 멀티플렉서 회로로서 동작하는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  30. 제 29 항에 있어서,
    상기 독출 동작 동안에, 상기 멀티플렉서 회로의 출력 신호들을 받아들여 상기 데이터 입/출력 핀들을 통해 상기 입력된 출력 신호들을 출력하는 데이터 출력 회로를 더 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
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