TWI611409B - 記憶體裝置與其相關的控制方法 - Google Patents

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Abstract

本發明係為一種進行一抹除操作之記憶體裝置與其相關的控制方法。記憶體裝置包含：解碼電路、Q個開關電路與Q個記憶體區塊。解碼電路係產生Q個選取信號，其中Q個選取信號中的第k個選取信號為第一選取電壓，且其餘的(Q-1)個選取信號係為第二選取電壓。Q個開關電路接收抹除電壓，並根據Q個選取信號而分別產生Q個共源極信號。其中，Q個開關電路中的第k個開關電路產生具有抹除電壓之第k個共源極信號。Q個記憶體區塊分別接收Q個共源極信號，並根據第k個共源極信號而抹除Q個記憶體區塊中的第k個記憶體區塊。

Description

記憶體裝置與其相關的控制方法
本發明是有關於一種記憶體裝置與其相關的控制方法，且特別是有關於一種進行抹除操作之記憶體裝置與其相關的控制方法。
快閃記憶體(flash memory)是一種相當普遍的非揮發性記憶體(non-volatile memory)。快閃記憶體可分為反或閘(NOR)型與反及閘(NAND)型。由於NAND型快閃記憶體具有較快的抹寫速度，且每個儲存單元的面積也較小，NAND型快閃記憶體的用途也較廣。
NAND型快閃記憶體晶片由多個記憶體區塊(block)構成，每個記憶體區塊進一步包含多個彼此串接的電晶體(記憶胞)。隨著讀取(read)、寫入(write)、抹除(erasure)等不同用途，記憶體控制器(memory controller)也會透過列控制器(row decoder)，對記憶胞的閘極(gate)、源極(source)與汲極(drain)施加不同的電壓。
抹除快閃記憶體時，需以記憶體區塊為基本單位。NAND型快閃記憶體經常使用廣域共源極信號線(global common source line，簡稱為GCSL)的架構。因此，若要對一選定的記憶體區塊(抹除記憶體區塊)進行抹除時，不僅會將抹除記憶體區塊的共源極信號線(common source line，簡稱為CSL)連接至高位準，還會將與其餘記憶體區塊(未抹除記憶體區塊)對應的共源極信號線CSL都共同連接至高位準。以下將廣域共源極信號線上的信號定義為廣域共源極信號，並以GCSL同時表示廣域共源極信號(線)；以及，將共源極信號線上的信號定義為共源極信號，並以CSL表示共源極信號(線)。
請參見第1圖，其係NAND型快閃記憶體使用廣域共源極信號線架構之示意圖。此處假設NAND快閃記憶體之記憶體陣列11包含Q個記憶體區塊BLK (q)，q=1~Q。其中，每一個記憶體區塊BLK (q)各自包含M個電晶體串列MS (q,1)~MS (q,M)。為便於說明，本文以電晶體串列所在之記憶體區塊，以及在記憶體區塊內的位置代表各個記憶體區塊。例如，電晶體串列MS (1,1)代表位於第一個記憶體區塊BLK (1)的第一組電晶體串列；電晶體串列MS (1,M)代表位於第1個記憶體區塊BLK (1)的第M組電晶體串列；電晶體串列MS (Q,M)代表位於第Q個記憶體區塊BLK (Q)的第M組電晶體串列；電晶體串列MS (Q,M)代表位於第Q個記憶體區塊BLK (Q)的第M組電晶體串列，其餘類推。
NAND型快閃記憶體內的每一個記憶體區塊(BLK (1)~BLK (Q))均透過與其對應共源極信號線CSL (1)~CSL (Q)電連接至廣域共源極信號線GCSL。第1圖以網底代表被選取進行抹除的抹除記憶體區塊BLK (k)。此處假設記憶體控制器選擇對記憶體區塊BLK (1)進行抹除，並將其定義為抹除記憶體區塊BLK (k)，k=1。
承上，對記憶體區塊BLK (1)進行抹除時，廣域共源極信號GCSL的電壓為高位準的抹除電壓Vcsl(例如：20V的程式化脈衝(program pulse))。因此，共源極信號CSL (1)~CSL (Q)均同步變成高位準的抹除電壓Vcsl。對記憶體區塊BLK (1)而言，從共源極信號CSL (1)接收抹除電壓Vcsl的目的是為了對電晶體串列MS (1,1)~MS (1,M)內的記憶胞進行抹除。但是，對未抹除記憶體區塊(例如：BLK (Q))而言，從共源極信號CSL (Q)接收到的抹除電壓Vcsl，卻可能對電晶體串列MS (Q,1)~MS (Q,M)產生非預期的影響。
未抹除記憶體區塊BLK (Q)在不需要進行抹除操作時，卻接收到抹除電壓Vcsl的影響是，會在電晶體串列MS (Q,1)~MS (Q,M)的終端產生閘極感應汲極漏電流(Gate-Induced-Drain-Leakage電流，簡稱為GIDL)現象。GIDL現象會影響對記憶胞的程式化結果，並進一步形成抹除干擾。附帶一提的是，GIDL現象並不限於閘極與汲極之間，也可能發生在閘極與源極之間。隨著通道長度及氧化層厚度持續縮小，GIDL對NAND型快閃記憶體的影響也更為顯著。
本發明係有關於一種進行抹除操作之記憶體裝置與其相關的控制方法，能使記憶體區塊的共源極信號彼此獨立運作，並防止GIDL現象與抹除干擾。
根據本發明之第一方面，提出一種進行一抹除操作之記憶體裝置，包含：一解碼電路，其係產生Q個選取信號，其中該Q個選取信號中的一第k個選取信號係為一第一選取電壓，且其餘的(Q-1)個選取信號係為一第二選取電壓；一開關模組，電連接於該解碼電路與一抹除電壓，其中該第一選取電壓高於該抹除電壓，且該抹除電壓高於該第二選取電壓，開關模組係包含：Q個開關電路，其係接收該抹除電壓，根據該Q個選取信號而分別產生Q個共源極信號，其中該Q個開關電路中的一第k個開關電路係產生具有該抹除電壓之一第k個共源極信號；以及一記憶體陣列，電連接於該Q個開關電路，該記憶體陣列係包含：Q個記憶體區塊，其係分別接收該Q個共源極信號，並根據該第k個共源極信號而抹除該Q個記憶體區塊中的一第k個記憶體區塊。
根據本發明之第二方面，提出一種控制方法，應用於進行一抹除操作之一記憶體裝置，其中該記憶體裝置係包含一解碼電路、Q個開關電路，以及Q個記憶體區塊，其中該控制方法係包含以下步驟：該解碼電路產生Q個選取信號，其中該Q個選取信號中的一第k個選取信號為一第一選取電壓，且其餘的(Q-1)個選取信號為一第二選取電壓；該Q個開關電路接收一抹除電壓，其中該第一選取電壓高於該抹除電壓，且該抹除電壓高於該第二選取電壓；該Q個開關電路根據該Q個選取信號後而分別產生Q個共源極信號，其中該Q個開關電路中的一第k個開關電路產生具有該抹除電壓之一第k個共源極信號；該Q個記憶體區塊分別接收該Q個共源極信號；以及根據該第k個共源極信號而抹除該Q個記憶體區塊中的一第k個記憶體區塊。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明提出以共源極信號解碼器(CSL decoder)隔離與各個記憶體區塊對應之共源極信號CSL的作法。此種作法係於記憶體裝置中設置CSL解碼器，搭配記憶體陣列之抹除操作使用。
請參見第2A圖，其係應用於抹除記憶體裝置之控制方法的流程圖。根據本發明的構想，於列控制電路(row decoder)設置一個CSL解碼器，其中CSL解碼器進一步包含CSL解碼電路與Q個開關電路。CSL解碼電路用於產生Q個選取信號DECcsl (1)~DECcsl (Q)至Q個開關電路(步驟S21)。Q個開關電路接收抹除電壓Vcsl，並根據Q個選取信號DECcsl (1)~DECcsl (Q)而分別產生Q個共源極信號CSL (1)~CSL (Q)(步驟S23)。其後，Q個共源極信號CSL (1)~CSL (Q)由Q個記憶體區塊BLK (1)~BLK (Q)接收。其中，被選取用於抹除的第k個記憶體區塊BLK (k)所接收到的共源極信號CSL (k)為抹除電壓Vcsl，因此第k個記憶體區塊BLK (k)會被抹除(步驟S25)。另一方面，與未抹除記憶體區塊BLK (1)~BLK (k-1)、BLK (k+1)~BLK (Q)對應的共源極信號CSL (1)~CLK (k-1)、CSL (k+1)~CSL (Q)則為浮接狀態(floating)或為未抹除電壓Vuncsl(例如：0V)。
根據本發明構想的實施例，僅有與抹除記憶體區塊BLK (k)對應的共源極信號CSL (k)會隨著廣域共源極信號GCSL的電壓變化。據此，與未抹除記憶體區塊BLK (1)~BLK (k-1)、BLK (k+1)~BLK (Q)對應的共源極信號CSL (1)~CLK (k-1)、CSL (k+1)~CSL (Q)不再受到廣域共源極信號GCSL變化的影響，故能改善GIDL現象並排除抹除干擾。
請參見第2B圖，其係本發明記憶體裝置架構之示意圖。根據本發明構想的實施例，記憶體裝置30包含列控制電路33與記憶體陣列31。記憶體陣列31包含記憶體區塊BLK (1)~BLK (Q)。列控制電路33包含串列選取信號(string select line，簡稱為SSL)解碼器337、接地選取信號(ground select line，簡稱為GSL)解碼器335、字元信號(WL)解碼器333、CSL解碼器331。其中，CSL解碼器331進一步包含CSL解碼電路3313與開關模組3311。開關模組3311設有與記憶體區塊數量相等(例如：Q個)的開關電路SW (1)~SW (Q)。
列控制電路33自記憶體控制器(未繪式)接收區塊選取信號，藉以得知哪一個記憶體區塊需要進行抹除操作後，再針對被選定的抹除記憶體區塊BLK (k)以及非選定記憶體區塊發出不同類型的解碼信號。例如，串列選取信號(SSL)解碼器337發出串列選取信號SSL (1,1)~SSL (1,M)至記憶體區塊BLK (1)、發出串列選取信號SSL (Q,1)~SSL (Q,M)至記憶體區塊BLK (Q)；GSL解碼器335發出接地選取信號GSL (1)至記憶體區塊BLK (1)、發出接地選取信號GSL (Q)至記憶體區塊BLK (Q)；字元信號(WL)解碼器333發出字元信號WL (1,1~M,1)~WL (1,1~M,N)至記憶體區塊BLK (1)、發出字元信號WL (Q,1~M,1)~WL (Q,1~M,N)至記憶體區塊BLK (Q)；CSL解碼電路3313分別發出選取信號DECcsl (1)~DECcsl (Q)至開關電路SW (1)~SW (Q)。
在選取信號DECcsl (1)~DECcsl (Q)中，與抹除記憶體區塊BLK(k)相對應的選取信號DECcsl (k)具有一第一選取電壓VselH(例如：25V)；以及，與抹除記憶體區塊BLK (1)~BLK (k-1)、BLK (k+1)~BLK (Q)相對應的選取信號DECcsl (1)~DECcsl (k-1)、DECcsl (k)~DECcsl (Q)具有一第二選取電壓VselL(例如：0V)。其中，第一選取電壓VselH高於抹除電壓Vcsl，且抹除電壓Vcsl高於第二選取電壓VselL。
為便於說明，以下假設k=1，即，假設以記憶體區塊BLK (1)作為抹除記憶體區塊BLK (k)，並以較粗的線條表示與選取記憶體區塊相關的信號。此外，本文係以記憶體區塊BLK (Q)作為未抹除記憶體區塊的舉例，其餘的未抹除記憶體區塊BLK (2)~BLK (Q-1)的操作與控制均與記憶體區塊BLK (Q)類似而不再詳述。
請參見第3圖，其係CSL解碼器搭配記憶體陣列使用之示意圖。CSL解碼電路3313產生選取信號DECcsl (1)~DECcsl (Q)，將其分別傳送給開關電路SW (1)~SW (Q)。此外，開關電路(SW (1)~SW (Q))另會接收廣域共源極信號GCSL傳送的抹除電壓Vcsl。抹除電壓Vcsl為一高位準電壓，例如：20V。開關電路SW (1)~SW (Q)會依據選取信號DECcsl (1)~DECcsl (Q)的電壓位準，產生不同的共源極信號CSL (1)~CSL (Q)至與其對應的記憶體區塊BLK (1)~BLK (Q)。例如：開關電路SW (1)接收選取信號DECcsl (1)以及廣域共源極信號GCSL傳送的抹除電壓Vcsl後，再依據選取信號DECcsl (1)的電壓判斷是否要將抹除電壓Vcsl傳送至記憶體區塊BLK (1)。
為便於說明，本文統一假設記憶體陣列包含Q個記憶體區塊BLK (1)~BLK (Q)。根據應用的不同，記憶體區塊BLK (1)~BLK (Q)可能共同連接至相同的位元線BL，或者分別連接至不同的位元線。每一個記憶體區塊BLK (1)~BLK (Q)進一步包含M個電晶體串列，且每一個電晶體串列包含N個記憶胞與分別位在電晶體串列頭、尾兩端的串列選取電晶體M SSL、接地選取電晶體M GSL。
以記憶體區塊BLK (1)為例，共包含M個電晶體串列MS (1,1)~MS (1,M)。其中，每一個電晶體串列進一步包含(N+2)個電晶體。亦即，N個作為記憶胞的電晶體，以及2個與選取串列之操作相關的電晶體。其中，每一個作為記憶胞的電晶體的控制端係由相對應的字元信號WL控制。
例如，記憶體區塊BLK (1)的電晶體串列MS (1,1)由上而下包含串列選取電晶體M SSL(1,1)、N個記憶胞M (1,1,1)、M (1,1,2)…M (1,1,N)與接地選取電晶體M GSL(1,1)。其中記憶胞M (1,1,1)的控制端由字元線WL (1,1,1)控制、記憶胞M (1,1,2)的控制端由字元線WL (1,1,2)控制，其餘類推。
為便於說明，本文另以(x,y,z)代表各個元件在不同的方向的排列。以x座標對應於記憶體區塊BLK (1)~BLK (Q)的排列位置；以y座標對應於電晶體串列在記憶體區塊的排序位置；以z座標對應於記憶胞在電晶體串列內的排列位置。實際應用時，在x、y、z方向上的數量均不以此為限。
承上，本發明進一步提供CSL解碼器，使得共源極信號CSL (1)~CSL (Q)可以獨立切換。以下說明兩種實現CSL解碼器的實施例，但是本發明的可採用的做法並不限於此。
請參見第4圖，其係根據本發明構想之一種CSL解碼器的實施例之示意圖。CSL解碼電路4313傳送選取信號DECcsl (1)~DECcsl (Q)至開關模組4311。各個開關電路SW (1)~SW (Q)分別包含一個切換開關(電晶體)Msw (1)~Msw (Q)。切換開關Msw (1)~Msw (Q)具有控制端、輸入端與輸出端。切換開關Msw (1)~Msw (Q)的控制端即為電晶體的閘極，且輸入端電連接至CSL解碼器4313、輸出端電連接於記憶體陣列中，與其對應之記憶體區塊。
在第4圖中，開關電路SW (1)包含切換開關Msw (1)、開關電路SW (Q)包含切換開關Msw (Q)。其中，切換開關Msw (1)~Msw (Q)的閘極電連接至CSL解碼電路4313，用於接收選取信號DECcsl (1)~DECcsl (Q)，並根據選取信號DECcsl (1)~DECcsl (Q)的位準判斷為導通(ON)或斷開(OFF)。請參見表1，其係第4圖的解碼器與各個記憶體區塊相關的信號。 表1 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 記憶體區塊BLK<sub>(q)</sub></td><td> 選取信號DECcs<sub>(q)</sub></td><td> 切換開關 Msw<sub>(q)</sub></td><td> 共源極信號CSL<sub>(q)</sub></td></tr><tr><td> 抹除記憶體區塊 q=k </td><td> VselH </td><td> 導通 </td><td> Vcsl </td></tr><tr><td> 未抹除記憶體區塊 </td><td> VselL </td><td> 斷開 </td><td> 浮接狀態 </td></tr></TBODY></TABLE>
表1的第一列說明第4圖的解碼器與抹除記憶體區塊BLK (k)相關的信號。在第4圖中，假設k=1。開關電路SW (1)接收具有第一選取電壓VselH的選取信號DECcsl (1)以及抹除電壓Vcsl後，因為第一選取電壓VselH高於抹除電壓Vcsl的緣故，使切換開關Msw (1)導通。因此，第4圖的CSL解碼器會使共源極信號CSL (1)接收到抹除電壓Vcsl，進而對記憶體區塊BLK (1)內的電晶體串列MS (1,1)~MS (1,M)進行抹除。
表1的第二列說明第4圖的解碼器與未抹除記憶體區塊相關的信號。舉例來說，記憶體區塊BLK(Q)為未抹除記憶體區塊之一。開關電路SW (Q)接收具有第二選取電壓VselL的選取信號DECcsl (Q)以及抹除電壓Vcsl後，因為第二選取電壓VselL低於抹除電壓Vcsl的緣故，切換開關Msw (Q)為斷開。因此，第4圖的解碼器會使對應於未抹除記憶體區塊之共源極信號為浮接狀態。此時，未抹除記憶體區塊的電晶體串列並不會進行抹除。
在此實施例中，與抹除記憶體區塊對應的共源極信號為高位準的抹除電壓Vcsl；與未抹除記憶體區塊對應的共源極信號為浮接狀態。
請參見第5圖，其係根據本發明構想之另一種CSL解碼器的實施例之示意圖。CSL解碼器5313傳送選取信號DECcsl (1)~DECcsl (Q)與未選取信號DECuncsl (1)~DECuncsl (Q)至開關模組5311。開關電路SW (1)~SW (Q)分別包含兩個切換開關(電晶體)。開關電路SW (1)~SW (Q)之每一者各自具有兩個控制端(第一控制端、第二控制端)、兩個輸入端(第一輸入端、第二輸入端)，以及一個輸出端(輸出端)。其中，開關電路SW (1)的第一控制端用於接收選取信號DECcsl (1)；第二控制端用於接收未選取信號DECuncsl (1)。第一輸入端用於接收抹除電壓Vcsl，第二輸入端用於接收非抹除電壓Vuncsl；輸出端用於產生共源極信號CSL (1)至對應的記憶體區塊BLK (1)。
在第5圖中，開關電路SW (1)包含切換開關Msw (1,1)、Msw (1,2)，開關電路SW (Q)包含切換開關Msw (Q,1)、Msw (Q,2)。以開關電路SW (1)為例，切換開關Msw (1,1)的閘極為第一控制端、切換開關Msw (1,2)的閘極為第二控制端。切換開關Msw (1,1)\的源極為開關電路SW (1)的第一輸入端；切換開關Msw (1,2)的源極為開關電路SW (1)的第二輸入端；切換開關Msw (1,1)、Msw (1,2)的汲極均作為開關電路SW (1)的輸出端。因此，切換開關Msw (1,1)、Msw (1,2)的導通與否，共同決定開關電路SW (1)產生的共源極信號CSL (1)。請參見表2，其係第5圖的解碼器與各個記憶體區塊相關的信號。 表2 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 記憶體區塊BLK<sub>(q)</sub></td><td> 選取信號DECcs<sub>(q)</sub></td><td> 切換開關Msw <sub>(q, 1)</sub></td><td> 未選取信號DECuncsl<sub>(q)</sub></td><td> 切換開關Msw <sub>(q, 2)</sub></td><td> 共源極信號CSL<sub>(q)</sub></td></tr><tr><td> 抹除記憶體區塊 q=k </td><td> VselH </td><td> 導通 </td><td> VselL </td><td> 斷開 </td><td> Vcsl </td></tr><tr><td> 未抹除記憶體區塊 </td><td> VselL </td><td> 斷開 </td><td> VselH </td><td> 導通 </td><td> Vuncsl </td></tr></TBODY></TABLE>
表2的第一列說明第5圖的解碼器與抹除記憶體區塊BLK (k)相關的信號。當選取信號DECcsl (q)為第一選取電壓VselH時，未選取信號DECuncsl (q)為第二選取電壓VselL，此時，與選取信號DECcsl (q)相連接的切換開關Msw (q,1)為導通、與未選取信號DECuncsl (q)相連接的切換開關Msw (q,2)為斷開。連帶的，共源極信號CSL (q)將會是高位準的抹除電壓Vcsl，且記憶體區塊BLK (q)會被抹除。
表2的第二列說明第5圖的解碼器與未抹除記憶體區塊相關的信號。當選取信號DECcsl (q)為第二選取電壓VselL時，未選取信號DECuncsl (q)為第一選取電壓VselH，此時，與選取信號DECcsl (q)相連接的切換開關Msw (q,1)為斷開、與未選取信號DECuncsl (q)相連接的切換開關Msw (q,2)為導通。連帶的，共源極信號CSL (q)將會是低位準的未抹除電壓Vuncsl，且記憶體區塊BLK (q)並不會被抹除。
此實施例的選取信號DECcsl (q)與未選取信號DECuncsl (q)係彼此反向，且切換開關Msw (q,1)與切換開關Msw (q,2)分別由選取信號DECcsl (q)與未選取信號DECuncsl (q)決定是否導通。亦言之，開關電路SW (q)內的兩個切換開關(電晶體)Msw (q,1)、Msw (q,2)會選擇性導通，並由導通的電晶體產生共源極信號CSL (q)。當切換開關Msw (q,1)導通時，共源極信號CSL (q)為抹除電壓Vcsl；當切換開關Msw (q,2)導通時，共源極信號CSL (q)為未抹除電壓Vuncsl。在此實施例中，切換開關Msw (q,1)產生的高位準的抹除電壓Vcsl，將用於抹除位在抹除記憶體區塊BLK (k)的記憶胞；切換開關Msw (q,2)產生的低位準的未抹除電壓Vuncsl，可確保位於未抹除記憶體區塊的接地選取電晶體MGSL的源極不會受到廣域共源極信號GCSL的影響。
綜上，本發明係於列控制電路中提供CSL解碼器，用於產生彼此獨立運作的共源極信號至各個記憶體區塊，藉以抑制在未抹除記憶體區塊產生的GIDL現象。以下進一步舉例說明，如何將本案的CSL解碼器應用至不同類型的記憶體陣列。
請參見第6A圖，其係將CSL解碼器應用於具有共用位元信號架構之記憶體陣列，並假設未抹除記憶體區塊的串列選取信號的電壓為串列選取電壓Vssl之示意圖。
對抹除記憶體區塊BLK (1)而言，SSL解碼器輸出位準為串列選取電壓Vssl的串列選取信號SSL (1,1)~SSL (1,M)；WL解碼器輸出0V至所有的字元信號WL (1,1,1)~WL (1,M,N)；以及，GSL解碼器輸出串列選取電壓Vssl至接地選取信號GSL (1)。
對未選取的記憶體區塊BLK (Q)而言，SSL解碼器將串列選取信號SSL (Q,1)~SSL (Q,M)設為浮接狀態；WL解碼器將所有的字元信號WL (Q,1,1)~WL (Q,M,N)設為浮接狀態；以及，GSL解碼器將接地選取信號GSL (Q)設為串列選取電壓Vssl。第6A圖的CSL解碼電路6313、開關電路SW (1)、開關電路SW (Q)產生共源極信號CSL (1)、CSL (Q)至記憶體區塊BLK (1)、記憶體區塊BLK (Q)的方式，可搭配第4圖或第5圖的說明。
以第6A圖之記憶體陣列搭配第4圖所示之GSL解碼器時，與記憶體區塊BLK (1)~BLK (Q)相關的信號如表3所式。 表3 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 記憶體區塊BLK<sub>(q)</sub></td><td> 串列選取信號 SSL<sub>(q)</sub></td><td> 接地選取信號 GSL<sub>(q)</sub></td><td> 共源極信號 CSL<sub>(q)</sub></td><td> 字元信號WL<sub>(q)</sub></td><td> 位元信號 BL<sub>(q)</sub></td></tr><tr><td> 抹除記憶體區塊 q=k </td><td> Vssl </td><td> Vssl </td><td> Vcsl </td><td> 0V </td><td> 浮接 狀態 </td></tr><tr><td> 未抹除記憶體區塊 </td><td> Vssl </td><td> Vssl </td><td> 浮接 狀態 </td><td> 浮接狀態 </td><td> 浮接 狀態 </td></tr></TBODY></TABLE>
由第6A圖與表3可以看出，對位在未抹除記憶體區塊BLK (Q)的接地選取電晶體M GSL(Q,1)~M GSL(Q,M)而言，其閘極為串列選取電壓Vssl，源極則被開關電路SW (Q)設為浮接狀態。因此，並不會從電晶體M GSL(Q,1)、M GSL(Q,M)的源極產生漏電流至閘極。
在第6A圖中，記憶體區塊BLK (1)至記憶體區塊BLK (Q)均共同電連接至處於浮接狀態的位元信號BL。對記憶體區塊BLK (1)~BLK (Q)的串列選取電晶體M SSL(1,1)~M SSL(1,M)而言，因為串列選取信號SSL (1,1)~SSL (Q,M)為串列選取電壓Vssl，且位元信號BL (q)為浮接狀態的緣故，因此，並不會從串列選取電晶體M SSL(1,1)、M SSL(Q,M)的汲極產生漏電流至閘極。
因此，第6A圖之記憶體陣列搭配第4圖的實施例時，無論是未抹除記憶體區塊的接地選取電晶體或是所有記憶體區塊的串列選取電晶體，都不會產生漏電流的現象。因此，本揭露確實能減少GIDL現象產生。
以第6A圖之記憶體陣列搭配第5圖所示之GSL解碼器時，與記憶體區塊BLK (1)~BLK (Q)相關的信號如表4所式。 表4 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 記憶體區塊BLK<sub>(q)</sub></td><td> 串列選取信號SSL<sub>(q)</sub></td><td> 接地選取信號 GSL<sub>(q)</sub></td><td> 共源極信號 CSL<sub>(q)</sub></td><td> 字元信號WL<sub>(q)</sub></td><td> 位元信號 BL<sub>(q)</sub></td></tr><tr><td> 抹除記憶體區塊 q=k </td><td> Vssl </td><td> Vssl </td><td> Vcsl </td><td> 0V </td><td> 浮接 狀態 </td></tr><tr><td> 未抹除記憶體區塊 </td><td> Vssl </td><td> Vssl </td><td> Vuncsl </td><td> 浮接 狀態 </td><td> 浮接 狀態 </td></tr></TBODY></TABLE>
由第6A圖與表4可以看出，對位在未抹除記憶體區塊，例如BLK (Q)，的接地選取電晶體M GSL(Q,1)~M GSL(Q,M)而言，其閘極為串列選取電壓Vssl，高於自開關電路SW (Q)接收的未抹除電壓Vuncsl。因此，並不會從源極產生漏電流至閘極。再者，對記憶體區塊BLK (1)~BLK (Q)的串列選取電晶體M SSL(1,1)~M SSL(Q,M)而言，因為串列選取信號SSL (1,1)~SSL (Q,M)為串列選取電壓Vssl，且位元信號BL (q)為浮接狀態的緣故，因此，並不會從串列選取電晶體M SSL(1,1)~M SSL(Q,M)的汲極產生漏電流至閘極。
因此，第6A圖之記憶體陣列搭配第5圖的實施例時，無論是未抹除記憶體區塊的接地選取電晶體或是所有記憶體區塊的串列選取電晶體，都不會產生漏電流的現象。因此，本揭露確實能減少GIDL現象的產生。
從表3與表4可以看出，串列選取信號SSL、接地選取信號GSL、字元信號WL與位元信號BL並不需要因為開關電路的設計不同而隨之調整。因此，依據本發明的構想，在列控制電路設置CSL解碼器的作法，能夠搭配不同的開關電路使用，並不以前述實施例為限，只要開關電路能產生足以區別記憶體區塊之選取與否，且其位準足以防止GIDL現象在未抹除記憶體區塊的接地選取電晶體產生即可。
請參見第6B圖，其係將CSL解碼器應用於具有共用位元信號架構之記憶體陣列，並假設未抹除記憶體區塊的串列選取信號的電壓為浮接狀態之示意圖。此圖式的記憶體陣列與第6A圖相同，兩者的差異在於，對未抹除記憶體區塊而言，SSL解碼器將串列選取信號SSL設為浮接狀態，且GSL解碼器將接地選取信號GSL設為浮接狀態。
以第6B圖之記憶體陣列搭配第4圖所示之GSL解碼器時，與記憶體區塊BLK (1)~BLK (Q)相關的信號如表5所式。 表5 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 記憶體區塊BLK<sub>(q)</sub></td><td> 串列選取信號 SSL<sub>(q)</sub></td><td> 接地選取信號 GSL<sub>(q)</sub></td><td> 共源極信號 CSL<sub>(q)</sub></td><td> 字元信號WL<sub>(q)</sub></td><td> 位元信號 BL<sub>(q)</sub></td></tr><tr><td> 抹除記憶體區塊 q=k </td><td> Vssl </td><td> Vssl </td><td> Vcsl </td><td> 0V </td><td> 浮接 狀態 </td></tr><tr><td> 未抹除記憶體區塊 </td><td> 浮接 狀態 </td><td> 浮接 狀態 </td><td> 浮接狀態 </td><td> 浮接 狀態 </td><td> 浮接 狀態 </td></tr></TBODY></TABLE>
由第6B圖與表5可以看出，對位在未抹除記憶體區塊，例如BLK (Q)，的接地選取電晶體M GSL(Q,1)~M GSL(Q,M)而言，其閘極為浮接狀態，源極亦被開關電路SW (Q)設為浮接狀態。因此，並不會從源極產生漏電流至閘極。
在第6B圖中，記憶體區塊BLK (1)至記憶體區塊BLK (Q)均共同電連接至處於浮接狀態的位元信號BL。再者，對記憶體區塊BLK (1)~BLK (Q)的串列選取電晶體M SSL(1,1)~M SSL(Q,M)而言，因為位元信號BL (q)均被設為浮接狀態的緣故，汲極與閘極的電壓不會相差太大。因此，並不會從串列選取電晶體M SSL(1,1)~M SSL(Q,M)的汲極產生漏電流至閘極。
因此，第6B圖之記憶體陣列搭配第4圖的實施例時，無論是未抹除記憶體區塊的接地選取電晶體或是所有記憶體區塊的串列選取電晶體，都不會產生漏電流的現象。因此，本揭露確實能減少GIDL現象的產生。
同樣的，以第6B圖之記憶體陣列也可以搭配第5圖所示之GSL解碼器。在此種狀況下，未抹除記憶體區塊的共源極信號為未抹除電壓Vuncsl，其餘信號的電壓均與表5相同，此處不再詳述。
以第6B圖之記憶體陣列搭配第5圖所示之GSL解碼器時，對位在未抹除記憶體區塊，例如BLK (Q)，的接地選取電晶體M GSL(Q,1)~M GSL(Q,M)而言，其閘極為浮接狀態，源極為開關電路SW (Q)輸出的未抹除電壓Vuncsl。因此，並不會從源極產生漏電流至閘極。同樣的，對記憶體區塊BLK (1)~BLK (Q)的串列選取電晶體M SSL(1,1)~M SSL(Q,M)而言，因為位元信號BL (q)均為浮接狀態的緣故，汲極與閘極的電壓不會相差太大。因此，並不會從串列選取電晶體M SSL(1,1)~M SSL(Q,M)的汲極產生漏電流至閘極。因此，第6B圖之記憶體陣列搭配第5圖的實施例時，確實能達到減少GIDL現象的效果。
基於節省面積的考量，某些NAND型快閃記憶體採用單側(one side)結構。第7圖為將本發明應用於採用單閘極垂直通道(single-gate vertical channel，簡稱為SGVC)結構NAND型快閃記憶體的說明。
請參見第7圖，其係將CSL解碼器應用於SGVC結構之記憶體陣列的示意圖。此處的電晶體串列呈現U型接法，因此，同一個電晶體串列內的記憶胞可區分為兩側，且接地選取電晶體M GSL與串列選取電晶體M SSL分別位於兩側的上方(終端)。在第7圖中，位元信號BL為浮接狀態。
在第7圖中，抹除記憶體區塊BLK (1)與未抹除記憶體區塊的字元信號WL、接地選取信號GSL具有不同的電壓。在抹除記憶體區塊BLK (1)中，字元信號WL (1,1,1~N)~WL (1,M,1~N)為0V、接地選取信號GSL (1)為串列選取電壓Vssl。在未選取的記憶體區塊BLK (Q)中，字元信號WL (Q,1,1~N)~WL (Q,M,1~N)為浮接狀態、接地選取信號GSL (Q)為浮接狀態。無論是抹除記憶體區塊BLK (1)或是未抹除記憶體區塊BLK (Q)，其所包含之電晶體串列的串列選取信號SSL (1,1)~SSL (1,M)、SSL (Q,1)~SSL (Q,M)為均浮接狀態。在第7圖中，CSL解碼電路7313、開關電路SW (1)、開關電路SW (Q)、記憶體區塊BLK (1)、記憶體區塊BLK (Q)之間控制方式，可搭配第4圖或第5圖的實施例。
以第7圖之記憶體陣列搭配第4圖所示之CSL解碼器時，與記憶體區塊BLK (1)~BLK (Q)相關的信號如表6所式。 表6 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 記憶體區塊BLK<sub>(q)</sub></td><td> 串列選取信號 SSL<sub>(q)</sub></td><td> 接地選取信號 GSL<sub>(q)</sub></td><td> 共源極信號 CSL<sub>(q)</sub></td><td> 字元信號 WL<sub>(q)</sub></td><td> 位元信號 BL<sub>(q)</sub></td></tr><tr><td> 抹除記憶體區塊 q=k </td><td> 浮接 狀態 </td><td> Vssl </td><td> Vscl </td><td> 0V </td><td> 浮接 狀態 </td></tr><tr><td> 未抹除記憶體區塊 </td><td> 浮接 狀態 </td><td> 浮接 狀態 </td><td> 浮接 狀態 </td><td> 浮接 狀態 </td><td> 浮接 狀態 </td></tr></TBODY></TABLE>
由第7圖與表6可以看出，對位在未抹除記憶體區塊，例如BLK (Q)，的接地選取電晶體M GSL(Q,1)~M GSL(Q,M)而言，其閘極為浮接狀態，源極亦被開關電路SW (Q)設為浮接狀態。因此，源極與閘極間並不會產生懸殊的壓差，也不會從源極產生漏電流至閘極。因此，以第7圖之記憶體陣列搭配第4圖的實施例時，確實能達到減少GIDL現象的效果。
同樣的，以第7圖之記憶體陣列也可以搭配第5圖所示之GSL解碼器。在此種狀況下，未抹除記憶體區塊，例如BLK (Q)，的共源極信號CSL (Q)改為未抹除電壓Vuncsl，其餘信號的電壓均與表6相同，此處不再詳述。對未抹除記憶體區塊BLK (Q)的接地選取電晶體M GSL(Q,1)~M GSL(Q,M)而言，其閘極為浮接狀態，源極為從開關電路SW (Q)輸出的未抹除電壓Vuncsl。因此，接地選取電晶體M GSL(Q,1)~M GSL(Q,M)並不會從源極產生漏電流至閘極。因此，以第7圖之記憶體陣列搭配第5圖的實施例時，確實能達到減少GIDL現象的效果。
在第7圖之記憶體陣列中，僅在抹除記憶體區塊的單側(one-side)產生GIDL現象，即，用在抹除記憶體區塊的接地選取信號GSL側。是故，本發明確實能減少記憶體陣列的GIDL現象，並防止在未抹除記憶體區塊產生的抹除干擾。
由第6A、6B、7圖的說明可以看出，本發明可進一步應用於不同類型之施加電壓的情形，以及以不同結構組成的記憶體陣列。另須留意的是，本文的說明雖然是以NAND型快閃記憶題為例，但是本發明的構想可應用於其他同樣基於廣域共源極信號GCSL設計的記憶體電路。亦即，本發明的構想可進一步延伸至其他類型的記憶體，例如2D、3D NAND快閃記憶體、NOR型快閃記憶體，或是一次性程式化(one time program，簡稱為OTP)型記憶體等。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11、31‧‧‧記憶體陣列
GCSL‧‧‧廣域共源極信號
BLK(1)‧‧‧記憶體區塊
MS(1,1)~MS(Q,M)‧‧‧電晶體串列
CSL(1)~CSL(Q)‧‧‧共源極信號
S21、S23、S25‧‧‧步驟
30‧‧‧記憶體裝置
33‧‧‧列控制電路
331、631、731‧‧‧CSL解碼器
3311、6311‧‧‧開關模組
SW(1)~SW(Q)‧‧‧開關電路
3313、4313、5313、6313、7313‧‧‧CSL解碼電路
333‧‧‧WL解碼器
335‧‧‧GSL解碼器
337‧‧‧SSL解碼器
SSL(1,1)~SSL(1,M)、SSL(Q,1)~SSL(Q,M)‧‧‧串列選取信號
GSL(1)~GSL(Q)‧‧‧接地選取信號
WL(1,1,1)~WL(Q,M,N)‧‧‧字元信號
DECcsl(1)~DECcsl(Q)‧‧‧選取信號
CSL(1)~CSL(Q)‧‧‧共源極信號
GCSL‧‧‧廣域共源極信號
Vcsl‧‧‧抹除電壓
MSSL(1,1)~MSSL(1,M)‧‧‧串列選取電晶體
MGSL(1,1)~MGSL(1,M)‧‧‧接地選取電晶體
Msw(1)~Msw(Q)、Msw(1,1)、Msw(1,2)、Msw(Q,1)、Msw(Q,2)‧‧‧切換開關
Vuncsl‧‧‧未抹除電壓
第1圖，其係NAND型快閃記憶體使用廣域共源極信號線架構之示意圖。 第2A圖，其係應用於抹除記憶體裝置之控制方法的流程圖。 第2B圖，其係本發明記憶體裝置架構之示意圖。 第3圖，其係CSL解碼器搭配記憶體陣列使用之示意圖。 第4圖，其係根據本發明構想之一種CSL解碼器的實施例之示意圖。 第5圖，其係根據本發明構想之另一種CSL解碼器的實施例之示意圖。 第6A圖，其係將CSL解碼器應用於具有共用位元信號架構之記憶體陣列，並假設未抹除記憶體區塊的串列選取信號的電壓為串列選取電壓Vssl之示意圖。 第6B圖，其係將CSL解碼器應用於具有共用位元信號架構之記憶體陣列，並假設未抹除記憶體區塊的串列選取信號的電壓為浮接之示意圖。 第7圖，其係將CSL解碼器應用於SGVC記憶體陣列之示意圖。
30‧‧‧記憶體裝置
31‧‧‧記憶體陣列
BLK(1)、BLK(Q)‧‧‧記憶體區塊
33‧‧‧列控制電路
331‧‧‧CSL解碼器
3311‧‧‧開關模組
SW(1)‧‧‧開關電路
SW(Q)‧‧‧開關電路
3313‧‧‧CSL解碼電路
333‧‧‧WL解碼器
335‧‧‧GSL解碼器
337‧‧‧SSL解碼器
SSL(1,1)~SSL(1,M)、SSL(Q,1)~SSL(Q,M)‧‧‧串列選取信號
GSL(1)、GSL(Q)‧‧‧接地選取信號
WL(1,1~M,1)~WL(1,1~M,N)、WL(Q,1~M,1)~WL(Q,1~M,N)‧‧‧字元信號
DECcsl(1)~DECcsl(Q)‧‧‧選取信號
CSL(1)~CSL(Q)‧‧‧共源極信號
GCSL‧‧‧廣域共源極信號
Vcsl‧‧‧抹除電壓

Claims (10)

  1. 一種進行一抹除操作之記憶體裝置，包含： 一解碼電路，其係產生Q個選取信號，其中該Q個選取信號中的一第k個選取信號係為一第一選取電壓，且其餘的(Q-1)個選取信號係為一第二選取電壓； 一開關模組，電連接於該解碼電路與接收一抹除電壓，其中該第一選取電壓高於該抹除電壓，且該抹除電壓高於該第二選取電壓，該開關模組係包含： Q個開關電路，其係接收該抹除電壓，並根據該Q個選取信號而分別產生Q個共源極信號，其中該Q個開關電路中的一第k個開關電路係產生具有該抹除電壓之一第k個共源極信號；以及 一記憶體陣列，電連接於該Q個開關電路，該記憶體陣列係包含： Q個記憶體區塊，其係分別接收該Q個共源極信號，並根據該第k個共源極信號而抹除該Q個記憶體區塊中的一第k個記憶體區塊。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該Q個開關電路中的一第q個開關電路係包含： 一第一控制端，電連接於該解碼電路，其係自該解碼電路接收該Q個選取信號中的一第q個選取信號； 一第一輸入端，接收該抹除電壓；以及 一輸出端，電連接於該Q個記憶體區塊中的一第q個記憶體區塊，其中該第q個開關電路係根據該第q個選取信號而產生該Q個共源極信號中的一第q個共源極信號。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中該第q個開關電路更包含： 一切換開關，電連接於該第一輸入端、該輸出端與該第一控制端，其中該切換開關係根據該第q個選取信號而選擇性導通，其中， 當該第一控制端之電壓為該第一選取電壓時，該第q個開關電路中的該切換開關導通，並將該抹除電壓傳送至該輸出端作為該第q個共源極信號；以及 當該第一控制端之電壓為該第二選取電壓時，該第q個開關電路中的該切換開關斷開，並將該第q個共源極信號設為一浮接狀態。
  4. 如申請專利範圍第2項所述之記憶體裝置，其中該解碼電路係產生並傳送Q個未選取信號至該Q個開關電路，且該Q個開關電路係電連接於一未抹除電壓，其中該未抹除電壓低於該抹除電壓，且該未抹除電壓低於該第一選取電壓，其中該Q個未選取信號中的一第k個未選取信號係為該第二選取電壓，且其餘的(Q-1)個未選取信號係為該第一選取電壓。
  5. 如申請專利範圍第4項所述之記憶體裝置，其中 當q等於k時，該第q個開關電路係以該抹除電壓作為該第q個共源極信號；以及 當q不等於k時，該第q個開關電路係以該未抹除電壓作為該第q個共源極信號。
  6. 如申請專利範圍第4項所述之記憶體裝置，其中該第q個開關電路更包含： 一第二控制端，電連接於該解碼電路，並自該解碼電路接收該Q個未選取信號中的一第q個未選取信號； 一第二輸入端，接收該未抹除電壓； 一第一切換開關，電連接於該第一輸入端、該輸出端與該第一控制端，其中該第一切換開關係根據該第q個選取信號而選擇性導通；以及 一第二切換開關，電連接於該第二控制端、該輸出端與該第二輸入端，其中該第二切換開關係根據該第q個未選取信號而選擇性導通。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中， 當q等於k時，該第q個選取信號係為該第一選取電壓且該第q個開關電路之該第一切換開關為導通，且該第q個未選取信號係為該第二選取電壓且該第q個開關電路之該第二切換開關為斷開，其中，該第一切換開關係將該抹除電壓傳送至該輸出端作為該第q個共源極信號，且該第q個記憶體區塊被抹除；以及 當q不等於k時，該第q個選取信號係為該第二選取電壓且該第q個開關電路之該第一切換開關為斷開，且該第q個未選取信號係為該第一選取電壓且該第q個開關電路之該第二切換開關為導通，其中，該第二切換開關係將該未抹除電壓傳送至該輸出端作為該第q個共源極信號，且該第q個記憶體區塊未被抹除。
  8. 一種控制方法，應用於進行一抹除操作之抹除一記憶體裝置，其中該記憶體裝置係包含一解碼電路、Q個開關電路，以及Q個記憶體區塊，其中該控制方法係包含以下步驟： 該解碼電路產生Q個選取信號，其中該Q個選取信號中的一第k個選取信號為一第一選取電壓，且其餘的(Q-1)個選取信號為一第二選取電壓； 該Q個開關電路接收一抹除電壓，其中該第一選取電壓高於該抹除電壓，且該抹除電壓高於該第二選取電壓； 該Q個開關電路根據該Q個選取信號而分別產生Q個共源極信號，其中該Q個開關電路中的一第k個開關電路產生具有該抹除電壓之一第k個共源極信號； 該Q個記憶體區塊分別接收該Q個共源極信號；以及 根據該第k個共源極信號而抹除該Q個記憶體區塊中的一第k個記憶體區塊。
  9. 如申請專利範圍第8項所述之控制方法，其中該Q個開關電路係包含一第q個開關電路，且該控制方法係包含以下步驟： 該第q個開關電路自該解碼電路接收該Q個選取信號中的一第q個選取信號；以及 第q個開關電路根據該第q個選取信號而產生該Q個共源極信號中的一第q個共源極信號。
  10. 如申請專利範圍第9項所述之控制方法，其中， 當q等於k時，該第q個選取信號係為該第一選取電壓，其中該第q個開關電路係以該抹除電壓作為該第q個共源極信號，且該Q個記憶體區塊中的一第q個記憶體區塊係被抹除；以及 當q不等於k時，該第q個選取信號係為該第二選取電壓，其中該第q個開關電路係將該第q個共源極信號設為一浮接狀態或為一未抹除電壓，且該第q個記憶體區塊未被抹除。
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