CN108206039B - 存储器装置与其相关的控制方法 - Google Patents

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Abstract

本发明为一种进行一擦除操作的存储器装置与其相关的控制方法。存储器装置包含：译码电路、Q个开关电路与Q个存储器区块。译码电路产生Q个选取信号，其中Q个选取信号中的第k个选取信号为第一选取电压，且其余的(Q‑1)个选取信号为第二选取电压。Q个开关电路接收擦除电压，并根据Q个选取信号而分别产生Q个共源极信号。其中，Q个开关电路中的第k个开关电路产生具有擦除电压的第k个共源极信号。Q个存储器区块分别接收Q个共源极信号，并根据第k个共源极信号而擦除Q个存储器区块中的第k个存储器区块。

Description

存储器装置与其相关的控制方法
技术领域
本发明是涉及一种存储器装置与其相关的控制方法，且特别涉及一种进行擦除操作的存储器装置与其相关的控制方法。
背景技术
闪存(flash memory)是一种相当普遍的非易失性存储器(non-volatilememory)。闪存可分为或非门(NOR)型与与非门(NAND)型。由于NAND型闪存具有较快的擦写速度，且每个储存单元的面积也较小，NAND型闪存的用途也较广。
NAND型闪存芯片由多个存储器区块(block)构成，每个存储器区块进一步包含多个彼此串接的晶体管(存储单元)。随着读取(read)、写入(write)、擦除(erasure)等不同用途，存储器控制器(memory controller)也会通过列控制器(row decoder)，对存储单元的栅极(gate)、源极(source)与漏极(drain)施加不同的电压。
擦除闪存时，需以存储器区块为基本单位。NAND型闪存经常使用广域共源极信号线(global common source line，简称为GCSL)的架构。因此，若要对一选定的存储器区块(擦除存储器区块)进行擦除时，不仅会将擦除存储器区块的共源极信号线(common sourceline，简称为CSL)连接至高电平，还会将与其余存储器区块(未擦除存储器区块)对应的共源极信号线CSL都共同连接至高电平。以下将广域共源极信号线上的信号定义为广域共源极信号，并以GCSL同时表示广域共源极信号(线)；以及，将共源极信号线上的信号定义为共源极信号，并以CSL表示共源极信号(线)。
请参见图1，其为NAND型闪存使用广域共源极信号线架构的示意图。此处假设NAND闪存的存储器阵列11包含Q个存储器区块BLK(q)，q＝1～Q。其中，每一个存储器区块BLK(q)各自包含M个晶体管串列MS(q，1)～MS(q，M)。为便于说明，本文以晶体管串列所在的存储器区块，以及在存储器区块内的位置代表各个存储器区块。例如，晶体管串列MS(1，1)代表位于第一个存储器区块BLK(1)的第一组晶体管串列；晶体管串列MS(1，M)代表位于第1个存储器区块BLK(1)的第M组晶体管串列；晶体管串列MS(Q，M)代表位于第Q各存储器区块BLK(Q)的第M组晶体管串列；晶体管串列MS(Q，M)代表位于第Q各存储器区块BLK(Q)的第M组晶体管串列，其余类推。
NAND型闪存内的每一个存储器区块(BLK(1)～BLK(Q))均通过与其对应共源极信号线CSL(1)～CSL(Q)电连接至广域共源极信号线GCSL。图1以底纹代表被选取进行擦除的擦除存储器区块BLK(k)。此处假设存储器控制器选择对存储器区块BLK(1)进行擦除，并将其定义为擦除存储器区块BLK(k)，k＝1。
承上，对存储器区块BLK(1)进行擦除时，广域共源极信号GCSL的电压为高电平的擦除电压Vcsl(例如：20V的编程脉冲(program pulse))。因此，共源极信号CSL(1)～CSL(Q)均同步变成高电平的擦除电压Vcsl。对存储器区块BLK(1)而言，从共源极信号CSL(1)接收擦除电压Vcsl的目的是为了对晶体管串列MS(1，1)～MS(1，M)内的存储单元进行擦除。但是，对未擦除存储器区块(例如：BLK(Q))而言，从共源极信号CSL(Q)接收到的擦除电压Vcsl，却可能对晶体管串列MS(Q，1)～MS(Q，M)产生非预期的影响。
未擦除存储器区块BLK(Q)在不需要进行擦除操作时，却接收到擦除电压Vcsl的影响是，会在晶体管串列MS(Q，1)～MS(Q，M)的终端产生栅极诱导漏极泄漏电流(Gate-Induced-Drain-Leakage电流，简称为GIDL)现象。GIDL现象会影响对存储单元的编程结果，并进一步形成擦除干扰。附带一提的是，GIDL现象并不限于栅极与漏极之间，也可能发生在栅极与源极之间。随着通道长度及氧化层厚度持续缩小，GIDL对NAND型闪存的影响也更为显著。
发明内容
本发明有关于一种进行擦除操作的存储器装置与其相关的控制方法，能使存储器区块的共源极信号彼此独立运作，并防止GIDL现象与擦除干扰。
根据本发明的第一方面，提出一种进行一擦除操作的存储器装置，包含：一译码电路，其产生Q个选取信号，其中该Q个选取信号中的一第k个选取信号为一第一选取电压，且其余的(Q-1)个选取信号为一第二选取电压；一开关模块，电连接于该译码电路与一擦除电压，其中该第一选取电压高于该擦除电压，且该擦除电压高于该第二选取电压，开关模块包含：Q个开关电路，其接收该擦除电压，根据该Q个选取信号而分别产生Q个共源极信号，其中该Q个开关电路中的一第k个开关电路产生具有该擦除电压的一第k个共源极信号；以及一存储器阵列，电连接于该Q个开关电路，该存储器阵列包含：Q个存储器区块，其分别接收该Q个共源极信号，并根据该第k个共源极信号而擦除该Q个存储器区块中的一第k个存储器区块。
根据本发明的第二方面，提出一种控制方法，应用于进行一擦除操作的一存储器装置，其中该存储器装置包含一译码电路、Q个开关电路，以及Q个存储器区块，其中该控制方法包含以下步骤：该译码电路产生Q个选取信号，其中该Q个选取信号中的一第k个选取信号为一第一选取电压，且其余的(Q-1)个选取信号为一第二选取电压；该Q个开关电路接收一擦除电压，其中该第一选取电压高于该擦除电压，且该擦除电压高于该第二选取电压；该Q个开关电路根据该Q个选取信号后而分别产生Q个共源极信号，其中该Q个开关电路中的一第k个开关电路产生具有该擦除电压的一第k个共源极信号；该Q个存储器区块分别接收该Q个共源极信号；以及根据该第k个共源极信号而擦除该Q个存储器区块中的一第k个存储器区块。
为了对本发明上述及其他方面有更佳了解，下文特列举较佳实施例，并配合所附附图，作如下详细说明。
附图说明
图1，其为NAND型闪存使用广域共源极信号线架构示意图。
图2A，其为应用于擦除操作存储器装置的控制方法的流程图。
图2B，其为于本发明存储器装置的示意图。
图3，其为CSL译码器搭配存储器阵列使用的示意图。
图4，其为根据本发明构想的一种CSL译码器的实施例的示意图。
图5，其为根据本发明构想的另一种CSL译码器的实施例的示意图。
图6A，其为将CSL译码器应用于具有共享位信号架构的存储器阵列，并假设未擦除存储器区块的串选取信号的电压为串列选取电压Vssl的示意图。
图6B，其为将CSL译码器应用于具有共享位信号架构的存储器阵列，并假设未擦除存储器区块的串选取信号的电压为浮接的示意图。
图7，其为将CSL译码器应用于SGVC存储器阵列的示意图。
【附图标记说明】
存储器阵列11、31
广域共源极信号GCSL
存储器区块BLK(1)、BLK(Q)
晶体管串列MS(1，1)～MS(Q，M)
共源极信号CSL(1)～CSL(Q)
步骤S21、S23、S25
存储器装置30
列控制电路33
CSL译码器331、631、731
开关模块3311、6311
开关电路SW(1)～SW(Q)
CSL译码电路3313、4313、5313、6313、7313
WL译码器333
GSL译码器335
SSL译码器337
串选取信号SSL(1，1)～SSL(1，M)、SSL(Q，1)～SSL(Q，M)
接地选取信号GSL(1)～GSL(Q)
字信号WL(1，1，1)～WL(Q，M，N)
选取信号DECcsl(1)～DECcsl(Q)
共源极信号CSL(1)～CSL(Q)
广域共源极信号GCSL
擦除电压Vcsl
串列选取晶体管MSSL(1，1)～MSSL(1，M)
接地选取晶体管MGSL(1，1)～MGSL(1，M)
切换开关Msw(1)～Msw(Q)、Msw(1，1)、Msw(1，2)、Msw(Q，1)、Msw(Q，2)
未擦除电压Vuncsl
具体实施方式
本发明提出以共源极信号译码器(CSL decoder)隔离与各个存储器区块对应的共源极信号CSL的作法。此种作法于存储器装置中设置CSL译码器，搭配存储器阵列的擦除操作使用。
请参见图2A，其为应用于擦除存储器装置的控制方法的流程图。根据本发明的构想，在列控制电路(row decoder)设置一个CSL译码器，其中CSL译码器进一步包含CSL译码电路与Q个开关电路。CSL译码电路用于产生Q个选取信号DECcsl(1)～DECcsl(Q)至Q个开关电路(步骤S21)。Q个开关电路接收擦除电压Vcsl，并根据Q个选取信号DECcsl(1)～DECcsl(Q)而分别产生Q个共源极信号CSL(1)～CSL(Q)(步骤S23)。其后，Q个共源极信号CSL(1)～CSL(Q)由Q个存储器区块BLK(1)～BLK(Q)接收。其中，被选取用于擦除的第k个存储器区块BLK(k)所接收到的共源极信号CSL(k)为擦除电压Vcsl，因此第k个存储器区块BLK(k)会被擦除(步骤S25)。另一方面，与未擦除存储器区块BLK(1)～BLK(k-1)、BLK(k+1)～BLK(Q)对应的共源极信号CSL(1)～CLK(k-1)、CSL(k+1)～CSL(Q)则为浮接状态(floating)或为未擦除电压Vuncsl(例如：0V)。
根据本发明构想的实施例，仅有与擦除存储器区块BLK(k)对应的共源极信号CSL(k)会随着广域共源极信号GCSL的电压变化。据此，与未擦除存储器区块BLK(1)～BLK(k-1)、BLK(k+1)～BLK(Q)对应的共源极信号CSL(1)～CLK(k-1)、CSL(k+1)～CSL(Q)不再受到广域共源极信号GCSL变化的影响，故能改善GIDL现象并排除擦除干扰。
请参见图2B，其为本发明存储器装置架构示意图。根据本发明构想的实施例，存储器装置30包含列控制电路33与存储器阵列31。存储器阵列31包含存储器区块BLK(1)～BLK(Q)。列控制电路33包含串选取信号(string select line，简称为SSL)译码器337、接地选取信号(ground select line，简称为GSL)译码器335、字线(WL)译码器333、CSL译码器331。其中，CSL译码器331进一步包含CSL译码电路3313与开关模块3311。开关模块3311设有与存储器区块数量相等(例如：Q个)的开关电路SW(1)～SW(Q)。
列控制电路33从存储器控制器(未绘示)接收区块选取信号，借以得知哪一个存储器区块需要进行擦除操作后，再针对被选定的擦除存储器区块BLK(k)以及非选定存储器区块发出不同类型的译码信号。例如，串选取信号(SSL)译码器337发出串选取信号SSL(1，1)～SSL(1，M)至存储器区块BLK(1)、发出串选取信号SSL(Q，1)～SSL(Q，M)至存储器区块BLK(Q)；GSL译码器335发出接地选取信号GSL(1)至存储器区块BLK(1)、发出接地选取信号GSL(Q)至存储器区块BLK(Q)；字线(WL)译码器333发出字信号WL(1，1～M，1)～WL(1，1～M，N)至存储器区块BLK(1)、发出字信号WL(Q，1～M，1)～WL(Q，1～M，N)至存储器区块BLK(Q)；CSL译码电路3313分别发出选取信号DECcsl(1)～DECcsl(Q)至开关电路SW(1)～SW(Q)。
在选取信号DECcsl(1)～DECcsl(Q)中，与擦除存储器区块BLK(k)相对应的选取信号DECcsl(k)具有一第一选取电压VselH(例如：25V)；以及，与擦除存储器区块BLK(1)～BLK(k-)、BLK(k+1)～BLK(Q)相对应的选取信号DECcsl(1)～DECcsl(k-1)、DECcsl(k)～DECcsl(Q)具有一第二选取电压VselL(例如：0V)。其中，第一选取电压VselH高于擦除电压Vcsl，且擦除电压Vcsl高于第二选取电压VselL。
为便于说明，以下假设k＝1，即，假设以存储器区块BLK(1)作为擦除存储器区块BLK(k)，并以较粗的线条表示与选取存储器区块相关的信号。此外，本文以存储器区块BLK(Q)作为未擦除存储器区块的举例，其余的未擦除存储器区块BLK(2)～BLK(Q-1)的操作与控制均与存储器区块BLK(Q)类似而不再详述。
请参见图3，其为CSL译码器搭配存储器阵列使用的示意图。CSL译码电路3313产生选取信号DECcsl(1)～DECcsl(Q)，将其分别传送给开关电路SW(1)～SW(Q)。此外，开关电路(SW(1)～SW(Q))另会接收广域共源极信号GCSL传送的擦除电压Vcsl。擦除电压Vcsl为一高电平电压，例如：20V。开关电路SW(1)～SW(Q)会依据选取信号DECcsl(1)～DECcsl(Q)的电压电平，产生不同的共源极信号CSL(1)～CSL(Q)至与其对应的存储器区块BLK(1)～BLK(Q)。例如：开关电路SW(1)接收选取信号DECcsl(1)以及广域共源极信号GCSL传送的擦除电压Vcsl后，再依据选取信号DECcsl(1)的电压判断是否要将擦除电压Vcsl传送至存储器区块BLK(1)。
为便于说明，本文统一假设存储器阵列包含Q个存储器区块BLK(1)～BLK(Q)。根据应用的不同，存储器区块BLK(1)～BLK(Q)可能共同连接至相同的位线BL，或者分别连接至不同的位线。每一个存储器区块BLK(1)～BLK(Q)进一步包含M个晶体管串列，且每一个晶体管串列包含N个存储单元与分别位于晶体管串列头、尾两端的串列选取晶体管MSSL、接地选取晶体管MGSL。
以存储器区块BLK(1)为例，共包含M个晶体管串列MS(1，1)～MS(1，M)。其中，每一个晶体管串列进一步包含(N+2)个晶体管。也即，N个作为存储单元的晶体管，以及2个与选取串列的操作相关的晶体管。其中，每一个作为存储单元的晶体管的控制端由相对应的字信号WL控制。
例如，存储器区块BLK(1)的晶体管串列MS(1，1)由上而下包含串列选取晶体管MSSL(1，1)、N个存储单元M(1，1，1)、M(1，1，2)…M(1，1，N)与接地选取晶体管MGSL(1，1)。其中存储单元M(1，1，1)的控制端由字线WL(1，1，1)控制、存储单元M(1，1，2)的控制端由字线WL(1，1，2)控制，其余类推。
为便于说明，本文另以(x，y，z)代表各个元件在不同的方向的排列。以x方向对应于存储器区块BLK(1)～BLK(Q)的排列位置；以y坐标对应于晶体管串列在存储器区块的排序位置；以z坐标对应于存储单元在晶体管串列内的排列位置。实际应用时，在x、y、z坐标上的数量均不以此为限。
以上，本发明进一步提供CSL译码器，使得共源极信号CSL(1)～CSL(Q)可以独立切换。以下说明两种实现CSL译码器的实施例，但是本发明的可采用的做法并不限于此。
请参见图4，其为根据本发明构想的一种CSL译码器的实施例的示意图。CSL译码电路4313传送选取信号DECcsl(1)～DECcsl(Q)至开关模块4311。各个开关电路SW(1)～SW(Q)分别包含一个切换开关(晶体管)Msw(1)～Msw(Q)。切换开关Msw(1)～Msw(Q)具有控制端、输入端与输出端。切换开关Msw(1)～Msw(Q)的控制端即为晶体管的栅极，且输入端电连接至CSL译码电路4313、输出端电连接于存储器阵列中，与其对应的存储器区块。
在图4中，开关电路SW(1)包含切换开关Msw(1)、开关电路SW(Q)包含切换开关Msw(Q)。其中，切换开关Msw(1)～Msw(Q)的栅极电连接至CSL译码电路4313，用于接收选取信号DECcsl(1)～DECcsl(Q)，并根据选取信号DECcsl(1)～DECcsl(Q)的电平判断为导通(ON)或断开(OFF)。请参见表1，其为图4的译码器与各个存储器区块相关的信号。
表1
Figure GDA0002561599780000081
表1的第一列说明图4的译码器与擦除存储器区块BLK(k)相关的信号。在图4中，假设k＝1。开关电路SW(1)接收具有第一选取电压VselH的选取信号DECcsl(1)以及擦除电压Vcsl后，因为第一选取电压VselH高于擦除电压Vcsl的缘故，使切换开关Msw(1)导通。因此，图4的CSL译码器会使共源极信号CSL(1)接收到擦除电压Vcsl，进而对存储器区块BLK(1)内的晶体管串列MS(1，1)～MS(1，M)进行擦除。
表1的第二列说明图4的译码器与未擦除存储器区块相关的信号。举例来说，存储器区块BLK(Q)为未擦除存储器区块之一。开关电路SW(Q)接收具有第二选取电压VselL的选取信号DECcsl(Q)以及擦除电压Vcsl后，因为第二选取电压VselL低于擦除电压Vcsl的缘故，切换开关Msw(Q)为断开。因此，图4的译码器会使对应于未擦除存储器区块的共源极信号为浮接状态。此时，未擦除存储器区块的晶体管串列(例如：MS(1，1)、MS(1，M))并不会进行擦除。
在此实施例中，与擦除存储器区块对应的共源极信号为高电平的擦除电压Vcsl；与未擦除存储器区块对应的共源极信号为浮接状态。
请参见图5，其为根据本发明构想的另一种CSL译码器的实施例的示意图。CSL译码电路5313传送选取信号DECcsl(1)～DECcsl(Q)与未选取信号DECuncsl(1)～DECuncsl(Q)至开关模块5311。开关电路SW(1)～SW(Q)分别包含两个切换开关(晶体管)。开关电路SW(1)～SW(Q)的每一个)各自具有两个控制端(第一控制端、第二控制端)、两个输入端(第一输入端、第二输入端)，以及一个输出端(输出端)。其中，开关电路SW(1)的第一控制端用于接收选取信号DECcsl(1)；第二控制端用于接收未选取信号DECuncsl(1)。第一输入端用于接收擦除电压Vcsl，第二输入端用于接收非擦除电压Vuncsl；输出端用于产生共源极信号CSL(1)至对应的存储器区块BLK(1)。
在图5中，开关电路SW(1)包含切换开关Msw(1，1)、Msw(1，2)，开关电路SW(Q)包含切换开关Msw(Q，1)、Msw(Q，2)。以开关电路SW(1)为例，切换开关Msw(1，1)的栅极为第一控制端、切换开关Msw(1，2)的栅极为第二控制端。切换开关Msw(1，1)的源极为开关电路SW(1)的第一输入端；切换开关Msw(1，2)的源极为开关电路SW(1)的第二输入端；切换开关Msw(1，1)、Msw(1，2)的漏极均作为开关电路SW(1)的输出端。因此，切换开关Msw(1，1)、Msw(1，2)的导通与否，共同决定开关电路SW(1)产生的共源极信号CSL(1)。请参见表2，其为图5的译码器与各个存储器区块相关的信号。
表2
Figure GDA0002561599780000091
表2的第一列说明图5的译码器与擦除存储器区块BLK(k)相关的信号。当选取信号DECcsl(q)为第一选取电压VselH时，未选取信号DECuncsl(q)为第二选取电压VselL，此时，与选取信号DECcsl(q)相连接的切换开关Msw(q，1)为导通、与未选取信号DECuncsl(q)相连接的切换开关Msw(q，2)为断开。连带的，共源极信号CSL(q)将会是高电平的擦除电压Vcsl，且存储器区块BLK(q)会被擦除。
表2的第二列说明图5的译码器与未擦除存储器区块相关的信号。当选取信号DECcsl(q)为第二选取电压VselL时，未选取信号DECuncsl(q)为第一选取电压VselH，此时，与选取信号DECcsl(q)相连接的切换开关Msw(q，1)为断开、与未选取信号DECuncsl(q)相连接的切换开关Msw(q，2)为导通。连带的，共源极信号CSL(q)将会是低电平的未擦除电压Vuncsl，且存储器区块BLK(q)并不会被擦除。
此实施例的选取信号DECcsl(q)与未选取信号DECuncsl(q)彼此反向，且切换开关Msw(q，1)与切换开关Msw(q，2)分别由选取信号DECcsl(q)与未选取信号DECuncsl(q)决定是否导通。也就是说，开关电路SW(q)内的两个切换开关(晶体管)Msw(q，1)、Msw(q，2)会选择性导通，并由导通的晶体管产生共源极信号CSL(q)。当切换开关Msw(q，1)导通时，共源极信号CSL(q)为擦除电压Vcsl；当切换开关Msw(q，2)导通时，共源极信号CSL(q)为未擦除电压Vuncsl。在此实施例中，切换开关Msw(q，1)产生的高电平的擦除电压Vcsl，将用于擦除位于擦除存储器区块BLK(k)的存储单元；切换开关Msw(q，2)产生的低电平的未擦除电压Vuncsl，可确保位于未擦除存储器区块的接地选取晶体管MGSL的源极不会受到广域共源极信号GCSL的影响。
综上，本发明于列控制电路中提供CSL译码器，用于产生彼此独立运作的共源极信号至各个存储器区块，借以抑制在未擦除存储器区块产生的GIDL现象。以下进一步举例说明，如何将本申请的CSL译码器应用至不同类型的存储器阵列。
请参见图6A，其为将CSL译码器应用于具有共享位信号架构的存储器阵列，并假设未擦除存储器区块的串选取信号的电压为串列选取电压Vssl的示意图。
对擦除存储器区块BLK(1)而言，SSL译码器输出电平为串列选取电压Vssl的串选取信号SSL(1，1)～SSL(1，M)；WL译码器输出0V至所有的字信号WL(1，1，1)～WL(1，M，N)；以及，GSL译码器输出串列选取电压Vssl至接地选取信号GSL(1)。
对未选取的存储器区块BLK(Q)而言，SSL译码器将串选取信号SSL(Q，1)～SSL(Q，M)设为浮接状态；WL译码器将所有的字信号WL(Q，1，1)～WL(Q，M，N)设为浮接状态；以及，GSL译码器将接地选取信号GSL(Q)设为串列选取电压Vssl。图6A的CSL译码电路6313、开关电路SW(1)、开关电路SW(1)、开关电路SW(Q)产生共源极信号CSL(1)、CSL(Q)至存储器区块BLK(1)、存储器区块BLK(Q)的方式，可搭配图4或图5的说明。
以图6A的存储器阵列搭配图4所示的GSL译码器时，与存储器区块BLK(1)～BLK(Q)相关的信号如表3所示。
表3
Figure GDA0002561599780000111
由图6A与表3可以看出，对位于未擦除存储器区块BLK(Q)的接地选取晶体管MGSL(Q，1)～MGSL(Q，M)而言，其栅极为串列选取电压Vssl，源极则被开关电路SW(Q)设为浮接状态。因此，并不会从晶体管MGSL(Q，1)、MGSL(Q，M)的源极产生漏电流至栅极。
在图6A中，擦除存储器区块BLK(1)至存储器区块BLK(Q)均共同电连接至处于浮接状态的位信号BL。对存储器区块BLK(1)～BLK(Q)的串列选取晶体管MSSL(1，1)～MSSL(1，M)而言，因为串选取信号SSL(1，1)～SSL(Q，M)为串列选取电压Vssl，且位信号BL(q)为浮接状态的缘故，因此，并不会从串列选取晶体管MSSL(1，1)～MSSL(Q，M)的漏极产生漏电流至栅极。
因此，图6A的存储器阵列搭配图4的实施例时，无论是未擦除存储器区块的接地选取晶体管或是所有存储器区块的串列选取晶体管，都不会产生漏电流的现象。因此，本发明确实能减少GIDL现象产生。
以图6A的存储器阵列搭配图5所示的译码器时，与存储器区块BLK(1)～BLK(Q)相关的信号如表4所示。
表4
Figure GDA0002561599780000121
由图6A与表4可以看出，对位于未擦除存储器区块，例如BLK(Q)，的接地选取晶体管MGSL(Q，1)～MGSL(Q，M)而言，其栅极为串列选取电压Vssl，高于自开关电路SW(Q)接收的未擦除电压Vuncsl。因此，并不会从源极产生漏电流至栅极。再者，对存储器区块BLK(1)～BLK(Q)的串列选取晶体管MSSL(1，1)～MssL(Q，M)而言，因为串选取信号SSL(1，1)～SSL(Q，M)为串列选取电压Vssl，且位信号BL(q)为浮接状态的缘故，因此，并不会从串列选取晶体管MSSL(1，1)～MSSL(Q，M)的漏极产生漏电流至栅极。
因此，图6A的存储器阵列搭配图5的实施例时，无论是未擦除存储器区块的接地选取晶体管或是所有存储器区块的串列选取晶体管，都不会产生漏电流的现象。因此，本发明确实能减少GIDL现象的产生。
从表3与表4可以看出，串选取信号SSL、接地选取信号GSL、字线WL与位信号BL并不需要因为开关电路的设计不同而随之调整。因此，依据本发明的构想，在列控制电路设置CSL译码器的作法，能够搭配不同的开关电路使用，并不以前述实施例为限，只要开关电路能产生足以区别存储器区块的选取与否，且其电平足以防止GIDL现象在未擦除存储器区块的接地选取晶体管产生即可。
请参见图6B，其为将CSL译码器应用于具有共享位信号架构的存储器阵列，并假设未擦除存储器区块的串列选取信号的电压为浮接状态的示意图。此附图的存储器阵列与图6A相同，两者的差异在于，对未擦除存储器区块而言，SSL译码器将串选取信号SSL设为浮接状态，且GSL译码器将接地选取信号GSL设为浮接状态。
以图6B的存储器阵列搭配图4所示的GSL译码器时，与存储器区块BLK(1)～BLK(Q)相关的信号如表5所示。
表5
Figure GDA0002561599780000131
由图6B与表5可以看出，对位于未擦除存储器区块，例如BLK(Q)，的接地选取晶体管MGSL(Q，1)～MGSL(Q，M)而言，其栅极为浮接状态，源极也被开关电路SW(Q)设为浮接状态。因此，并不会从源极产生漏电流至栅极。
在图6B中，存储器区块BLK(1)至存储器区块BLK(Q)均共同电连接至处于浮接状态的位信号BL。再者，对存储器区块BLK(1)～BLK(Q)的串列选取晶体管MSSL(1，1)～MSSL(Q，M)而言，因为位信号BL(q)均被设为浮接状态的缘故，漏极与栅极的电压不会相差太大。因此，并不会从串列选取晶体管MSSL(1，1)～MGSL(1，M)的漏极产生漏电流至栅极。
因此，图6B的存储器阵列搭配图4的实施例时，无论是未擦除存储器区块的接地选取晶体管或是所有存储器区块的串列选取晶体管，都不会产生漏电流的现象。因此，本发明确实能减少GIDL现象的产生。
同样的，以图6B的存储器阵列也可以搭配图5所示GSL译码器。在此种状况下，未擦除存储器区块的共源极信号为未擦除电压Vuncsl，其余信号的电压均与表5相同，此处不再详述。
以图6B的存储器阵列搭配图5所示的GSL译码器时，对位于未擦除存储器区块，例如BLK(Q)，的接地选取晶体管MGSL(Q，1)～MGSL(Q，M)而言，其栅极为浮接状态，源极为开关电路SW(Q)输出的未擦除电压Vuncsl。因此，并不会从源极产生漏电流至栅极。同样的，对存储器区块BLK(1)～BLK(Q)的串列选取晶体管MSSL(1，1)～MSSL(Q，M)而言，因为位信号BL(q)均为浮接状态的缘故，漏极与栅极的电压不会相差太大，因此，并不会从串列选取晶体管MSSL(1，1)～MGSL(Q，M)的漏极产生漏电流至栅极。因此，图6B的存储器阵列搭配图5的实施例时，确实能达到减少GIDL现象的效果。
基于节省面积的考虑，某些NAND型闪存采用单侧(one side)结构。图7为将本发明应用于采用单栅极垂直通道(single-gate vertical channel，简称为SGVC)结构NAND型闪存的说明。
请参见图7，其为将CSL译码器应用于SGVC结构的存储器阵列的示意图。此处的晶体管串列呈现U型接法，因此，同一个晶体管串列内的存储单元可区分为两侧，且接地选取晶体管MGSL与串列选取晶体管MSSL分别位于两侧的上方(终端)。在图7中，位信号BL为浮接状态。
在图7中，擦除存储器区块BLK(k)与未擦除存储器区块的字信号WL、接地选取信号GSL具有不同的电压。在擦除存储器区块BLK(1)中，字信号WL(1，1，1～N)～WL(1，M，1～N)为0V、接地选取信号GSL(1)为串列选取电压Vssl。在未选取的存储器区块BLK(Q)中，字信号WL(Q，1，1～N)～WL(Q，M，1～N)为浮接状态、接地选取信号GSL(Q)为浮接状态。无论是擦除存储器区块BLK(1)或是未擦除存储器区块BLK(Q)，其所包含的晶体管串列的串选取信号SSL(1，1)～SSL(1，M)、SSL(Q，1)～SSL(Q，M)为均浮接状态。在图7中，CSL译码电路7313、开关电路SW(1)、开关电路SW(Q)、存储器区块BLK(1)、存储器区块BLK(Q)之间控制方式，可搭配图4或图5的实施例。
以图7的存储器阵列搭配图4所示的CSL译码器时，与存储器区块BLK(1)～BLK(Q)相关的信号如表6所示。
表6
Figure GDA0002561599780000141
Figure GDA0002561599780000151
由图7与表6可以看出，对位于未擦除存储器区块，例如BLK(Q)，的接地选取晶体管MGSL(Q，1)～MGSL(Q，M)而言，其栅极为浮接状态，源极也被开关电路SW(Q)设为浮接状态。因此，源极与栅极间并不会产生悬殊的压差，也不会从源极产生漏电流至栅极。因此，以图7的存储器阵列搭配图4的实施例时，确实能达到减少GIDL现象的效果。
同样的，以图7的存储器阵列也可以搭配图5所示的GSL译码器。在此种状况下，未擦除存储器区块，例如BLK(Q)，的共源极信号CSL(Q)改为未擦除电压Vuncsl，其余信号的电压均与表6相同，此处不再详述。对未擦除存储器区块BLK(Q)的接地选取晶体管MGSL(Q，1)～MGSL(Q，M)而言，其栅极为浮接状态，源极为从开关电路SW(Q)输出的未擦除电压Vuncsl。因此，接地选取晶体管MGSL(Q，1)～MGSL(Q，M)并不会从源极产生漏电流至栅极。因此，以图7的存储器阵列搭配图5的实施例时，确实能达到减少GIDL现象的效果。
在图7的存储器阵列中，仅在擦除存储器区块的单侧(one-side)产生GIDL现象，即，用在擦除存储器区块的接地选取信号GSL侧。所以，本发明确实能减少存储器阵列的GIDL现象，并防止在未擦除存储器区块产生的擦除干扰。
由图6A、6B和7的说明可以看出，本发明可进一步应用于不同类型的施加电压的情形，以及以不同结构组成的存储器阵列。另需留意的是，本文的说明虽然是以NAND型闪存为例，但是本发明的构想可应用于其他同样基于广域共源极信号GCSL设计的存储器电路。也即，本发明的构想可进一步延伸至其他类型的存储器，例如2D、3D NAND闪存、NOR型闪存，或是一次性编程(one time program，简称为OTP)型存储器等。
综上所述，如上虽然本发明已以较佳实施例进行公开，但是其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当以权利要求书所界定的为准。

Claims (6)

1.一种进行一擦除操作的存储器装置，包含：
一译码电路，其产生Q个选取信号，其中该Q个选取信号中的一第k个选取信号为一第一选取电压，且其余的(Q-1)个选取信号为一第二选取电压；
一开关模块，电连接于该译码电路与接收一擦除电压，其中该第一选取电压高于该擦除电压，且该擦除电压高于该第二选取电压，该开关模块包含：
Q个开关电路，其接收该擦除电压，并根据该Q个选取信号而分别产生Q个共源极信号，其中该Q个开关电路中的一第k个开关电路产生具有该擦除电压的一第k个共源极信号；以及
一存储器阵列，电连接于该Q个开关电路，该存储器阵列包含：
Q个存储器区块，其分别接收该Q个共源极信号，并根据该第k个共源极信号而擦除该Q个存储器区块中的一第k个存储器区块。
2.如权利要求1所述的存储器装置，其中该Q个开关电路中的一第q个开关电路包含：
一第一控制端，电连接于该译码电路，其自该译码电路接收该Q个选取信号中的一第q个选取信号；
一第一输入端，接收该擦除电压；以及
一输出端，电连接于该Q个存储器区块中的一第q个存储器区块，其中该第q个开关电路根据该第q个选取信号而产生该Q个共源极信号中的一第q个共源极信号；
其中，当q等于k时，该第q个开关电路以该擦除电压作为该第q个共源极信号；以及
当q不等于k时，该第q个开关电路以一未擦除电压作为该第q个共源极信号；
该译码电路产生并传送Q个未选取信号至该Q个开关电路，且该Q个开关电路电连接于该未擦除电压，其中该未擦除电压低于该擦除电压，且该未擦除电压低于该第一选取电压，其中该Q个未选取信号中的一第k个未选取信号为该第二选取电压，且其余的(Q-1)个未选取信号为该第一选取电压。
3.如权利要求2所述的存储器装置，其中该第q个开关电路还包含：
一切换开关，电连接于该第一输入端、该输出端与该第一控制端，其中该切换开关根据该第q个选取信号而选择性导通，其中，
当该第一控制端电压为该第一选取电压时，该第q个开关电路中的该切换开关导通，并将该擦除电压传送至该输出端作为该第q个共源极信号；以及
当该第一控制端电压为该第二选取电压时，该第q个开关电路中的该切换开关断开，并将该第q个共源极信号设为一浮接状态。
4.如权利要求2项所述的存储器装置，其中该第q个开关电路还包含：
一第二控制端，电连接于该译码电路，并自该译码电路接收该Q个未选取信号中的一第q个未选取信号；
一第二输入端，接收该未擦除电压；
一第一切换开关，电连接于该第一输入端、该输出端与该第一控制端，其中该第一切换开关根据该第q个选取信号而选择性导通；以及
一第二切换开关，电连接于该第二控制端、该输出端与该第二输入端，其中该第二切换开关根据该第q个未选取信号而选择性导通；
其中，当q等于k时，该第q个选取信号为该第一选取电压且该第q个开关电路的该第一切换开关为导通，且该第q个未选取信号为该第二选取电压且该第q个开关电路的该第二切换开关为断开，其中，该第一切换开关将该擦除电压传送至该输出端作为该第q个共源极信号，且该第q个存储器区块被擦除；以及当q不等于k时，该第q个选取信号为该第二选取电压且该第q个开关电路的该第一切换开关为断开，且该第q个未选取信号为该第一选取电压且该第q个开关电路的该第二切换开关为导通，其中，该第二切换开关将该未擦除电压传送至该输出端作为该第q个共源极信号，且该第q个存储器区块未被擦除。
5.一种控制方法，应用于进行一擦除操作的一存储器装置，其中该存储器装置包含一译码电路、Q个开关电路以及Q个存储器区块，其中该控制方法包含以下步骤：
该译码电路产生Q个选取信号，其中该Q个选取信号中的一第k个选取信号为一第一选取电压，且其余的(Q-1)个选取信号为一第二选取电压；
该Q个开关电路接收一擦除电压，其中该第一选取电压高于该擦除电压，且该擦除电压高于该第二选取电压；
该Q个开关电路根据该Q个选取信号而分别产生Q个共源极信号，其中该Q个开关电路中的一第k个开关电路产生具有该擦除电压的一第k个共源极信号；
该Q个存储器区块分别接收该Q个共源极信号；以及
根据该第k个共源极信号而擦除该Q个存储器区块中的一第k个存储器区块。
6.如权利要求5所述的控制方法，其中该Q个开关电路包含一第q个开关电路，且该控制方法包含以下步骤：
该第q个开关电路自该译码电路接收该Q个选取信号中的一第q个选取信号；以及
第q个开关电路根据该第q个选取信号而产生该Q个共源极信号中的一第q个共源极信号；
其中，当q等于k时，该第q个选取信号为该第一选取电压，其中该第q个开关电路以该擦除电压作为该第q个共源极信号，且该Q个存储器区块中的一第q个存储器区块被擦除；以及
当q不等于k时，该第q个选取信号为该第二选取电压，其中该第q个开关电路将该第q个共源极信号设为一浮接状态，或为一未擦除电压，且该第q个存储器区块未被擦除。
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