KR101746758B1 - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

Info

Publication number
KR101746758B1
KR101746758B1 KR1020160035318A KR20160035318A KR101746758B1 KR 101746758 B1 KR101746758 B1 KR 101746758B1 KR 1020160035318 A KR1020160035318 A KR 1020160035318A KR 20160035318 A KR20160035318 A KR 20160035318A KR 101746758 B1 KR101746758 B1 KR 101746758B1
Authority
KR
South Korea
Prior art keywords
numbered
local bit
odd
global
bit lines
Prior art date
Application number
KR1020160035318A
Other languages
English (en)
Other versions
KR20170047152A (ko
Inventor
마사루 야노
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20170047152A publication Critical patent/KR20170047152A/ko
Application granted granted Critical
Publication of KR101746758B1 publication Critical patent/KR101746758B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

저소비 전력화, 고속화, 소형화를 꾀할 수 있는 개량된 레이아웃 구성을 가진 불휘발성 반도체 메모리 장치를 제공한다.
본 발명의 플래시 메모리는 NAND형 스트링이 형성된 메모리 어레이를 포함한다. 메모리 어레이는 복수의 글로벌 블록을 포함하고, 하나의 글로벌 블록이 복수의 블록을 포함하며, 하나의 블록이 복수의 NAND형 스트링을 포함한다. 복수의 로컬 비트 라인은 하나의 글로벌 블록 내의 복수의 블록 각각에 공통이고, 복수의 글로벌 비트 라인은 복수의 글로벌 블록에 공통이며, 하나의 글로벌 비트 라인과 n개의 로컬 비트 라인 사이의 선택적으로 접속하는 접속 수단을 포함한다. 독출 동작 또는 프로그램 동작을 수행할 때, 하나의 글로벌 비트 라인이 n개의 로컬 비트 라인에 의해 공유된다.

Description

불휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 NAND형 스트링을 가진 메모리 장치의 메모리 어레이의 구성에 관한 것이다.
플래시 메모리는 스토리지 디바이스로서 디지털 카메라, 스마트 폰 등의 전자 기기에 널리 이용되고 있다. 이러한 시장에서 플래시 메모리는 또한 소형화, 대용량화가 요구되고, 또한 고속화, 저소비 전력화가 요구되고 있다.
NAND형 플래시 메모리는 복수의 NAND 스트링을 열방향으로 배치한 블록을 복수 배치한 메모리 어레이를 구비하고 있다. NAND 스트링은 직렬로 접속된 복수의 메모리 셀과 그 양단에 접속된 선택 트랜지스터를 포함하여 구성되고, 일단부는 비트 라인측 선택 트랜지스터를 통해 비트 라인에 접속되고, 타단부는 소스 라인측 선택 트랜지스터를 통해 소스 라인에 접속된다.
도 1은 종래의 플래시 메모리의 비트 라인 선택 회로의 구성예를 나타내는 도면이다(특허 문헌 1). 동 도면에 도시한 바와 같이, 비트 라인 선택 회로(10)는 짝수 비트 라인(GBL_e)과 홀수 비트 라인(GBL_o)을 페이지 버퍼/센스 회로에 접속하기 위한 제1 선택부(12)와, 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)에 소정의 바이어스 전압을 인가하는 제2 선택부(14)를 포함하여 구성된다. 제1 선택부(12)는 짝수 비트 라인(GBL_e)에 접속된 짝수 선택 트랜지스터(SEL_e)와, 홀수 비트 라인(GBL_o)에 접속된 홀수 선택 트랜지스터(SEL_o)와 짝수 선택 트랜지스터(GBL_e) 및 홀수 선택 트랜지스터(GBL_o)의 공통 노드(N1)와 센스 회로 사이에 접속된 비트 라인 선택 트랜지스터(BLS)를 갖는다. 제1 선택부(12)를 구성하는 트랜지스터(SEL_e, SEL_o, BLS)는 페이지 버퍼/센스 회로 등의 주변 회로를 구성하는 P웰 내에 형성된 NMOS 트랜지스터이고, 이러한 트랜지스터는 고전압으로 동작 가능한 고내압 트랜지스터이다.
예컨대, 페이지 독출의 경우, 짝수 비트 라인(GBL_e)이 선택될 때, 짝수 선택 트랜지스터(SEL_e), 비트 라인 선택 트랜지스터(BLS)가 온 되고, 홀수 비트 라인(GBL_o)이 비선택이 되며, 홀수 선택 트랜지스터(SEL_o)가 오프된다. 또한, 홀수 비트 라인(GBL_o)이 선택될 때, 홀수 선택 트랜지스터(SEL_o), 비트 라인 선택 트랜지스터(BLS)가 온 되고, 짝수 비트 라인(GBL_e)이 비선택이 되며, 짝수 선택 트랜지스터(SEL_e)가 오프된다.
제2 선택부(14)는 짝수 비트 라인(GBL_e)과 가상 전위(VPRE) 사이에 접속된 짝수 바이어스 트랜지스터(YSEL_e) 및 홀수 비트 라인(GBL_o)과 가상 전위(VPRE) 사이에 접속된 홀수 바이어스 트랜지스터(YSEL_o)를 갖는다. 이러한 트랜지스터는 메모리 셀이 형성되는 P웰 내에 형성되는 NMOS 트랜지스터이고, 저전압으로 동작 가능한 저내압 트랜지스터이다. 가상 전위(VPRE)에는 동작 상태에 따른 바이어스 전압 또는 프리차지 전압이 공급된다. 예컨대, 페이지 독출시에 선택된 짝수 비트 라인(GBL_e)의 짝수 바이어스 트랜지스터(YSEL_e)가 오프되고, 비선택 홀수 비트 라인(GBL_o)의 홀수 바이어스 트랜지스터(YSEL_o)가 온 되며, 가상 전위(VPRE)에 쉴드(shield) 전압이 공급된다. 또한, 짝수 비트 라인(GBL_e)이 비선택되고, 홀수 비트 라인(GBL_o)이 선택될 때, 짝수 바이어스 트랜지스터(YSEL_e)가 온 되고, 홀수 바이어스 트랜지스터(YSEL_o)가 오프되며, 짝수 비트 라인(GBL_e)에 쉴드 전압이 공급된다. 프로그램시에 가상 전위(VPRE)에는 프로그램 금지 전압이 공급되고, 비선택 비트 라인의 메모리 셀의 채널에 기입 금지 전압이 공급된다. 제2 선택부(14)를 구성하는 트랜지스터를 메모리 셀과 공통의 웰 내에 형성함으로써, 비트 라인 선택 회로의 점유 면적을 삭감하고, 플래시 메모리의 소형화를 꾀하고 있다.
앞으로 IoT(Internet of Things) 등이 보급됨으로써, 전자 기기의 전력 소비 억제나, 전자 기기간의 고속 데이터 통신의 필요성이 발생한다. 이에 따라, 전자 기기에 탑재되는 플래시 메모리에도, 저소비 전력화, 고속화, 소형화가 더 요구된다. 특허 문헌 1(일본 특허 5550609호 공보)의 레이아웃 구성은 하나의 해결 수단이기는 하지만, 이 구성으로는 불충분하며, 새로운 개량을 꾀할 수 있는 플래시 메모리가 필요하다.
본 발명은 이러한 종래의 과제를 해결하는 것으로, 저소비 전력화, 고속화, 소형화를 꾀할 수 있는 개량된 메모리 어레이 구성을 가진 불휘발성 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 불휘발성 반도체 메모리 장치는, 복수의 글로벌 블록을 포함하고, 하나의 글로벌 블록이 복수의 블록을 포함하며, 하나의 블록이 복수의 NAND형 스트링을 포함하는 메모리 어레이; 하나의 글로벌 블록 내의 복수의 블록의 각각에 공통 접속된 복수의 로컬 비트 라인; 복수의 글로벌 블록에 공통되는 복수의 글로벌 비트 라인; 및 하나의 글로벌 비트 라인과 m개(m은 2 이상의 정수)의 로컬 비트 라인 사이의 선택적인 접속을 수행하는 접속 수단;을 포함하고, 글로벌 블록 내의 선택된 블록에 대해 선택 페이지의 독출 또는 프로그램이 수행될 때, 상기 접속 수단에 의해 하나의 글로벌 비트 라인이 m개의 로컬 비트 라인에 의해 공유된다.
본 발명에 의하면, 복수의 글로벌 블록에 공통되는 글로벌 비트 라인과, 글로벌 블록 내의 복수의 블록에 공통의 로컬 비트 라인으로 분리하고, 하나의 글로벌 비트 라인을 m개의 로컬 비트 라인에 의해 공유하도록 하였으므로, 저소비 전력화, 고속화, 소형화를 꾀할 수 있다.
도 1은 종래의 플래시 메모리의 비트 라인 선택 회로의 구성을 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리의 개략 구성을 나타내는 도면이다.
도 3은 본 실시예의 메모리 어레이의 전체 구성을 나타내는 도면이다.
도 4는 메모리 셀의 등가 회로도이다.
도 5는 본 실시예에 따른 메모리 어레이의 글로벌 블록의 개략 구성을 나타내는 도면이다.
도 6은 본 실시예에 따른 글로벌 블록 내에 형성된 스위치 회로부의 회로 구성을 나타내는 도면이다.
도 7의 (A)는 본 실시예에 따른 글로벌 블록의 개략 구성을 나타내는 단면도이고, 도 7의 (B)는 로컬 비트 라인과 블록과의 접속 관계를 나타내는 단면도이다.
도 8의 (A)는 본 실시예의 행 디코더에 의한 글로벌 블록의 선택의 구성예를 나타내는 도면이고, 도 8의 (B)는 본 실시예의 행 디코더에 의한 블록 선택의 구성예를 나타내는 도면이다.
도 9는 본 실시예의 짝수 페이지의 독출 동작의 타이밍 차트이다.
도 10은 본 실시예의 홀수 페이지의 독출 동작의 타이밍 차트이다.
도 11은 본 실시예의 짝수 페이지의 프로그램의 타이밍 차트이다.
도 12는 본 실시예의 홀수 페이지의 프로그램의 타이밍 차트이다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 또한 도면은 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 점에 유의해야 한다.
도 2는 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 나타내는 블록도이다. 본 실시예의 플래시 메모리(100)는 행렬상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110), 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 홀딩하는 입출력 버퍼(120), 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130), 입출력되는 데이터를 홀딩하는 데이터 레지스터(140), 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(도시되지 않은 칩 인에이블이나 어드레스 래치 인에이블 등)에 따라 각 부를 제어하는 제어 신호(C1, C2,...Cn)를 공급하는 콘트롤러(150), 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 따라 글로벌 블록이나 워드 라인의 선택 등을 수행하는 행 디코더(160), 비트 라인을 통해 독출된 데이터를 홀딩하거나 비트 라인을 통해 프로그램 데이터 등을 홀딩하는 페이지 버퍼/센스 회로(170), 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코딩하고, 그 디코딩 결과에 따라 비트 라인의 선택 등을 수행하는 열선택 회로(180), 및 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.
도 3에 메모리 어레이(110)의 상세를 나타낸다. 본 실시예의 메모리 어레이(110)는 2개의 메모리 뱅크 또는 메모리 플레인(110A, 110B)으로 분할된다. 메모리 플레인(110A)은 행 구동 회로(200A)에 결합되고, 메모리 플레인(110B)은 행 구동 회로(200B)에 결합되며, 행 디코더(160)는 2개의 메모리 플레인(110A, 110B)에 공통 결합된다. 또한, 도면에 도시한 예에서는 메모리 플레인(110A)의 상단측에 페이지 버퍼/센스 회로(170A)가 배치되고, 메모리 플레인(110B)의 상단측에 페이지 버퍼/센스 회로(170B)가 배치되는데, 페이지 버퍼/센스 회로(170A, 170B)는 메모리 플레인(110A, 110B)의 하단측에 배치될 수도 있다.
메모리 플레인(110A)은 열방향으로 배치된 복수의 글로벌 블록(GBLK)을 포함하고, 마찬가지로 메모리 플레인(110B)도 열방향으로 배치된 복수의 글로벌 블록(GBLK)을 포함한다. 하나의 글로벌 블록(GBLK)은 복수의 블록을 더 포함한다. 도시한 예에서는 하나의 메모리 플레인(110A 또는 110B)은 열방향으로 8개의 글로벌 블록(GBLK)을 포함하고, 하나의 글로벌 블록(GBLK)은 또한 128개의 블록(BLK)을 포함한다.
하나의 블록(BLK)에는 도 4에 도시한 바와 같이, 복수의 NAND 스트링이 형성된다. 하나의 NAND 스트링은 복수의 직렬 접속된 메모리 셀과 메모리 셀의 일단부에 접속된 소스 라인측 선택 트랜지스터와, 메모리 셀의 일단부에 접속된 비트 라인측 선택 트랜지스터를 갖는다. 도면에 도시한 예에서는 하나의 NAND 스트링은 직렬로 접속된 64개의 메모리 셀을 포함한다. 즉, 하나의 블록은 64 페이지 × p비트를 포함한다.
메모리 셀은 전형적으로 P웰 내에 형성된 N형의 확산 영역인 소스/드레인, 소스/드레인간의 채널 상에 형성된 터널 산화막, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층), 및 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 갖는다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터 "1"이 기입되어 있을 때, 문턱값은 부(음)의 상태에 있고, 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 "0"이 기입되어 있을 때, 문턱값은 정(양)으로 시프트되고, 메모리 셀은 노멀리 오프이다.
도 5는 글로벌 블록의 개략 구성을 나타내는 평면도이다. 상기한 바와 같이, 하나의 메모리 플레인(110A or 110B)은 열방향으로 배열된 8개의 글로벌 블록(G_BLK1~G_BLK8)을 포함한다. 하나의 글로벌 블록은 열방향으로 배열된 128개의 블록에, 제1 스위치 회로부(220)와 제2 스위치 회로부(230)를 더 포함한다. 제1 스위치 회로부(220)는 글로벌 블록의 상단측에 배치되고, 제2 스위치 회로부(230)는 그 하단측에 배치되며, 제1 스위치 회로부(220)와 제2 스위치 회로부(230) 사이에 128개의 블록이 배치된다. 복수의 글로벌 블록(G_BLK1~G_BLK8) 상측에는 n비트의 글로벌 비트 라인(GBL)이 형성되고, 글로벌 비트 라인(GBL1~GBLn)의 각각은 8개의 글로벌 블록(G_BLK1~G_BLK8)에 공통되며, 또한 각 글로벌 블록의 제1 스위치 회로부(220) 및 제2 스위치 회로부(230)에 컨택을 통해 전기적으로 접속된다.
이어서, 제1 스위치 회로부(220) 및 제2 스위치 회로부(230)의 상세를 도 6에 나타낸다. 동 도면은 일부 구성으로서 i번째의 글로벌 블록(G_BLKi)과, 그 상방을 연장하는 i번째의 글로벌 비트 라인(GBLi)과, i＋1번째의 글로벌 비트 라인(GBLi+1)을 예시하고 있다. 글로벌 비트 라인(GBLi)에 관련된 구성과 글로벌 비트 라인(GBLi+1)에 관련된 구성은 동일하므로, 이하에서는 글로벌 비트 라인(GBLi)에 대해 설명한다.
글로벌 블록(G_BLKi)은 열방향으로 128개의 블록을 포함하고, 하나의 블록은 도 4에 도시한 바와 같이, 64WL × p비트의 메모리 셀을 포함하며, 하나의 워드 라인(WL)에 짝수와 홀수의 2 페이지가 할당되므로, 하나의 블록은 128 페이지를 갖게 된다. 각 블록의 각 NAND 스트링은 열방향으로 연장되는 각 로컬 비트 라인(LBL)을 통해 결합된다. 하나의 로컬 비트 라인(LBL)은 128개의 블록에 공통된다. 여기서, 로컬 비트 라인을 짝수와 홀수로 구별하는 경우, 짝수 로컬 비트 라인을 LBL_e, 홀수 로컬 비트 라인을 LBL_o로 나타낸다.
본 예에서는 하나의 글로벌 비트 라인(GBLi)은 2개의 짝수 로컬 비트 라인(LBL_e)과 2개의 홀수 로컬 비트 라인(LBL_o)에 선택적으로 접속되고, 바꾸어 말하면, 하나의 글로벌 비트 라인은 4개의 로컬 비트 라인에 의해 공유된다. 각 글로벌 비트 라인(GBL)에는 페이지 버퍼/센스 회로(170)가 접속된다. 예컨대, 글로벌 비트 라인(GBL)이 n개일 때, n개의 페이지 버퍼/센스 회로(170)가 글로벌 비트 라인(GBL)에 접속된다. 여기에는 도시하지 않았지만, 하나의 페이지 버퍼/센스 회로(170)는 하나의 글로벌 비트 라인(GBL)에 의해 공유되는 로컬 비트 라인의 수(도 6의 예에서는 4)에 대응되는 래치 회로를 구비하고, 4개의 래치 회로는 4개의 로컬 비트 라인(LBL)을 통해 메모리 셀로부터 독출된 데이터를 각각 홀딩하며, 또는 4개의 로컬 비트 라인(LBL)을 통해 메모리 셀에 프로그래밍해야 할 데이터를 각각 홀딩한다.
제1 스위치 회로부(220)는 N채널형 MOS 트랜지스터(Qe, Qe1, Qe2, Qvo)를 포함한다. 트랜지스터(Qe)는 글로벌 비트 라인(GBLi)과 짝수 로컬 비트 라인(LBL_e1, LBL_e2) 사이에 접속되고, 그 게이트에는 선택 라인(SEL_LBLe)이 접속되며, 트랜지스터(Qe)는 짝수 로컬 비트 라인(LBL_e1, LBL_e2)을 공통 선택한다. 트랜지스터(Qe1)는 로컬 비트 라인(LBL_e1)과 트랜지스터(Qe) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_e1)이 접속되며, 트랜지스터(Qe1)는 짝수 로컬 비트 라인(LBL_e1)을 선택한다. 트랜지스터(Qe2)는 로컬 비트 라인(LBL_e2)과 트랜지스터(Qe) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_e2)이 접속된다. 트랜지스터(Qe2)는 짝수 로컬 비트 라인(LBL_e2)을 선택한다. 트랜지스터(Qvo)는 가상 전원 라인(VIR_o)과 홀수 로컬 비트 라인(LBL_o1, LBL_o2) 사이에 접속되고, 그러한 게이트에는 선택 라인(SEL_VIRo)이 공통 접속된다. 트랜지스터(Qvo)는 홀수 로컬 비트 라인(LBL_o1, LBL_o2)에 동작 상태에 따른 바이어스 전압을 공통 공급한다.
제2 스위치 회로부(230)는 N채널형 MOS 트랜지스터(Qo, Qo1, Qo2, Qve)를 포함한다. 트랜지스터(Qo)는 글로벌 비트 라인(GBLi)과 홀수 로컬 비트 라인(LBL_o1, LBL_o2) 사이에 접속되고, 그 게이트에는 선택 라인(SEL_LBLo)이 접속되며, 트랜지스터(Qo)는 홀수 로컬 비트 라인(LBL_o1, LBL_o2)을 공통 선택한다. 트랜지스터(Qo1)는 로컬 비트 라인(LBL_o1)과 트랜지스터(Qo) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_o1)이 접속되며, 트랜지스터(Qo1)는 홀수 로컬 비트 라인(LBL_o1)을 선택한다. 트랜지스터(Qo2)는 로컬 비트 라인(LBL_o2)과 트랜지스터(Qo) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_o2)이 접속된다. 트랜지스터(Qo2)는 홀수 로컬 비트 라인(LBL_o2)을 선택한다. 트랜지스터(Qvo)는 가상 전원 라인(VIR_e)과 짝수 로컬 비트 라인(LBL_e1, LBL_e2) 사이에 접속되고, 그러한 게이트에는 선택 라인(SEL_VIRe)이 공통 접속된다. 트랜지스터(Qve)는 짝수 로컬 비트 라인(LBL_e1, LBL_e2)에 동작 상태에 따른 바이어스 전압을 공통 공급한다.
도 7은 글로벌 블록의 개략 단면도이다. 일예에서는 P형 실리콘 기판(300) 내에 N웰(310)이 형성되고, N웰(310) 내에 P웰(320)이 형성된다. 또한 P형 실리콘 기판(300) 내에는 P웰(320)과는 분리된 P웰(322, 324)이 형성된다. P웰(320)에는 하나의 글로벌 블록(G_BLKi)의 주요부가 형성된다. P웰(320)과 분리된 P웰(322)에는 제1 스위치 회로부(220)의 트랜지스터(Qe)가 형성되고, P웰(324)에는 제2 스위치 회로부(230)의 트랜지스터(Qo)가 형성된다. 바람직한 실시 형태에서는, P웰(320)에 형성되는 각 블록의 메모리 셀, 제1 스위치 회로부(220), 및 제2 스위치 회로부(230)의 각 트랜지스터는 동일한 제조 프로세스를 이용하여 형성할 수 있다. 그러므로, 제1 스위치 회로부(220) 및 제2 스위치 회로부(230)의 트랜지스터를 메모리 셀과 마찬가지로 미세 가공할 수 있다. 한편, P웰(322, 324)에 형성되는 트랜지스터(Qe, Qo)는 하나의 글로벌 비트 라인과 4개의 로컬 비트 라인 사이에 결합되고, 이 트랜지스터(Qe, Qv)는 소거 동작시에 글로벌 블록의 P웰(320)이 고전압 상태가 되었을 때, 글로벌 비트 라인(GBL)이 고전압이 되지 않도록 차단된다. 또한, P웰(322, 324)의 불순물 농도는 P웰(320)의 불순물 농도와 같을 수도 있고, 필요에 따라 그것과 다를 수도 있다.
로컬 비트 라인(LBL)은 각 블록의 비트 라인측 선택 트랜지스터의 드레인에 접속되고, 이 로컬 비트 라인(LBL)은, 예컨대, 1층째의 금속 라인(M0)으로 구성된다. 또한, 제1 스위치 회로부(220＇)와 트랜지스터(Qe) 사이의 상호 접속, 및 제2 스위치 회로부(230＇)와 트랜지스터(Qo) 사이의 상호 접속은 로컬 비트 라인(LBL)과 마찬가지로, 예컨대, 1층째의 금속 라인(L1, L2)으로 구성된다. 가상 전원 라인(VIR_o, VIR_e)는, 예컨대 2층째의 금속 라인(M1)으로 구성되고, 글로벌 비트 라인(GBLi)은, 예컨대 3층째의 금속 라인(M2)으로 구성된다. 특히, 글로벌 비트 라인(GBLi)을 구성하는 금속 라인은 가능한 한 저항이 작은 것이 바람직하며, 또한 인접한 글로벌 비트 라인간의 용량을 작게 하는 것이 바람직하다.
도 8의 (A)는 글로벌 블록(GBLi)을 선택하기 위한 행 구동 회로(200)의 구성예를 나타내고 있다. 행 구동 회로(200)는 각 글로벌 블록의 선택 라인(SEL_LBLe, SEL_LBLo)에 접속된 한 쌍의 N형 글로벌 블록 선택 트랜지스터(Q_GBe, Q_GBo)를 8조 포함한다. 각 조의 글로벌 블록 선택 트랜지스터(Q_GBe, Q_GBo)의 게이트에는 글로벌 블록을 선택하기 위한 선택 라인(G_SEL1, G_SEL2,...G_SEL8)이 행 디코더(160)로부터 공급된다. 행 디코더(160)는 행 어드레스 정보(Ax)에 따라 선택 라인(G_SEL1, G_SEL2,...G_SEL8) 중 어느 하나를 H레벨로 하고(글로벌 블록 선택 트랜지스터를 도통), 그 이외의 것을 L레벨로 하며(글로벌 블록 선택 트랜지스터를 비도통), 선택된 글로벌 블록의 선택 라인(SEL_LBLe, SEL_LBLo)을 행 구동 회로(200)의 전압 공급부(210)에 전기적으로 결합시킨다. 전압 공급부(210)는 선택된 글로벌 블록의 선택 라인(SEL_LBLe, SEL_LBLo)에 동작 상태에 따른 전압을 공급한다.
도 8의 (B)는 글로벌 블록 내의 블록을 선택하기 위한 행 구동 회로(200)의 구성예를 나타내고 있다. 행 구동 회로(200)는 128조의 NAND 게이트(212), 인버터(214) 및 레벨 시프터(216)를 포함한다. NAND 게이트(212)에는 행 디코더(160)로부터 블록을 선택하기 위한 7개의 디코드 신호(DEC1, DEC2,...DEC7)가 행 디코더(160)로부터 입력되고, 어느 하나의 NAND 게이트(212)의 출력이 L레벨이 된다. NAND 게이트(212)의 출력은 인버터(214)를 통해 레벨 시프터(216)를 인에이블하고, 블록 선택 라인(SEL_B0, SEL_B1, SEL_B2,...SEL_B127) 중 어느 하나가 H레벨로 구동된다. 여기에는 도시하지 않았지만, 각 블록은 N형 블록 선택 트랜지스터를 포함하고, 각 블록 선택 트랜지스터의 게이트에는 블록 선택 라인(SEL_B0, SEL_B1, SEL_B2,...SEL_B127)이 접속된다. 또한, 행 구동 회로(200)는 도 4에 도시한 선택 게이트 라인(SGS, DSG), 워드 라인(WL1~WL64), 소스 라인(SL), 선택 라인(SEL_e1, SEL_e2, SEL_VIRe, VIR_e, SEL_o1, SEL_o2, SEL_LBLo), 가상 전원 라인(VIR_o, SEL_VIRo)에 동작 상태에 따른 전압을 공급한다.
이어서, 본 실시예의 플래시 메모리의 동작에 대해 설명한다.
표 1에, 소거 동작시의 각 부의 바이어스 조건을 나타낸다. 선택된 글로벌 블록에서는 글로벌 비트 라인(GBLi), 선택 라인(SEL_LBLe, SEL_LBLo)에 Vdd가 공급되고, 그 이외의 선택 라인(SEL_e1, SEL_e2, SEL_o1, SEL_o2, SEL_VIRe, SEL_VIRo, LBLe, LBLo)은 플로팅 상태가 되며, P웰에 소거 전압 20V가 인가된다. 또한, 비선택 글로벌 블록의 SEL_LBLe, SEL_LBLo는 L레벨(또는 0V)이 공급되고, 그 이외의 선택 라인은 플로팅 상태이다.
Figure 112016028409217-pat00001
선택된 블록의 전 워드 라인(WL)에 0V가 인가되고, 선택 라인(DSG, SGS), 소스 라인(SL)이 플로팅 상태가 되고, 비선택 블록의 전 워드 라인(WL), 선택 라인(DSG, SGS), 소스 라인(SL)이 플로팅 상태가 된다. 이와 같이 하여, 본 실시예의 플래시 메모리는 종래의 플래시 메모리와 마찬가지로 블록 단위로 일괄 소거된다.
이어서, 독출 동작에 대해 설명한다. 바람직한 실시 형태로서 본 실시예의 플래시 메모리는 선택된 페이지의 짝수 페이지와 홀수 페이지의 독출을 순차적으로 실시한다. 표 2에 짝수 페이지의 독출 수행시의 각 부의 바이어스 조건을 나타내고, 도 9에 짝수 로컬 비트 라인(LBL_e1)의 메모리 셀에 데이터 "1"이 기억되고, 짝수 로컬 비트 라인(LBL_e2)의 메모리 셀에 데이터 "0"이 기억될 때의 짝수 페이지의 독출 타이밍 차트를 나타낸다.
Figure 112016028409217-pat00002
독출 동작은 프리차지 기간과 스트링의 선택 방전 기간, 센싱 기간을 포함한다. 먼저, 프리차지 기간의 시각 t1에 있어서, 글로벌 블록을 선택하기 위한 글로벌 블록 선택 트랜지스터(Q_GBe, Q_GBo)가 온 상태가 되고(도 8의 (A)), 전압 공급부(210)는 온 상태의 글로벌 블록 선택 트랜지스터(Q_GBe)를 통해 SEL_LBLe로 H레벨의 전압을 공급하고, 글로벌 블록 선택 트랜지스터(Q_GBo)를 통해 선택 라인(SEL_LBLo)에 0V를 공급한다. 이에 따라 트랜지스터(Qe)가 온 되고, 트랜지스터(Qo)가 오프된다. 또한, 페이지 버퍼/센스 회로(170)는 모든 글로벌 비트 라인(GBL)에, 예컨대, 1.0V의 프리차지 전압을 공급한다. 또한 행 구동 회로(200)는 가상 전원 라인(VIR_e)에, 예컨대 1.2 V의 프리차지 전압을 공급하고, 가상 전원 라인(VIR_o)에 0V를 공급한다.
이어서, 시각 t2에 있어서, 행 구동 회로(200)는 선택 라인(SEL_VIRe, SEL_VIRo)을 일정 기간, H레벨로 구동한다. 이에 따라, 트랜지스터(Qve, Qvo)가 온 되고, 2개의 짝수 로컬 비트 라인(LBL_e1, LBL_e2)이 1.2V로 프리차지되며, 2개의 홀수 로컬 비트 라인(LBL_o1, LBL_o2)이 0V가 된다. 즉, 짝수 페이지의 독출을 수행할 때, 짝수 페이지는 접지된 홀수 페이지에 의해 쉴드되고, 비트 라인간의 용량 결합에 의한 노이즈가 억제된다. 시각 t3에서 선택 라인(SEL_VIRe, SEL_VIRo)이 L레벨로 구동되고, 짝수 로컬 비트 라인(LBLe) 및 홀수 로컬 비트 라인(LBLo)이 가상 전원 라인(VIR_e, VIR_o)으로부터 분리되며, 프리차지 기간이 종료된다.
이어서, 시각 t4~t6에 있어서 스트링의 선택적인 방전이 개시된다. 시각 t4에 있어서, 선택 라인(DSG)이 Vcc로 구동되고, 비트 라인측 선택 트랜지스터가 온 된다. 선택 워드 라인(WL) 및 비선택 워드 라인(WL)에는 데이터 "0"의 메모리 셀이 온 될 수 있는 전압인 패스 전압(Vpass)이 공급되고, 소스 라인(SL)에는 0V가 공급된다. 이에 따라, 선택된 블록의 스트링을 구성하는 메모리 셀이 짝수 로컬 비트 라인(LBLe)으로부터의 전하에 의해 충전된다.
이어서, 시각 t5에 있어서, 선택 워드 라인(WL)이 0V로 구동된다. 이어서, 시각 t6에 있어서, 선택 라인(SGS)이 0V에서 Vcc로 구동되고, 소스 라인측 선택 트랜지스터가 온 된다. 이에 따라, 메모리 셀의 데이터의 메모리 상태에 따라 스트링 및 짝수 로컬 비트 라인(LBLe)의 전하가 소스 라인(SL)으로 방전된다. 로컬 비트 라인(LBL_e1)에 접속된 선택 메모리 셀에는 데이터 "1"이 메모리되어 있으므로, 선택 메모리 셀이 온 되고, 로컬 비트 라인(LBL_e1)이 GND 레벨로 방전된다. 한편, 로컬 비트 라인(LBL_e2)에 접속된 선택 메모리 셀에는 데이터 "0"이 메모리되어 있으므로, 선택 메모리 셀이 오프되고, 로컬 비트 라인(LBL_e2)은 프리차지 전압을 홀딩한다. 이와 같이 하여, 스트링의 방전 기간 중에 짝수 로컬 비트 라인(LBL_e1, LBL_e2)에는 메모리 셀의 메모리 상태에 따른 전하가 홀딩된다.
이어서, 시각 t7~t10에 있어서, 센싱이 수행된다. 시각 t7~t8에 있어서, 선택 라인(SEL_e1)이 H레벨로 구동된다. 그동안 트랜지스터(Qe1)가 온 되고, 짝수 로컬 비트 라인(LBL_e1)가 글로벌 비트 라인(GBL)에 접속된다. 짝수 로컬 비트 라인(LBL_e1)은 0V이므로, 글로벌 비트 라인(GBL)의 전위도 0V로 방전된다. 페이지 버퍼/센스 회로(170)는 글로벌 비트 라인(GBL)의 전위 또는 전류를 검지하고, 그 결과를 래치 회로에 홀딩한다.
시각 t7~t8의 기간, 짝수 로컬 비트 라인(LBL_e1)의 센싱이 종료되면, 페이지 버퍼/센스 회로(170)는 시각 t8~t9 사이에 글로벌 비트 라인(GBL)을 다시 프리차지한다. 이어서, 시각 t9~t10에 있어서, 선택 라인(SEL_e2)이 H레벨로 구동된다. 그동안 트랜지스터(Qe2)가 온 되고, 짝수 로컬 비트 라인(LBL_e2)이 글로벌 비트 라인(GBL)에 접속된다. 짝수 로컬 비트 라인(LBL_e2)은 프리차지 전압 상태이므로, 글로벌 비트 라인(GBL)의 전위도 거의 변하지 않는다. 페이지 버퍼/센스 회로(170)는 글로벌 비트 라인(GBL)의 전위 또는 전류를 검지하고, 그 결과를 래치 회로에 홀딩한다.
이와 같이 하여, 2개의 짝수 로컬 비트 라인(LBL_e1, LBL_e2)의 선택 메모리 셀의 독출이 종료되면, 이어서, 2개의 홀수 로컬 비트 라인의 독출을 수행한다. 도 10에 홀수 로컬 비트 라인(LBL_o1)에 접속된 메모리 셀에 데이터 "0"이 메모리되고, 홀수 로컬 비트 라인(LBL_o2)에 접속된 메모리 셀에 데이터 "1"이 메모리되었을 때의 홀수 페이지의 독출 동작의 타이밍 차트를 나타낸다. 이러한 동작은 짝수 로컬 비트 라인(LBLe)의 독출시와 동일하게 수행된다.
이어서, 프로그램 동작에 대해 설명한다. 바람직한 실시 형태로서 본 실시예의 플래시 메모리는 선택된 페이지의 짝수 페이지와 홀수 페이지의 프로그램을 순차적으로 실시한다. 표 3에, 짝수 페이지의 프로그램을 할 때의 각 부의 바이어스 조건을 나타내, 도 11에, 짝수 로컬 비트 라인(LBL_e1)의 메모리 셀에 데이터 "0"이 메모리되고, 짝수 로컬 비트 라인(LBL_e2)의 메모리 셀에 데이터 "1"이 메모리되고 있을 때의 짝수 페이지의 프로그램의 타이밍 차트를 나타낸다.
Figure 112016028409217-pat00003
프로그램 동작은 프리차지 기간과, 스트링의 선택 방전 기간, 프로그램 기간을 포함한다. 먼저, 프리차지 기간의 시각 t1에 있어서, 글로벌 블록을 선택하기 위한 글로벌 블록 선택 트랜지스터(Q_GBe, Q_GBo)가 온 상태가 되고(도 8의 (A)), 전압 공급부(210)는 온 상태의 글로벌 블록 선택 트랜지스터(Q_GBe)를 통해 SEL_LBLe에 H레벨의 전압을 공급하고, 글로벌 블록 선택 트랜지스터(Q_GBo)를 통해 선택 라인(SEL_LBLo)에 0V를 공급한다. 이에 따라 트랜지스터(Qe)가 온 되고, 트랜지스터(Qo)가 오프된다. 페이지 버퍼/센스 회로(170)는 모든 글로벌 비트 라인(GBL)에 0V를 공급한다. 또한 행 구동 회로(200)는 가상 전원 라인(VIR_e, VIRo)에, 예컨대 2.4V의 프리차지 전압을 공급한다. 또한, 선택 라인(DSG)이 Vcc로 구동되고, 비트 라인측 트랜지스터가 온 되며, 선택 라인(SGS)이 0V로 구동되고, 소스 라인측 트랜지스터가 오프된다. 선택 워드 라인(WL) 및 비선택 워드 라인(WL)은 패스 전압(Vpass)으로 구동된다. 또한, 소스 라인(SL)은 Vcc가 공급된다.
이어서, 시각 t2에 있어서, 행 구동 회로(200)는 선택 라인(SEL_VIRe, SEL_VIRo)을 H레벨로 구동한다. 이에 따라, 트랜지스터(Qve)가 일제히 온 되고, 2개의 짝수 로컬 비트 라인(LBL_e1, LBL_e2)이 2.4V로 프리차지되며, 또한 트랜지스터(Qvo)가 온 되고, 2개의 홀수 로컬 비트 라인(LBL_o1, LBL_o2)도 2.4V로 프리차지된다. 즉, 짝수 페이지의 프로그램이 수행될 때, 짝수 페이지는 동 전위로 프리차지된 홀수 페이지에 의해 쉴드되고, 비트 라인간의 용량 결합에 의한 노이즈가 억제된다. 시각 t3에서, 선택 라인(SEL_VIRe)이 L레벨로 구동되며, 짝수 로컬 비트 라인(LBLe)이 가상 전원 라인(VIR_e)으로부터 분리되고, 프리차지 기간이 종료된다. 또한 홀수 로컬 비트 라인(LBLo)은 가상 전원 라인(VIR_o)과 접속된 상태를 유지한다.
이어서, 시각 t4~t8에서 스트링의 선택적인 방전이 개시된다. 페이지 버퍼/센스 회로(170)는 프로그램 데이터를 홀딩하고 있고, 하나의 글로벌 비트 라인(GBL)에 접속된 하나의 페이지 버퍼/센스 회로(170)는 4비트분의 프로그램 데이터를 홀딩하고 있다.
시각 t4에 있어서, 페이지 버퍼/센스 회로(170)는 최초 비트의 프로그램 데이터에 따른 전압을 글로벌 비트 라인(GBL)에 설정한다. 짝수 로컬 비트 라인(LBL_e1)에 접속된 메모리 셀은 데이터 "0", 즉, 프로그램이기 때문에, 페이지 버퍼/센스 회로(170)는 글로벌 비트 라인(GBL)에 0V를 세팅한다. 이어서, 시각 t4~t5의 기간, 선택 라인(SEL_e1)이 H레벨로 구동된다. 이에 따라, 트랜지스터(Qe1)가 온 되고, 짝수 로컬 비트 라인(LBL_e1)이 글로벌 비트 라인(GBL)에 접속되며, 짝수 로컬 비트 라인(LBL_e1)이 0V로 방전된다.
이어서, 시각 t6에 있어서, 페이지 버퍼/센스 회로(170)는 다음 비트의 프로그램 데이터에 따른 전압을 글로벌 비트 라인(GBL)에 설정한다. 짝수 로컬 비트 라인(LBL_e2)에 접속된 메모리 셀에는 프로그램 데이터 "1"이 프로그램되기 때문에, 즉 프로그램 금지이기 때문에, 글로벌 비트 라인(GBL)은 기재 금지를 위해 2.4V가 세팅된다. 시각 t7~t8에 있어서, 선택 라인(SEL_e2)이 H레벨로 구동된다. 이에 따라, 트랜지스터(Qe2)가 온 되고, 짝수 로컬 비트 라인(LBL_e2)이 글로벌 비트 라인(GBL)에 접속되는데, 짝수 로컬 비트 라인(LBL_e1)은 거의 2.4V 상태이다. 이와 같이 하여, 짝수 로컬 비트 라인(LBL_e1, LBL_e2)에 프로그램 데이터가 홀딩된다.
이어서, 시각 t9~t10에 있어서, 프로그램이 실행된다. 즉, 선택 워드 라인에는 약 15~20V의 프로그램 전압이 인가된다. 이에 따라, 짝수 로컬 비트 라인(LBL_e1)에 접속된 선택 메모리 셀에 데이터 "0"이 프로그램되고, 짝수 로컬 비트 라인(LBL_e2)에 접속된 선택 메모리 셀에 데이터 "1"이 홀딩된다.
이와 같이 하여, 2개의 짝수 로컬 비트 라인(LBL_e1, LBL_e2)의 선택 메모리 셀로의 프로그램이 종료되면, 이어서 2개의 홀수 로컬 비트 라인(LBL_o1, LBL_o2)으로의 프로그램이 수행된다. 도 12에 홀수 로컬 비트 라인(LBL_o1)에 접속된 메모리 셀에 데이터 "1"이 프로그램되고, 홀수 로컬 비트 라인(LBL_o2)에 접속된 메모리 셀에 데이터 "0"이 프로그램될 때의 홀수 페이지의 프로그램 동작의 타이밍 차트를 나타낸다. 스트링 선택 방전이 수행될 때, 페이지 버퍼/센스 회로(170)는 3비트째의 프로그램 데이터, 및 4비트째의 프로그램 데이터에 따른 전압을 글로벌 비트 라인(GBL)에 설정한다. 그 외의 프로그램 동작은 짝수 로컬 비트 라인(LBLe)의 프로그램시와 동일하게 수행된다.
이와 같이 본 실시예에 의하면, 하나의 글로벌 비트 라인과 복수의 로컬 비트 라인을 분리하고, 독출/프로그램 동작시, 선택된 글로벌 블록 내의 로컬 비트 라인의 충방전을 실시하면 되므로, 소비 전력의 저감을 꾀할 수 있다. 또한 선택된 글로벌 블록 내의 로컬 비트 라인에 데이터에 따른 전하를 일시적으로 홀딩하고, 그 로컬 비트 라인을 시분할적으로 글로벌 비트 라인에 접속함으로써, 독출 동작 및 프로그램 동작의 고속화를 꾀할 수 있다. 또한 메모리 플레인 내에 복수의 글로벌 블록을 형성하고, 각 글로벌 블록 내에 복수의 블록을 형성하게 하였으므로, 메모리 어레이의 고집적화를 꾀할 수 있다.
상기 실시예에서는 하나의 글로벌 비트 라인(GBL)에 2개의 짝수 로컬 비트 라인과 2개의 홀수 로컬 비트 라인이 공통 접속되는 구성을 나타냈지만, 본 발명은 이러한 구성에 한정되지 않는다. 예컨대, 하나의 글로벌 비트 라인(GBL)에 m개 이상(m은 3 이상의 자연수)의 짝수 로컬 비트 라인 및 홀수 로컬 비트 라인을 공통 접속할 수 있다. 예컨대, 하나의 글로벌 비트 라인에 4개의 짝수 로컬 비트 라인 및 4개의 홀수 로컬 비트 라인을 접속하면, 하나의 로컬 비트 라인이 8개의 로컬 비트 라인에 의해 공용된다. 공유하는 로컬 비트 라인의 수의 증가는 그러한 로컬 비트 라인에 의해 홀딩되는 전하(데이터)의 수의 증가를 의미하고, 복수의 로컬 비트 라인을 고속으로 시분할적으로 글로벌 비트 라인에 접속함으로써, 독출 동작 및 프로그램 동작의 고속화를 더욱 꾀할 수 있다.
상기 실시예에서는 하나의 글로벌 비트 라인에 복수의 짝수 로컬 비트 라인과 복수의 홀수 로컬 비트 라인을 공통 접속하는 예를 나타냈지만, 본 발명은 이러한 구성에 한정되지 않는다. 짝수 비트 라인 또는 홀수 비트 라인으로 나누어 독출 또는 프로그램을 실시하지 않는 경우에는, 하나의 글로벌 비트 라인에 짝수 또는 홀수에 관계없이 단순한 복수의 로컬 비트를 공통 접속하고, 하나의 글로벌 비트 라인을 복수의 로컬 비트 라인에 의해 공유하게 할 수도 있다.
이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술하였지만, 본 발명은 특정의 실시 형태에 한정되는 것은 아니며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100 플래시 메모리
110 메모리 어레이
120 입출력 버퍼
130 어드레스 레지스터
140 데이터 레지스터
150 콘트롤러
160 행 디코더
170 페이지 버퍼/센스 회로
180 열선택 회로
190 내부 전압 발생 회로
200 행 구동 회로
210 전압 공급부
220 제1 스위치 회로부
230 제2 스위치 회로부

Claims (22)

  1. 복수의 글로벌 블록을 포함하고, 하나의 글로벌 블록이 복수의 블록을 포함하며, 하나의 블록이 복수의 NAND형 스트링을 포함하는 메모리 어레이;
    하나의 글로벌 블록 내의 복수의 블록의 각각에 공통 접속된 복수의 로컬 비트 라인;
    복수의 글로벌 블록에 공통되는 복수의 글로벌 비트 라인; 및
    하나의 글로벌 비트 라인과 m개(m은 2 이상의 정수)의 로컬 비트 라인 사이의 선택적인 접속을 수행하는 접속 수단;을 포함하고,
    글로벌 블록 내의 선택된 블록에 대해 선택 페이지의 독출 또는 프로그램이 수행될 때, 상기 접속 수단에 의해 하나의 글로벌 비트 라인이 m개의 로컬 비트 라인에 의해 공유되고,
    상기 로컬 비트 라인은 복수의 짝수 로컬 비트 라인과 복수의 홀수 로컬 비트 라인을 포함하고,
    상기 접속 수단은 복수의 짝수 로컬 비트 라인을 글로벌 비트 라인에 선택적으로 접속하는 짝수 접속 수단; 및 복수의 홀수 로컬 비트 라인을 글로벌 비트 라인에 접속하는 홀수 접속 수단;을 포함하고,
    상기 접속 수단은 또한 복수의 짝수 로컬 비트 라인에 바이어스 전압을 공급하는 짝수 공급 수단; 및 복수의 홀수 로컬 비트 라인에 바이어스 전압을 공급하는 홀수 공급 수단;을 포함하는 불휘발성 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 접속 수단은 복수의 로컬 비트 라인을 시분할적으로 상기 글로벌 비트 라인에 접속하는 불휘발성 반도체 메모리 장치.
  3. 청구항 1 또는 2에 있어서,
    상기 접속 수단은 복수의 글로벌 블록의 각각에 설치되는 불휘발성 반도체 메모리 장치.
  4. 삭제
  5. 청구항 1 또는 2에 있어서,
    상기 짝수 접속 수단은 복수의 짝수 로컬 비트 라인을 시분할적으로 상기 글로벌 비트 라인에 접속하고, 상기 홀수 접속 수단은 복수의 홀수 로컬 비트 라인을 시분할적으로 상기 글로벌 비트 라인에 접속하는 불휘발성 반도체 메모리 장치.
  6. 삭제
  7. 청구항 1 또는 2에 있어서,
    짝수 로컬 비트 라인의 독출을 수행할 때, 상기 홀수 공급 수단은 홀수 로컬 비트 라인에 쉴드 전압을 공급하고, 홀수 로컬 비트 라인의 독출을 수행할 때, 상기 짝수 공급 수단은 짝수 로컬 비트 라인에 쉴드 전압을 공급하는 불휘발성 반도체 메모리 장치.
  8. 청구항 1 또는 2에 있어서,
    상기 접속 수단은 제1 접속 수단과 제2 접속 수단을 포함하고, 제1 접속 수단은 상기 짝수 접속 수단과 상기 짝수 공급 수단을 포함하고, 제2 접속 수단은 상기 홀수 접속 수단과 상기 홀수 공급 수단을 포함하며, 제1 접속 수단은 글로벌 블록의 일단부측에 배치되고, 제2 접속 수단은 글로벌 블록의 타단부측에 배치되며, 제1 접속 수단과 제2 접속 수단과의 사이에 복수의 블록이 배치되는 불휘발성 반도체 메모리 장치.
  9. 청구항 8에 있어서,
    제1의 접속 수단은 복수의 짝수 로컬 비트 라인을 공통 선택하는 제1 짝수 선택 트랜지스터; 및 복수의 짝수 로컬 비트 라인의 각각을 선택하는 제2 짝수 선택 트랜지스터;를 포함하고, 제2 짝수 선택 트랜지스터는 제1 짝수 선택 트랜지스터에 직렬로 접속되고, 제2 접속 수단은 복수의 홀수 로컬 비트 라인을 공통 선택하는 제1 홀수 선택 트랜지스터; 및 복수의 홀수 로컬 비트 라인의 각각을 선택하는 제2 홀수 선택 트랜지스터;를 포함하며, 제2 홀수 선택 트랜지스터는 제1 홀수 선택 트랜지스터에 직렬로 접속되는 불휘발성 반도체 메모리 장치.
  10. 청구항 9에 있어서,
    상기 글로벌 블록의 복수의 블록, 제2 짝수 선택 트랜지스터, 및 제2 홀수 선택 트랜지스터는 기판 상에 형성된 제1 도전형의 제1 웰 영역 내에 형성되고, 제1 짝수 선택 트랜지스터 및 제1 홀수 선택 트랜지스터는 제1 웰 영역과 분리된 제1 도전형의 제2 웰 영역 내에 형성되는 불휘발성 반도체 메모리 장치.
  11. 청구항 1 또는 2에 있어서,
    상기 불휘발성 반도체 메모리 장치는 선택된 블록의 선택 페이지의 독출을 수행하는 독출 수단을 더 포함하고,
    상기 독출 수단은 프리차지 동작, 스트링의 선택 방전 동작, 센싱 동작을 제어하는 불휘발성 반도체 메모리 장치.
  12. 청구항 11에 있어서,
    상기 프리차지 동작에 있어서, 짝수 로컬 비트 라인의 독출을 수행할 때, 상기 짝수 공급 수단이 짝수 로컬 비트 라인에 프리차지 전압을 공급하고, 홀수 로컬 비트 라인의 독출을 수행할 때, 상기 홀수 공급 수단이 홀수 로컬 비트 라인에 프리차지 전압을 공급하는 불휘발성 반도체 메모리 장치.
  13. 청구항 11에 있어서,
    상기 프리차지 동작에 있어서, 글로벌 비트 라인에 프리차지 전압을 공급하는 불휘발성 반도체 메모리 장치.
  14. 청구항 11에 있어서,
    상기 선택 방전 동작에 있어서, 선택된 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인에 패스 전압을 인가하며, 비트 라인측 트랜지스터 및 소스 라인측 트랜지스터를 도통시키고, 프리차지된 로컬 비트 라인의 선택적 방전을 수행하고, 로컬 비트 라인에 메모리 셀에 메모리된 데이터에 따른 전위를 홀딩시키는 불휘발성 반도체 메모리 장치.
  15. 청구항 11에 있어서,
    상기 센싱 동작에 있어서, 선택된 로컬 비트 라인을 글로벌 비트 라인에 접속하는 불휘발성 반도체 메모리 장치.
  16. 청구항 1 또는 2에 있어서,
    상기 불휘발성 반도체 메모리 장치는 선택된 블록의 선택 페이지의 프로그램을 수행하는 프로그램 수단을 더 포함하고,
    상기 프로그램 수단은 프리차지 동작, 스트링의 선택 방전 동작, 프로그래밍 동작을 제어하는 불휘발성 반도체 메모리 장치.
  17. 청구항 16에 있어서,
    상기 프리차지 동작에 있어서, 짝수 로컬 비트 라인의 프로그램을 수행할 때, 상기 짝수 공급 수단 및 상기 홀수 공급 수단은 짝수 로컬 비트 라인 및 홀수 로컬 비트 라인에 프리차지 전압을 공급하는 불휘발성 반도체 메모리 장치.
  18. 청구항 16에 있어서,
    상기 프리차지 동작에 있어서, 홀수 로컬 비트 라인의 프로그램을 수행할 때, 상기 짝수 공급 수단 및 상기 홀수 공급 수단은 짝수 로컬 비트 라인 및 홀수 로컬 비트 라인에 프리차지 전압을 공급하는 불휘발성 반도체 메모리 장치.
  19. 청구항 17에 있어서,
    상기 프리차지 동작에 있어서, 비트 라인측 선택 트랜지스터가 도통되고, 소스 라인측 선택 트랜지스터가 비도통으로 되며, 선택 워드 라인 및 비선택 워드 라인에 패스 전압이 인가되는 불휘발성 반도체 메모리 장치.
  20. 청구항 16에 있어서,
    상기 선택 방전 동작에 있어서, 글로벌 비트 라인에 프로그래밍해야 할 데이터에 따른 전압을 공급하고, 짝수 로컬 비트 라인의 프로그램을 수행할 때, 짝수 로컬 비트 라인을 글로벌 비트 라인에 시분할적으로 접속시키고, 짝수 로컬 비트 라인을 선택적으로 방전시키며, 홀수 로컬 비트 라인의 프로그램을 수행할 때, 홀수 로컬 비트 라인을 글로벌 비트 라인에 시분할적으로 접속시키고, 홀수 로컬 비트 라인을 선택적으로 방전시키는 불휘발성 반도체 메모리 장치.
  21. 청구항 1 또는 2에 있어서,
    상기 불휘발성 반도체 메모리 장치는 또한 선택 수단에 의해 선택된 블록 단위로 데이터를 소거하는 소거 수단을 포함하는 불휘발성 반도체 메모리 장치.
  22. 청구항 1 또는 2에 있어서,
    불휘발성 반도체 메모리 장치는,
    어드레스 정보에 따라 메모리 어레이 중에서 글로벌 블록을 선택하는 글로벌 블록 선택 수단;
    어드레스 정보에 따라 선택된 글로벌 블록 중에서 블록을 선택하는 블록 선택 수단; 및
    복수의 글로벌 비트 라인에 접속되고, 독출된 데이터 또는 프로그래밍해야 할 데이터를 홀딩하는 홀딩 수단;을 더 포함하는 불휘발성 반도체 메모리 장치.
KR1020160035318A 2015-10-22 2016-03-24 불휘발성 반도체 메모리 장치 KR101746758B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2015-207736 2015-10-22
JP2015207736A JP6122478B1 (ja) 2015-10-22 2015-10-22 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20170047152A KR20170047152A (ko) 2017-05-04
KR101746758B1 true KR101746758B1 (ko) 2017-06-13

Family

ID=58558988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160035318A KR101746758B1 (ko) 2015-10-22 2016-03-24 불휘발성 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US9672922B2 (ko)
JP (1) JP6122478B1 (ko)
KR (1) KR101746758B1 (ko)
CN (1) CN106611618B (ko)
TW (1) TWI585777B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842657B1 (en) * 2017-05-18 2017-12-12 Sandisk Technologies Llc Multi-state program using controlled weak boosting for non-volatile memory
TWI627636B (zh) * 2017-05-23 2018-06-21 旺宏電子股份有限公司 感測放大器以及用於其位元線電壓補償的方法
JP6770140B1 (ja) * 2019-06-20 2020-10-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびその動作方法
JP6928698B1 (ja) * 2020-08-05 2021-09-01 ウィンボンド エレクトロニクス コーポレーション 半導体装置および読出し方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004326965A (ja) 2003-04-25 2004-11-18 Toshiba Corp 不揮発性半導体記憶装置
JP2007133927A (ja) 2005-11-08 2007-05-31 Toshiba Corp 半導体記憶装置及びその制御方法
JP2011198431A (ja) 2010-03-23 2011-10-06 Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 不揮発性半導体記憶装置及びその読み出し方法
US8120959B2 (en) 2008-05-30 2012-02-21 Aplus Flash Technology, Inc. NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a programmable select gating transistor, and circuits and methods for operating same
WO2014107796A1 (en) 2013-01-10 2014-07-17 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and heirarchical bitline configuration
US20150078086A1 (en) 2013-09-14 2015-03-19 Aplus Flash Technology, Inc Multi-task concurrent/pipeline nand operations on all planes
US20150117103A1 (en) 2012-10-16 2015-04-30 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9245639B1 (en) 2014-10-13 2016-01-26 Windbound Electronics Corporation NAND flash memory array architecture having low read latency and low program disturb

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
ITRM20010524A1 (it) * 2001-08-30 2003-02-28 Micron Technology Inc Struttura a schiera di memoria flash.
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
KR100746292B1 (ko) * 2006-07-04 2007-08-03 삼성전자주식회사 비휘발성 메모리 장치
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
JP5231972B2 (ja) * 2008-12-18 2013-07-10 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置
KR20110099564A (ko) * 2010-03-02 2011-09-08 삼성전자주식회사 리페어 효율을 향상하기 위한 플래시 메모리 장치 및 그것의 동작 방법
JP2012014820A (ja) * 2010-07-05 2012-01-19 Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法
JP5661353B2 (ja) * 2010-07-06 2015-01-28 スパンション エルエルシー 不揮発性半導体記憶装置
JP5565948B2 (ja) 2010-07-23 2014-08-06 ウィンボンド エレクトロニクス コーポレーション 半導体メモリ
JP5550609B2 (ja) 2011-07-13 2014-07-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
WO2013075067A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low voltage page buffer for use in nonvolatile memory design

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004326965A (ja) 2003-04-25 2004-11-18 Toshiba Corp 不揮発性半導体記憶装置
JP2007133927A (ja) 2005-11-08 2007-05-31 Toshiba Corp 半導体記憶装置及びその制御方法
US8120959B2 (en) 2008-05-30 2012-02-21 Aplus Flash Technology, Inc. NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a programmable select gating transistor, and circuits and methods for operating same
JP2011198431A (ja) 2010-03-23 2011-10-06 Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 不揮発性半導体記憶装置及びその読み出し方法
US20150117103A1 (en) 2012-10-16 2015-04-30 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
WO2014107796A1 (en) 2013-01-10 2014-07-17 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and heirarchical bitline configuration
US20150078086A1 (en) 2013-09-14 2015-03-19 Aplus Flash Technology, Inc Multi-task concurrent/pipeline nand operations on all planes
US9245639B1 (en) 2014-10-13 2016-01-26 Windbound Electronics Corporation NAND flash memory array architecture having low read latency and low program disturb

Also Published As

Publication number Publication date
US9672922B2 (en) 2017-06-06
JP6122478B1 (ja) 2017-04-26
TWI585777B (zh) 2017-06-01
US20170117046A1 (en) 2017-04-27
CN106611618B (zh) 2020-02-14
KR20170047152A (ko) 2017-05-04
CN106611618A (zh) 2017-05-03
JP2017079088A (ja) 2017-04-27
TW201715519A (zh) 2017-05-01

Similar Documents

Publication Publication Date Title
US6307807B1 (en) Nonvolatile semiconductor memory
US8659950B1 (en) Semiconductor memory device
US10418113B2 (en) Operation method for suppressing floating gate (FG) coupling
US9466380B2 (en) Semiconductor memory column decoder device and method
JP5619812B2 (ja) 半導体記憶装置
US8717816B2 (en) Semiconductor memory device
JP2015222611A (ja) 半導体集積回路装置
JP5883494B1 (ja) 不揮発性半導体記憶装置
KR101767228B1 (ko) 불휘발성 반도체 메모리 장치 및 그 소거 방법
US9865358B2 (en) Flash memory device and erase method thereof capable of reducing power consumption
KR101746758B1 (ko) 불휘발성 반도체 메모리 장치
JP2011060377A (ja) 半導体記憶装置及びその書き込み制御方法
KR102333241B1 (ko) 반도체 장치 및 이의 동작 방법
CN103177758A (zh) 半导体存储装置
KR100948483B1 (ko) 반도체 메모리 장치
CN113782083B (zh) 半导体存储装置及预充电方法
JP2015015069A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant