JP2011198431A - 不揮発性半導体記憶装置及びその読み出し方法 - Google Patents

Abstract

【課題】読み出し動作を高速化できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１Ｂは、ビット線方向Ｂ及びワード線方向Ｗに複数のメモリセルが配列され、ロウデコーダ１０１及びカラムデコーダによって制御対象メモリセルが指定されるメモリプレーン１１０を有する。メモリプレーン１１０は、少なくとも１つのメモリセルが接続されており、ビット線方向Ｂに沿って延びる複数のビット線ＢＬと、少なくとも１つのビット線ＢＬが設けられた複数のメモリセルエリア１１１〜１１４と、複数のメモリセルエリア１１１〜１１４毎に設けられた複数のサブラッチ回路ＳＵＢＬＡＴとを備える。複数のサブラッチ回路ＳＵＢＬＡＴのそれぞれは、自回路と対応するメモリセルエリアに設けられたビット線ＢＬの電位を検出して、検出結果を保持する。
【選択図】図１２

Description

本発明は、電気的にデータを書き換え可能な不揮発性半導体記憶装置及びその読み出し方法に関する。

電気的にデータを書き換え可能な不揮発性半導体記憶装置の一つであるＮＡＮＤ型の不揮発性半導体記憶装置は、外部電源から電源供給が遮断された状態においてもデータを保存した状態を維持でき、且つ高集積化が可能であるため、近年急速に普及している。

このような不揮発性半導体記憶装置に設けられるメモリセルアレイは、ビット線と、ビット線に交差して配置されるワード線と、ビット線方向及びワード線方向に配列された複数のメモリセルとを有する。メモリセルに格納されたデータは、ビット線を介し、メインバッファから読み出される。

また、不揮発性半導体記憶装置における書き込み動作の高速化を目的として、グローバルビット線と、メモリセルが電気的に接続されるセクションビット線との２種類のビット線をメモリセルアレイに設け、セクションビット線を選択的にグローバルビット線に接続する技術が提案されている（特許文献１参照）。

特開２００４−３２６９７４号公報

しかしながら、特許文献１に記載の技術では、読み出し動作において１つのデータラッチ回路でビット線の電位を検出してデータを保持している。このため、例えばデータラッチ回路から遠くのメモリセルについて読み出しを行うような場合、ビット線の容量及び抵抗による負荷に起因して、読み出し動作を高速に行うことができないという問題があった。

そこで、本発明は、読み出し動作を高速化できる不揮発性半導体記憶装置及びその読み出し方法を提供する。

本発明に係る不揮発性半導体記憶装置の第１の特徴は、ビット線方向（ビット線方向Ｂ）及びワード線方向（ワード線方向Ｗ）に複数のメモリセル（メモリセルＭＣ）が配列されたメモリプレーン（例えばメモリプレーン１１０）を有しており、前記メモリプレーンに設けられた前記複数のメモリセルの中から、制御対象メモリセルを指定するように構成された１対のデコーダ（ロウデコーダ１０１、カラムデコーダ＆読み出し判定回路２０６）を有する不揮発性半導体記憶装置（不揮発性半導体記憶装置１Ｂ，１Ｄ，１Ｅ）であって、少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線（ビット線ＢＬ）と、少なくとも１つのビット線が設けられており、前記メモリプレーンに設けられた複数のメモリセルエリア（例えばメモリセルエリア１１１〜１１４）と、前記複数のメモリセルエリア毎に設けられた複数のサブラッチ回路（サブラッチ回路ＳＵＢＬＡＴ）とを備え、前記複数のサブラッチ回路のそれぞれは、自回路と対応するメモリセルエリアに設けられたビット線の電位を検出して、検出結果を保持することを要旨とする。

上記の特徴において、前記メモリプレーンは、前記ビット線方向に沿って延びるメインデータ線（ＭＤＬ）を有しており、前記メインデータ線上に設けられたメモリセルエリアは、自エリアに設けられたビット線と前記メインデータ線とを電気的に接続するか否かを切り替えるように構成されたビット線スイッチ（ビット線スイッチＳＳＥＬ）を有してもよい。

上記の特徴において、前記複数のメモリセルエリアは、第１メモリセルエリア（例えばメモリセルエリア１１１）と、前記第１メモリセルエリアと隣り合って設けられた第２メモリセルエリア（例えばメモリセルエリア１１２）とを含み、前記第１メモリセルエリアと対応する第１サブラッチ回路又は前記第２メモリセルエリアと対応する第２サブラッチ回路は、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に設けられてもよい。

上記の特徴において、前記複数のサブラッチ回路毎に設けられた複数のサブラッチ回路スイッチ（サブラッチ回路スイッチＳＬＳＥＬ）と、前記複数のビット線スイッチ及び前記複数のサブラッチ回路スイッチを制御するように構成された第１制御回路（ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０）とをさらに備え、前記第１制御回路は、前記制御対象メモリセルと対応するサブラッチ回路と前記制御対象メモリセルが設けられたビット線とを電気的に接続するように、前記複数のビット線スイッチ及び前記複数のサブラッチ回路を制御し、前記制御対象メモリセルと対応するサブラッチ回路以外のサブラッチ回路と前記制御対象メモリセルが設けられたビット線以外のビット線とを電気的に遮断するように、前記複数のビット線スイッチ及び前記複数のサブラッチ回路スイッチを制御してもよい。

上記の特徴において、前記メモリプレーンは、前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に接続するか否かを切り替えるように構成されたメインデータ線スイッチ（ＴＳＬ）を有してもよい。

上記の特徴において、前記メインデータ線上に設けられたメモリセルエリアは、第１メモリセルエリア（例えばメモリセルエリア１１１）と、メインバッファ側において前記第１メモリセルエリアと隣り合って設けられた第２メモリセルエリア（例えばメモリセルエリア１１２）とを含み、前記メインデータ線スイッチは、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に配置されてもよい。

上記の特徴において、前記メインデータ線スイッチを制御するように構成された第２制御回路（メインデータ線スイッチコントローラ２３０）をさらに備え、前記第１メモリセルエリアと対応する第１サブラッチ回路は、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に設けられており、かつ、前記メインデータ線に電気的に接続されており、前記メインデータ線スイッチは、前記第１サブラッチ回路と前記第２メモリセルエリアとの間の電気的な接続経路上に設けられており、前記第２制御回路は、前記第１メモリセルエリアに設けられたメモリセルが検出対象メモリセルとして指定された場合に、前記第１メモリセルエリアに設けられたメインデータ線と前記第２メモリセルエリアに設けられたメインデータ線とを電気的に遮断するように前記メインデータ線スイッチを制御してもよい。

上記の特徴において、前記第２制御回路は、前記第１メモリセルエリアに設けられたメモリセルが転送対象メモリセルとして指定された場合に、前記第１メモリセルエリアに設けられたメインデータ線と前記第２メモリセルエリアに設けられたメインデータ線とを電気的に接続してもよい。

上記の特徴において、前記第１メモリセルエリアと対応する第１サブラッチ回路（サブラッチ回路ＳＵＢＬＡＴｅ）及び前記第２メモリセルエリアと対応する第２サブラッチ回路（サブラッチ回路ＳＵＢＬＡＴｏ）は、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に設けられてもよい。

上記の特徴において、前記複数のサブラッチ回路毎に設けられた複数のサブラッチ回路スイッチ（サブラッチ回路スイッチＳＬＳＥＬｅ、サブラッチ回路スイッチＳＬＳＥＬｏ）と、前記メインデータ線スイッチ及び前記複数のサブラッチ回路スイッチを制御するように構成された第３制御回路（メインデータ線スイッチコントローラ２３０、サブラッチ回路コントローラ２２０）とをさらに備え、前記メインデータ線スイッチは、前記第１サブラッチ回路と前記第２サブラッチ回路との間の電気的な接続経路上に設けられており、前記第３制御回路は、前記第１メモリセルエリア及び前記第２メモリセルエリアに設けられたメモリセルが検出対象メモリセルとして指定された場合に、前記第１メモリセルエリアに設けられたメインデータ線と前記第２メモリセルエリアに設けられたメインデータ線とを電気的に遮断するように前記メインデータ線スイッチを制御し、前記第１サブラッチ回路と前記第１メモリセルエリアに設けられたビット線とを電気的に接続するように、前記第１サブラッチ回路と対応する第１サブラッチ回路スイッチを制御し、前記第２サブラッチ回路と前記第２メモリセルエリアに設けられたビット線とを電気的に接続するように、前記第２サブラッチ回路と対応する第２サブラッチ回路スイッチを制御してもよい。

本発明に係る不揮発性半導体記憶装置の第２の特徴は、ビット線方向（ビット線方向Ｂ）及びワード線方向（ワード線方向Ｗ）に複数のメモリセル（メモリセルＭＣ）が配列された不揮発性半導体記憶装置（不揮発性半導体記憶装置１Ｃ〜１Ｅ）であって、前記ビット線方向に沿って延びるメインデータ線（ＭＤＬ）と、少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線（ビット線ＢＬ）と、前記複数のビット線のそれぞれと前記メインデータ線とを電気的に接続するか否かを切り替える複数のビット線スイッチ（ビット線スイッチＳＳＥＬ）と、前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に接続するか否かを切り替えるように構成されたメインデータ線スイッチ（ＴＳＬ）と、前記メインデータ線スイッチを制御するように構成された制御回路（メインデータ線スイッチコントローラ２３０）とを備え、前記制御回路は、前記メインデータ線スイッチに対して、メインバッファ（例えばメインバッファ１５０ａ）の反対側に設けられたメモリセルが転送対象メモリセルとして指定された場合に、前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に接続するように前記メインデータ線スイッチを制御することを要旨とする。

上記の特徴において、前記制御回路は、前記メインデータ線スイッチに対して、前記メインバッファ側に設けられたメモリセルが転送対象メモリセルとして指定された場合に、前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に遮断するようにメインデータ線スイッチを制御してもよい。

本発明に係る不揮発性半導体記憶装置の第３の特徴は、ビット線方向（ビット線方向Ｂ）及びワード線方向（ワード線方向Ｗ）に複数のメモリセル（メモリセルＭＣ）が配列された不揮発性半導体記憶装置（不揮発性半導体記憶装置１Ａ〜１Ｅ）であって、前記ビット線方向に沿って延びるメインデータ線（ＭＤＬ）と、少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線（ビット線ＢＬ）と、前記複数のビット線のそれぞれと前記メインデータ線とを電気的に接続するか否かを切り替える複数のビット線スイッチ（ビット線スイッチＳＳＥＬ）と、前記複数のビット線スイッチを制御するように構成された制御回路（ビット線スイッチコントローラ２１０）と、前記メインデータ線をチャージするように構成されたチャージ回路（サブラッチ回路ＳＵＢＬＡＴ又はメインバッファ１５０）と、検出対象メモリセルが接続されたビット線の電位を検出するように構成された検出回路（サブラッチ回路ＳＵＢＬＡＴ又はメインバッファ１５０）とを備え、前記制御回路は、前記検出回路による検出前において、前記チャージ回路によるチャージを行うときに、前記複数のビット線の全てと前記メインデータ線とを電気的に接続するように前記複数のビット線スイッチを制御し、前記検出回路による検出を行うときに、前記検出対象メモリセルが接続されたビット線のみと前記メインデータ線とを電気的に接続するように前記複数のビット線スイッチを制御してもよい。

上記の特徴において、前記制御回路は、前記検出回路による検出後において、前記チャージ回路によるチャージを行うときに、前記複数のビット線の全てと前記メインデータ線とを電気的に接続するように前記複数のビット線スイッチを制御してもよい。

本発明に係る不揮発性半導体記憶装置の第４の特徴は、ビット線方向（ビット線方向Ｂ）及びワード線方向（ワード線方向Ｗ）に複数のメモリセル（メモリセルＭＣ）が配列された不揮発性半導体記憶装置（不揮発性半導体記憶装置１Ａ）であって、前記ビット線方向に沿って延びるメインデータ線（ＭＤＬ）と、少なくとも１つのメモリセルが接続され、前記ビット線方向に沿って延びる第１ビット線（例えばビット線ＢＬ０）と、少なくとも１つのメモリセルが接続され、前記ビット線方向に沿って延びる第２ビット線（例えばビット線ＢＬ１）と、前記第１ビット線と前記メインデータ線とを電気的に接続するか否かを切り替えるように構成された第１ビット線スイッチ（ビット線スイッチＳＳＥＬ０）と、前記第２ビット線と前記メインデータ線とを電気的に接続するか否かを切り替えるように構成された第２ビット線スイッチ（ビット線スイッチＳＳＥＬ１）とを備え、前記第１ビット線スイッチは、前記ビット線方向において、前記第１ビット線の一端部（端部８０１）に設けられており、前記第２ビット線スイッチは、前記ビット線方向において、前記第２ビット線の他端部（端部８０２）に設けられることを要旨とする。

上記の特徴において、前記ワード線方向において、前記第１ビット線及び前記第２ビット線が交互に配列されるように、複数の第１ビット線（ビット線ＢＬ０、ビット線ＢＬ２）及び複数の第２ビット線（ビット線ＢＬ１、ビット線ＢＬ３）が設けられており、前記複数の第１ビット線のうち、互いに隣り合う２つの第１ビット線（ビット線ＢＬ０、ビット線ＢＬ２）に設けられた２つの第１ビット線スイッチ（ビット線スイッチＳＳＥＬ０、ビット線スイッチＳＳＥＬ２）の間隔（間隔Ｇ１）は、ビット線の最小ピッチの２倍であり、前記複数の第２ビット線のうち、互いに隣り合う２つの第２ビット線（ビット線ＢＬ１、ビット線ＢＬ３）に設けられた２つの第２ビット線スイッチ（ビット線スイッチＳＳＥＬ１、ビット線スイッチＳＳＥＬ３）の間隔（間隔Ｇ２）は、ビット線の最小ピッチの２倍であってもよい。

上記の特徴において、前記メインデータ線は、前記ビット線よりも太くてもよい。

上記の特徴において、前記ビット線スイッチは、メモリセルエリア内のメモリセルと同一の設計ルールで形成するトランジスタ構造により構成されてもよい。

本発明に係る不揮発性半導体記憶装置の第５の特徴は、ビット線方向（ビット線方向Ｂ）及びワード線方向（ワード線方向Ｗ）に複数のメモリセル（メモリセルＭＣ）が配列された不揮発性半導体記憶装置（不揮発性半導体記憶装置１Ａ〜１Ｅ）であって、前記ビット線方向に沿って延びる複数のメインデータ線（ＭＤＬ）と、少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線（ビット線ＢＬ）と、少なくとも１つのビット線が設けられており、少なくとも１つのメインデータ線上に設けられた複数のメモリセルエリア（例えばメモリセルエリア１１１〜１１４）と、前記複数のメインデータ線を介して前記複数のビット線をチャージするように構成されたチャージ回路（サブラッチ回路ＳＵＢＬＡＴ又はメインバッファ１５０）と、検出対象メモリセルが接続されたビット線の電位を検出するように構成された検出回路（サブラッチ回路ＳＵＢＬＡＴ又はメインバッファ１５０）とを備え、前記チャージ回路は、前記検出回路による検出前において、前記複数のメモリセルエリアのうち、２以上のメモリセルエリアに設けられた２以上のビット線を同時にチャージすることを要旨とする。

本発明に係る読み出し方法の第１の特徴は、第１のメモリセルエリアに設けられた第１のビット線と前記第１のメモリセルエリアに設けられたメインデータ線とを電気的に接続するステップと、第２のメモリセルエリアに設けられた第２のビット線と前記第２のメモリセルエリアに設けられたメインデータ線とを電気的に接続するステップと、前記第１のビット線及び前記第２のビット線をチャージするステップと、前記第１のメモリセルエリアに設けられたメインデータ線と前記第２のメモリセルエリアに設けられたメインデータ線とを電気的に遮断するステップと、前記第１のメモリセルエリアに設けられたメインデータ線を介し、前記第１のビット線の電位を検出する第１の検出ステップと、前記第２のメモリセルエリアに設けられたメインデータ線を介し、前記第２のビット線の電位を検出する第２の検出ステップとを有し、前記第１の検出ステップと前記第２の検出ステップとを同時に行うことを要旨とする。

本発明に係る読み出し方法の第２の特徴は、メモリセルエリアに設けられた第１のビット線及び第２のビット線と、前記メモリセルエリアに設けられたメインデータ線とを電気的に接続するステップと、前記第１のビット線及び前記第２のビット線を前記メインデータ線を介して同時にチャージするステップと、前記第２のビット線と前記メインデータ線とを電気的に遮断するステップと、前記第１のビット線の電位を前記メインデータ線を介して検出するステップと、前記第１のビット線と前記メインデータ線とを電気的に遮断するステップと、前記第２のビット線と前記メインデータ線とを電気的に接続するステップと、前記第２のビット線の電位を前記メインデータ線を介して検出するステップとを有することを要旨とする。

本発明によれば、読み出し動作を高速化できる不揮発性半導体記憶装置及びその読み出し方法を提供できる。

本発明の第１実施形態に係る不揮発性半導体記憶装置の全体概略構成図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の概略レイアウト図である。 本発明の第１実施形態に係るメモリセルエリアの概略レイアウト図である。 本発明の第１実施形態に係るビット線スイッチ周辺のレイアウト図である。 本発明の第１実施形態に係るメモリストリング領域およびスイッチ領域の断面概略図である。図５（ａ）は、図４のＡ−Ａ間の断面図であり、図５（ｂ）は、図４のＢ−Ｂ間の断面図であり、図５（ｃ）は、図４のＣ−Ｃ間の断面図である。 本発明の第１実施形態に係るメモリセルエリアの等価回路図である。 本発明の第１実施形態に係るメモリストリングの等価回路図である。 本発明の第１実施形態に係るメインバッファの回路構成図である。 本発明の第１実施形態に係るビット線スイッチコントローラの回路構成図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の全体概略構成図である。 本発明の第２実施形態に係るメモリセルアレイの概略レイアウト図である。 本発明の第２実施形態に係るサブラッチ回路の概略構成図である。 本発明の第２実施形態に係るサブラッチ回路の回路構成図である。 本発明の第２実施形態に係るサブラッチ回路コントローラの回路構成図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の全体概略構成図である。 本発明の第３実施形態に係るメモリセルアレイの概略レイアウト図である。 本発明の第３実施形態に係るメインデータ線スイッチの回路構成図である。 本発明の第３実施形態に係るメインデータ線スイッチコントローラの回路構成図である。 本発明の第３実施形態に係るメインデータ線スイッチの制御方法を説明するための動作概念図である。 本発明の第４実施形態に係る不揮発性半導体記憶装置の全体概略構成図である。 本発明の第４実施形態に係るメモリセルアレイの概略レイアウト図である。 本発明の第４実施形態に係るサブラッチ回路及びメインデータ線スイッチの回路構成図である。 本発明の第４実施形態に係るサブラッチ回路、サブラッチ回路スイッチ、及びメインデータ線スイッチの動作例を示す図である。 本発明の第４実施形態に係るサブラッチ回路からメインバッファへのデータ転送の動作例を示す図である。 本発明の第５実施形態に係る不揮発性半導体記憶装置の全体概略構成図である。 本発明の第５実施形態に係るメモリセルアレイの概略レイアウト図である。 本発明の第５実施形態に係るサブラッチ回路及びメインデータ線スイッチの回路構成図である。 本発明の第５実施形態に係るサブラッチ回路、サブラッチ回路スイッチ、及びメインデータ線スイッチの動作概要を示す図である。 本発明の第５実施形態に係るサブラッチ回路からメインバッファへのデータ転送の動作例を示す図である。 本発明の第５実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。 本発明の第５実施形態に係る不揮発性半導体記憶装置の動作を示すタイムチャートである。 本発明の第６実施形態に係る読み出し方法を示すフローチャートである。 本発明の第６実施形態に係る読み出し方法を示すタイムチャートである。

図面を参照して、本発明に係る不揮発性半導体記憶装置の第１実施形態〜第６実施形態、及びその他の実施形態を説明する。以下、各実施形態における図面において、同一又は類似の部分には同一又は類似の符号を付す。

ただし、図面は模式的なものであり、各寸法の比率などは現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれる。

（１）第１実施形態
以下、第１実施形態に係る不揮発性半導体記憶装置について、（１．１）全体概略構成、（１．２）メモリセルアレイの構成、（１．３）回路構成、（１．４）第１実施形態の効果の順で説明する。

（１．１）全体概略構成
図１は、第１実施形態に係る不揮発性半導体記憶装置１Ａの全体概略構成図である。

図１に示すように、不揮発性半導体記憶装置１Ａは、コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチとコマンドジェネレータとからなるアドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、メモリセルアレイ１００Ａ、カラムデコーダと読み出し判定回路とからなるカラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、及びビット線スイッチコントローラ２１０を有する。

コマンド信号は、アドレスラッチイネーブル（ＡＬＥ）、読み出しイネーブル（／ＲＥ）、チップイネーブル（／ＣＥ）、書き込みイネーブル（／ＷＥ）、コマンドラッチイネーブル（／ＣＬＥ）、及びコマンド・アドレス・データ入出力（Ｉ／Ｏ）等を含み、外部からコマンドデコーダ２０１に入力される。コマンドデコーダ２０１は、入力されたコマンド信号をデコードし、そのデコード結果をメモリコントローラ２０２に出力する。メモリコントローラ２０２は、コマンドデコーダ２０１からデコード結果が入力され、その入力に応じてメモリセルアレイ１００Ａ及びカラムデコーダ＆読み出し判定回路２０６を制御する。

また、アドレス信号Ａ０−ｎは、外部からアドレスラッチ＆コマンドジェネレータ２０３に入力される。アドレスラッチ２０３は、外部から入力されたアドレス信号Ａ０−ｎをラッチし、コマンドジェネレータ２０３は、外部から入力されたアドレス信号Ａ０−ｎに対応するコマンドの生成を行う。アドレスラッチ＆コマンドジェネレータ２０３でラッチされたアドレス信号Ａ０−ｎは、アドレスデコーダ２０４に出力される。アドレスデコーダ２０４は、入力されたアドレス信号Ａ０−ｎをデコードし、そのデコード結果を、センスアンプコントローラ２０５、カラムデコーダ＆読み出し判定回路２０６、ビット線スイッチコントローラ２１０、及びメモリセルアレイ１００Ａに出力する。

センスアンプコントローラ２０５は、アドレスデコーダ２０４からデコード結果が入力され、その入力に応じてメモリセルアレイ１００Ａ内のメインバッファ１５０ａ，１５０ｂ…（図２参照）を制御する。カラムデコーダ＆読み出し判定回路２０６は、アドレスデコーダ２０４からデコード結果が入力され、その入力に応じてビット線を選択し、メモリセルアレイ１００Ａ内のロウデコーダと共に、メモリセルアレイ１００Ａ内の複数のメモリセルの中から制御対象メモリセルを指定する。

ビット線スイッチコントローラ２１０は、アドレスデコーダ２０４からデコード結果が入力され、その入力に応じてメモリセルアレイ１００Ａ内のビット線スイッチＳＳＥＬ（図４参照）を制御する。ビット線スイッチコントローラ２１０の詳細については後述する。

読み出し判定回路２０６は、制御対象メモリセルからデータを読み出し、その読み出しデータの判定を行い、読み出しデータをＳＲＡＭキャッシュ回路２０７に出力する。ＳＲＡＭキャッシュ回路２０７は、カラムデコーダ＆読み出し判定回路２０６から読み出しデータが入力され、その読み出しデータを一時的に記憶する。読み出しデータは、ＳＲＡＭキャッシュ回路２０７から出力され、Ｄ−フリップ・フロップにより構成されるデータラッチ回路２０８でラッチされ、Ｉ／Ｏバッファ２０９を経由して外部に出力される。一方、書き込み動作時において、外部からＩ／Ｏバッファ２０９を経由してデータラッチ回路２０８にデータが入力される。なお、ＳＲＡＭキャッシュ回路２０７が省略された構成も可能である。

（１．２）メモリセルアレイの構成
図２は、メモリセルアレイ１００Ａの概略レイアウト図である。本実施形態において、メインデータ線はＭＤＬとして、ビット線は、ＢＬとして説明する。また、ビット線方向Ｂにおけるメインバッファ１５０側をＤ１側と称し、メインバッファ１５０の反対側をＤ２側と称する。

図２に示すように、メモリセルアレイ１００Ａは、メモリプレーン１１０，１２０…、ロウデコーダ１０１，１０２…、及びメインバッファ１５０ａ，１５０ｂ…を有する。入出力パッド１９０や、上述した各種回路は、不揮発性半導体記憶装置１Ａにおけるメインバッファ１５０ａ，１５０ｂ…側の端部に配置される。

メモリプレーン１１０，１２０…のそれぞれは、メインデータ線ＭＤＬ、複数のビット線ＢＬ、及び複数のワード線ＷＬを有する。

メインデータ線ＭＤＬ及び複数のビット線ＢＬのそれぞれは、ビット線方向Ｂに沿って延びる。

複数のワード線ＷＬのそれぞれは、ロウデコーダからワード線方向Ｗに沿って延びる。メモリセルＭＣ（図７参照）は、ワード線ＷＬとビット線ＢＬとの交差部分に設けられる。すなわち、メモリプレーン１１０，１２０…のそれぞれにおいて、複数のメモリセルＭＣがビット線方向Ｂ及びワード線方向Ｗに配列される。メモリセルＭＣは、例えば浮遊ゲート及び制御ゲートのスタックゲート構造を有する閾値可変トランジスタであるものとするが、他の構造を採用してもよい。

ロウデコーダ１０１，１０２…は、メモリプレーン１１０，１２０…毎に設けられる。ロウデコーダ１０１，１０２…は、メモリプレーン１１０，１２０…とワード線方向Ｗに隣り合って配置される。ロウデコーダが配置される領域は、ビット線方向Ｂに沿って延びる。

メインバッファ１５０ａ，１５０ｂ…は、メモリプレーン１１０，１２０…毎に設けられる。メインバッファ１５０ａ，１５０ｂ…は、メモリプレーン１１０，１２０…とビット線方向Ｂに隣り合って配置される。ただし、メインバッファ１５０ａ，１５０ｂ…をメモリプレーン１１０，１２０…毎に設ける構成に限らず、複数のメモリセルエリアと対応させて１つのメインバッファを設ける構成でもよい。

図３は、メモリプレーン１１０の概略レイアウト図である。他のメモリプレーン１２０，１３０…はメモリプレーン１１０と同様に構成されるため、ここではメモリプレーン１１０についてのみ説明する。

図３に示すように、メモリプレーン１１０は、偶数番スイッチ領域１１０ａ、メモリストリング領域１１０ｂ、及び奇数番スイッチ領域１１０ｃを有する。偶数番のビット線ＢＬ及び偶数番のメモリセルＭＣと対応するビット線スイッチＳＳＥＬは、偶数番スイッチ領域１１０ａに設けられる。複数のメモリストリングＳＴＲ（図６参照）は、メモリストリング領域１１０ｂに設けられる。奇数番のビット線ＢＬ及び奇数番のメモリセルＭＣと対応するビット線スイッチＳＳＥＬは、奇数番スイッチ領域１１０ｃに設けられる。

また、偶数番スイッチ領域１１０ａ及び奇数番スイッチ領域１１０ｃは、メモリストリング領域１１０ｂとビット線方向Ｂに隣り合って設けられる。メモリストリング領域及びスイッチ領域は、メモリプレーン１１０内において、メインバッファ１５０ａからＤ２側に向けて、交互に形成される。メインバッファに隣り合う領域は、メモリストリング領域で構成させるとよい。

なお、用語「スイッチ」とは、メモリセルＭＣと同等に浮遊ゲート及び制御ゲートのスタックゲート構造を有するトランジスタ、制御ゲートのみを有する通常のトランジスタ構造を有するトランジスタの両方を含む概念である。ビット線スイッチＳＳＥＬは、メモリセルエリア内のメモリセルと同一の設計ルールで形成するトランジスタ構造により構成されるとよい。

図４は、偶数番スイッチ領域１１０ａ、メモリストリング領域１１０ｂ、及び奇数番スイッチ領域１１０ｃのレイアウト図である。ＳＳＥＬｅｌ０、ＳＳＥＬｅｌ１、ＳＳＥＬｅｕ０、ＳＳＥＬｅｕ１及びＳＳＥＬoｕ０、ＳＳＥＬoｕ１の表記において、「ｅ」は偶数番を意味し、「ｏ」は奇数番を意味し、偶数番スイッチ領域１１０ａまたは奇数番スイッチ領域１１０ｃ中の「ｌ」はＤ１側と対応することを意味し、「ｕ」はＤ２側と対応することを意味する。

図４に示すように、ロウデコーダ１０１からワード線方向Ｗに沿って延びる複数の偶数番用選択線ＳＳＥＬｅは、偶数番スイッチ領域１１０ａに配置される。ビット線スイッチＳＳＥＬ０及びビット線スイッチＳＳＥＬ２は、偶数番スイッチ領域１１０ａにおいて、図４中の破線で囲む位置に設けられる。ビット線スイッチＳＳＥＬ０はビット線ＢＬ０のＤ２側の端部８０１に設けられる。ビット線スイッチＳＳＥＬ２は、ビット線ＢＬ２のＤ２側の端部８０３に設けられる。ワード線方向Ｗにおいて、ビット線スイッチＳＳＥＬ０とビット線スイッチＳＳＥＬ２との間隔Ｇ１は、ビット線ＢＬの最小ピッチの２倍である。ビット線のピッチが2倍になれば、ビット線スイッチのトランジスタのチャネル幅を2倍に形成できる。これにより、ビット線スイッチがONの時の抵抗が低減される。

ロウデコーダ１０１からワード線方向Ｗに沿って延びるドレイン選択線ＳＥＬＤと、メモリストリング領域１１０ｂをビット線方向Ｂに沿って延びるビット線ＢＬ０乃至ビット線ＢＬ３とは、メモリストリング領域１１０ｂに配置される。ビット線ＢＬ０及びＢＬ２は、偶数番のビット線であり、ビット線ＢＬ１及びＢＬ３は、偶数番のビット線である。

ロウデコーダ１０１からワード線方向Ｗに沿って延びる複数の奇数番用選択線ＳＳＥＬｏは、奇数番スイッチ領域１１０ｃに配置される。ビット線スイッチＳＳＥＬ１及びビット線スイッチＳＳＥＬ３は、奇数番スイッチ領域１１０ｃにおいて、破線で囲む位置に設けられる。ビット線スイッチＳＳＥＬ１はビット線ＢＬ１のＤ１側の端部８０２に設けられる。ビット線スイッチＳＳＥＬ３はビット線ＢＬ３のＤ１側の端部に設けられる。ビット線スイッチＳＳＥＬ１とビット線スイッチＳＳＥＬ３との間隔Ｇ２は、ビット線ＢＬの最小ピッチの２倍である。ビット線のピッチが2倍になれば、ビット線スイッチのトランジスタのチャネル幅を2倍に形成できる。これにより、ビット線スイッチがONの時の抵抗が低減される。

このように、偶数番のビット線スイッチＳＳＥＬ０及びＳＳＥＬ２は、メモリストリング領域１１０ｂのＤ２側の偶数番スイッチ領域１１０ａに設けられる。奇数番のビット線スイッチＳＳＥＬ１及びＳＳＥＬ３は、メモリストリング領域１１０ｂのＤ１側の奇数番スイッチ領域１１０ｃに設けられる。

また、メインデータ線ＭＤＬは、ビット線ＢＬ０〜ＢＬ３のそれぞれよりも太い。４本のビット線ＢＬ０〜ＢＬ３は、１本のメインデータ線ＭＤＬに対応して設けられる。ただし、１本のメインデータ線ＭＤＬに対応するビット線ＢＬの本数は４本に限定されない。例えば、１本のメインデータ線ＭＤＬにつき、２本、３本又は５本等のビット線ＢＬを設けてもよい。

図５は、本発明の第１実施形態に係るメモリストリング領域およびスイッチ領域の断面概略図である。Ｍ１は第１層金属層を示し、Ｍ２は第２層金属層を示し、Ｍ３は第３層金属層を示す。

図５（a）は、図４のＡ−Ａ間の断面図である。

図５（a）に示すように、ビット線ＢＬ０は、半導体基板（ウェル）５０１の上方の第１層金属層に形成される。図示しないが、ビット線ＢＬ1〜ＢＬ３も同様に半導体基板（ウェル）５０１の上方の第１層金属層に形成される。ビット線スイッチＳＳＥＬ０は、ソース／ドレイン拡散層５０２、ソース／ドレイン拡散層５０３、及び、ゲート電極としてのビット線選択線ＳＳＥＬｅｌ０を含む。ソース／ドレイン拡散層５０２は、第１層金属層と基板とのコンタクト５０６を介してビット線ＢＬ０と短絡される。ソース／ドレイン拡散層５０３は、第１層金属層と基板とのコンタクト５０７を介して第１層金属層の局所配線６０１と短絡される。ビット線ＢＬ０は、第１層金属層と基板とのコンタクト５０５を介して、メモリストリングの一部を構成するドレイン選択トランジスタＳＧ１（図７参照）のソース／ドレイン拡散層５０４と短絡される。

図５（ｂ）は、図４のＢ−Ｂ間の断面図である。

図５（ｂ）に示すように、ビット線ＢＬ２は、第１層金属層に形成される。ビット線スイッチＳＳＥＬ２は、ソース／ドレイン拡散層５１１、ソース／ドレイン拡散層５１３、及び、ゲート電極としてのビット線選択線ＳＳＥＬｅｌ１を含む。ソース／ドレイン拡散層５１１は、第１層金属層と基板とのコンタクト５１２を介してビット線ＢＬ２と短絡される。ソース／ドレイン拡散層５１３は、第１層金属層と基板とのコンタクト５１４を介して第１層金属層の局所配線６０１と短絡される。局所配線６０１は、第２層金属層と第１層金属層とのコンタクト６０３を介して第２層金属層の局所配線６０２と短絡される。局所配線６０２は、第３層金属層と第２層金属層とのコンタクト６０４を介して第３層金属層のメインデータ線ＭＤＬと短絡される。

図５（ｃ）は、図４のＣ−Ｃ間の断面図である。

図５（ｃ）に示すように、コンタクト５０７は、第１層金属層に設けられた局所配線６０１とビット線スイッチＳＳＥＬ０のソース／ドレイン拡散層５０３とを短絡する。コンタクト６０３は、第２層金属層に設けられた局所配線６０２と第１層金属層に設けられた局所配線６０１とを短絡する。コンタクト６０４は、第３層金属層に設けられたメインデータ線ＭＤＬと第２層金属層に設けられた局所配線６０２とを短絡する。

ここで、コンタクト５０７、コンタクト６０３、およびコンタクト６０４は、階段状又はステップ状に形成されたコンタクト群を構成し、ステップコンタクトの一例として示す。ステップコンタクトとは、複数の層間に形成する複数のコンタクトからなり、各コンタクトが鉛直上同一に並ばない位置に形成されたコンタクト群をいう。第３層金属層と第２層金属層とのコンタクト６０４の位置、第２層金属層と第１層金属層とのコンタクト６０３の位置、第１層金属層と基板とのコンタクト５０７の位置が同じ場所に無い。コンタクト群が鉛直上同一の位置に形成されないので、製造プロセス工程で生じるコンタクト間の悪影響が回避される。また、例えば、ＴＳＶ（シリコン貫通電極）のようなチップ間のコンタクトを、鉛直上方に位置する他のチップからビット線スイッチ付近のＭＤＬ上に短絡させる場合、第３層金属層と第２層金属層とのコンタクト６０４は、このチップ間のコンタクトと鉛直上同一に並ばない位置に形成させるとよい。チップ間のコンタクトは、第３層金属層と第２層金属層とのコンタクト６０４の状態に左右されず、製造プロセス工程において有利である。よって、ステップコンタクトは、下の層に位置するコンタクトの状態に左右されず、製造プロセス工程を行うことができるので、有利である。

（１．３）回路構成
図６は、メモリプレーン１１０の等価回路図である。第１実施形態では、ビット線ＢＬ０〜ＢＬ３のそれぞれに２つのメモリストリングＳＴＲが接続される。ただし、各ビット線ＢＬに接続されるメモリストリングＳＴＲの数は２つに限らず、３つ以上のメモリストリングＳＴＲが各ビット線ＢＬに接続されてもよい。

図６に示すように、メモリストリングＳＴＲ１６０及び１６１は、ワード線方向Ｗに延びる複数のワード線ＷＬ、ドレイン選択線ＳＥＬＤ、ソース選択線ＳＥＬＳ、及び共通ソース線ＡＲＶＳＳが接続される。

メモリストリングＳＴＲ１６０は、ビット線方向のD２側（ドレイン選択線ＳＥＬＤ側）が、ビット線ＢＬ０の一端（ノードｎ１６０）に接続され、ビット線方向のD1側（ソース選択線ＳＥＬＳ側）が、共通ソース線ＡＲＶＳＳに接続されるノードｎ１６１を介し、メモリストリングＳＴＲ１６１に接続される。メモリストリングＳＴＲ１６１は、ビット線方向のD２側（ドレイン選択線ＳＥＬＤ側）が、ノードｎ１６１に接続され、ビット線方向のD1側（ソース選択線ＳＥＬＳ側）が、ビット線ＢＬ０の他端に接続される。ビット線スイッチＳＳＥＬ０は、ビット線ＢＬ０とメインデータ線ＭＤＬとの間に接続され、メインデータ線ＭＤＬのＤ１側の端部は、メインバッファ１５０ａに接続される。

ビット線スイッチＳＳＥＬ０のゲートは、偶数番用選択線ＳＳＥＬｅｌ０に接続され、ビット線スイッチＳＳＥＬ０のＯＮ／ＯＦＦは、偶数番用選択線ＳＳＥＬｅｌ０によって切り替わる。ビット線スイッチＳＳＥＬ０がオンの状態では、ビット線ＢＬ０に接続されたメモリストリングＳＴＲとメインバッファ１５０ａとが電気的に短絡される。これにより、メモリストリングＳＴＲ１６０及びメモリストリングＳＴＲ１６１内のメモリセルに格納されたデータは、メインデータ線ＭＤＬを介し、メインバッファ１５０ａへ読み出される。

また、図６に示すように、メモリストリングＳＴＲ１７０及び１７１は、ワード線方向Ｗに延びる複数のワード線ＷＬ、ドレイン選択線ＳＥＬＤ、ソース選択線ＳＥＬＳ、及び共通ソース線ＡＲＶＳＳが接続される。

メモリストリングＳＴＲ１７０は、ビット線方向のD１側（ドレイン選択線ＳＥＬＤ側）が、ビット線ＢＬ１の一端（ノードｎ１７０）に接続され、ビット線方向のD２側（ソース選択線ＳＥＬＳ側）が、共通ソース線ＡＲＶＳＳに接続されるノードｎ１７１を介し、メモリストリングＳＴＲ１７１に接続される。メモリストリングＳＴＲ１７１は、ビット線方向のD１側（ドレイン選択線ＳＥＬＤ側）が、ノードｎ１７１に接続され、ビット線方向のD２側（ソース選択線ＳＥＬＳ側）が、ビット線ＢＬ１の他端に接続される。

ビット線スイッチＳＳＥＬ１は、ビット線ＢＬ１とメインデータ線ＭＤＬとの間に接続され、メインデータ線ＭＤＬのＤ１側の端部は、メインバッファ１５０ａに接続される。

ビット線スイッチＳＳＥＬ１のゲートは、奇数番用選択線ＳＳＥＬｏｕ０に接続され、ビット線スイッチＳＳＥＬ１のＯＮ／ＯＦＦは、奇数番用選択線ＳＳＥＬｏｕ０によって切り替わる。ビット線スイッチＳＳＥＬ１がオンの状態では、ビット線ＢＬ１に接続されたメモリストリングＳＴＲとメインバッファ１５０ａとが電気的に短絡される。これにより、メモリストリングＳＴＲ１７０及びメモリストリングＳＴＲ１７１内のメモリセルに格納されたデータは、メインデータ線ＭＤＬを介し、メインバッファ１５０ａへ読み出される。

また、メモリストリングＳＴＲ１８０及び１８１は、ワード線方向Ｗに延びる複数のワード線ＷＬ、ドレイン選択線ＳＥＬＤ、ソース選択線ＳＥＬＳ、及び共通ソース線ＡＲＶＳＳが接続される。

メモリストリングＳＴＲ１８０は、ビット線方向のD１側（ソース選択線ＳＥＬＳ側）が、ビット線ＢＬ２の一端（ノードｎ１８０）に接続され、ビット線方向のD２側（ドレイン選択線ＳＥＬＤ側）が、共通ソース線ＡＲＶＳＳに接続されるノードｎ１８１を介し、メモリストリングＳＴＲ１８１に接続される。メモリストリングＳＴＲ１８１は、ビット線方向のD１側（ドレイン選択線ＳＥＬＤ側）が、ノードｎ１８１に接続され、ビット線方向のD２側（ソース選択線ＳＥＬＳ側）が、ビット線ＢＬ２の他端に接続される。

ビット線スイッチＳＳＥＬ２は、ビット線ＢＬ２とメインデータ線ＭＤＬとの間に接続され、メインデータ線ＭＤＬのＤ１側の端部は、メインバッファ１５０ａに接続される。

ビット線スイッチＳＳＥＬ２のゲートは、偶数番用選択線ＳＳＥＬｅｌ１に接続され、ビット線スイッチＳＳＥＬ２のＯＮ／ＯＦＦは、偶数番用選択線ＳＳＥＬｅｌ１によって切り替わる。ビット線スイッチＳＳＥＬ２がオンの状態では、ビット線ＢＬ２に接続されたメモリストリングＳＴＲとメインバッファ１５０ａとが電気的に短絡される。これにより、メモリストリングＳＴＲ１８０及びメモリストリングＳＴＲ１８１内のメモリセルに格納されたデータは、メインデータ線ＭＤＬを介し、メインバッファ１５０ａへ読み出される。

また、メモリストリングＳＴＲ１９０及び１９１は、ワード線方向Ｗに延びる複数のワード線ＷＬ、ドレイン選択線ＳＥＬＤ、ソース選択線ＳＥＬＳ、及び共通ソース線ＡＲＶＳＳが接続される。

メモリストリングＳＴＲ１９０は、ビット線方向のD１側（ドレイン選択線ＳＥＬＤ側）が、ビット線ＢＬ３の一端（ノードｎ１９０）に接続され、ビット線方向のD２側（ソース選択線ＳＥＬＳ側）が、共通ソース線ＡＲＶＳＳに接続されるノードｎ１９１を介し、メモリストリングＳＴＲ１９１に接続される。メモリストリングＳＴＲ１９１は、ビット線方向のD１側（ソース選択線ＳＥＬＳ側）が、ノードｎ１９１に接続され、ビット線方向のD２側（ドレイン選択線ＳＥＬＤ側）が、ビット線ＢＬ３の他端に接続される。

ビット線スイッチＳＳＥＬ３は、ビット線ＢＬ３とメインデータ線ＭＤＬとの間に接続され、メインデータ線ＭＤＬのＤ１側の端部は、メインバッファ１５０ａに接続される。

ビット線スイッチＳＳＥＬ３のゲートは、奇数番用選択線ＳＳＥＬｏｕ１に接続され、ビット線スイッチＳＳＥＬ３のＯＮ／ＯＦＦは、奇数番用選択線ＳＳＥＬｏｕ１によって切り替わる。ビット線スイッチＳＳＥＬ３がオンの状態では、ビット線ＢＬ３に接続されたメモリストリングＳＴＲとメインバッファ１５０ａとが電気的に短絡される。これにより、メモリストリングＳＴＲ１９０及びメモリストリングＳＴＲ１９１内のメモリセルに格納されたデータは、メインデータ線ＭＤＬを介し、メインバッファ１５０ａへ読み出される。

図７は、メモリストリングＳＴＲの等価回路図である。

図７に示すように、メモリストリングＳＴＲは、複数のメモリセルＭＣ、ドレイン選択トランジスタＳＧ１、及びソース選択トランジスタＳＧ２を有する。

ドレイン選択トランジスタＳＧ１のドレインは、ビット線ＢＬに接続される。ドレイン選択トランジスタＳＧ１のゲートは、ドレイン選択線ＳＥＬＤに接続される。ドレイン選択トランジスタＳＧ１のソースは、ドレイン選択トランジスタＳＧ１側のメモリセルＭＣのドレインに接続される。

複数のメモリセルＭＣは、ドレイン選択トランジスタＳＧ１のソースとソース選択トランジスタＳＧ２のドレインとの間に直列に接続される。複数のメモリセルＭＣのそれぞれのゲート（制御ゲート）は、ワード線ＷＬに接続される。

ソース選択トランジスタＳＧ２のドレインは、ソース選択トランジスタＳＧ２側のメモリセルＭＣのソースに接続される。ソース選択トランジスタＳＧ２のゲートは、ソース選択線ＳＥＬＳに接続される。ソース選択トランジスタＳＧ２のソースは、共通ソース線ＡＲＶＳＳに接続される。

図８は、メインバッファ１５０ａの回路構成図である。他のメインバッファ１５０ｂ、１５０ｃ…についてもメインバッファ１５０ａと同様に構成されるため、ここではメインバッファ１５０ａについてのみ説明する。

図８に示すように、メインバッファ１５０ａは、２つのデータラッチ回路１５１，１５２、２つのスイッチＢＳＥＬ０，ＢＳＥＬ１、及びプリチャージ／ディスチャージ用トランジスタＰＳＥＬを有する。スイッチＢＳＥＬ０は、データラッチ回路１５１とメインデータ線ＭＤＬとの間に接続される。スイッチＢＳＥＬ１は、データラッチ回路１５２とメインデータ線ＭＤＬとの間に接続される。プリチャージ／ディスチャージ用トランジスタＰＳＥＬは、バイアス回路（ＢＩＡＳ）とメインデータ線ＭＤＬとの間に接続される。スイッチＢＳＥＬ０、スイッチＢＳＥＬ１、及びプリチャージ／ディスチャージ用トランジスタＰＳＥＬのそれぞれのゲートは、メモリコントローラ２０２の出力側に接続される。

スイッチＢＳＥＬ０、スイッチＢＳＥＬ１、及びプリチャージ／ディスチャージ用トランジスタＰＳＥＬのＯＮ／ＯＦＦは、メモリコントローラ２０２から送られる信号によって切り替わる。データラッチ回路１５１は、スイッチＢＳＥＬ０がオンの状態において、メインデータ線ＭＤＬを介して何れかのビット線ＢＬと電気的に短絡される。データラッチ回路１５２は、スイッチＢＳＥＬ１がオンの状態において、メインデータ線ＭＤＬを介して何れかのビット線ＢＬと電気的に短絡される。これにより、データラッチ回路１５１，１５２のそれぞれは、ビット線ＢＬの電位を検出し、検出結果に応じた読み出しデータを保持する。また、プリチャージ／ディスチャージ用トランジスタＰＳＥＬは、ビット線ＢＬのチャージ／ディスチャージ時において、メインデータ線ＭＤＬとバイアス回路（ＢＩＡＳ）とを電気的に接続する。

図９は、ビット線スイッチコントローラ２１０の回路構成図である。

図９に示すように、ビット線スイッチコントローラ２１０は、ＡＮＤ回路２１１及びＯＲ回路２１２により構成されるプリデコード回路と、インバータ２１３と、レベルシフタ２１４と、駆動回路２１５〜２１８とを有する。

ＡＮＤ回路２１１の入力側は、アドレスデコーダ２０４の出力側に接続される。ＡＮＤ回路２１１の出力側は、ＯＲ回路２１２の入力側に接続される。ＯＲ回路２１２の出力側は、インバータ２１３の入力側に接続される。インバータ２１３の出力側は、レベルシフタ２１４の入力側に接続される。インバータ２１３の出力側及びレベルシフタ２１４の出力側は、駆動回路２１５〜２１８のそれぞれに接続される。

駆動回路２１５は、駆動電源ＧＳＳＥＬｅ０とグラウンドＶｓｓとの間に直列接続された２つのトランジスタを有する。駆動電源ＧＳＳＥＬｅ０側のトランジスタのゲートは、レベルシフタ２１４の出力側に接続される。グラウンドＶｓｓ側のトランジスタのゲートは、インバータ２１３の出力側に接続される。これら２つのトランジスタの接続点は、偶数番用選択線ＳＳＥＬｅ０（ＳＳＥＬｅｌ０）を介してビット線スイッチＳＳＥＬ０のゲートに接続される。

駆動回路２１６は、駆動電源ＧＳＳＥＬｅ１とグラウンドＶｓｓとの間に直列接続された２つのトランジスタを有する。駆動電源ＧＳＳＥＬｅ１側のトランジスタのゲートはレベルシフタ２１４の出力側に接続される。グラウンドＶｓｓ側のトランジスタのゲートはインバータ２１３の出力側に接続される。これら２つのトランジスタの接続点は、偶数番用選択線ＳＳＥＬｅ１（ＳＳＥＬｅｌ１）を介してビット線スイッチＳＳＥＬ２のゲートに接続される。

駆動回路２１７は、駆動電源ＧＳＳＥＬｏ０とグラウンドＶｓｓとの間に直列接続された２つのトランジスタを有する。駆動電源ＧＳＳＥＬｏ０側のトランジスタのゲートは、レベルシフタ２１４の出力側に接続される。グラウンドＶｓｓ側のトランジスタのゲートは、インバータ２１３の出力側に接続される。これら２つのトランジスタの接続点は、奇数番用選択線ＳＳＥＬｏ０（ＳＳＥＬｏｕ０）を介してビット線スイッチＳＳＥＬ１のゲートに接続される。

駆動回路２１８は、駆動電源ＧＳＳＥＬｏ１とグラウンドＶｓｓとの間に直列接続された２つのトランジスタを有する。駆動電源ＧＳＳＥＬｏ１側のトランジスタのゲートは、レベルシフタ２１４の出力側に接続される。グラウンドＶｓｓ側のトランジスタのゲートは、インバータ２１３の出力側に接続される。これら２つのトランジスタの接続点は、奇数番用選択線ＳＳＥＬｏ１（ＳＳＥＬｏｕ１）を介してビット線スイッチＳＳＥＬ３のゲートに接続される。

次に、ビット線スイッチコントローラ２１０の動作について説明する。ビット線スイッチコントローラ２１０は、アドレスデコーダ２０４によるアドレス信号のデコード結果に応じて、ビット線スイッチＳＳＥＬ０〜ＳＳＥＬ３をオン／オフさせるように構成される。

具体的には、エリア選択信号１，２は、アドレス信号のうちのロウアドレスをデコードして得られる信号であり、アドレスデコーダ２０４から入力される。ＳＳＥＬ＿ＤＥＣ信号１，２は、アドレス信号のうちのカラムアドレスをデコードして得られる信号であり、アドレスデコーダ２０４から入力される。エリア選択信号１，２及びＳＳＥＬ＿ＤＥＣ信号１，２は、ビット線スイッチコントローラ２１０のＡＮＤ回路２１１に入力される。ＡＮＤ回路２１１は、エリア選択信号１，２及びＳＳＥＬ＿ＤＥＣ信号１，２に基づきＡＮＤ論理演算を行い、その演算結果をＯＲ回路２１２に出力する。

TWIN＿RPC信号は、ビット線スイッチＳＳＥＬ０〜ＳＳＥＬ３の全てをオンさせるための信号であり、ビット線ＢＬ０〜ＢＬ３の全てをチャージするような場合に用いられる。ＯＲ回路２１２は、ＡＮＤ回路２１１からの出力信号と、TWIN＿RPC信号とに基づきＯＲ論理演算を行い、その演算結果をインバータ２１３に出力する。インバータ２１３は、入力信号を反転し、インバータ２１３への出力信号及びＳＥＬＢ＿Ｎ信号を出力する。レベルシフタ２１４は、入力された信号のレベルを変え、出力部分で信号を反転し、ＧＷＬＮ信号を出力する。すなわち、ビット線スイッチコントローラ２１０が選択された状態（インバータ２１３の出力がロウレベル）になると、レベルシフタ２１４が出力するＧＷＬＮ信号が高電圧ＨＶとなる。また、ＳＥＬＢ＿Ｎ信号がロウレベルとなり、ＧＳＳＥＬの電圧が駆動回路２１５〜２１８からビット線スイッチＳＳＥＬに供給される。一方、ビット線スイッチコントローラ２１０が選択されていない状態（インバータ２１３の出力がハイレベル）になると、レベルシフタ２１４が出力するＧＷＬＮ信号がロウレベル、ＳＥＬＢ＿Ｎ信号がハイレベルとなり、駆動回路２１５〜２１８から各ビット線スイッチＳＳＥＬにロウレベルが供給され、各ビット線スイッチＳＳＥＬはオフする。ＧＳＳＥＬは、ビット線スイッチコントローラ２１０の外部から供給され、カラムアドレスに応じて何れか１つのみがビット線スイッチＳＳＥＬへ供給される。

（１．４）第１実施形態の効果
第１実施形態によれば、ビット線をメインデータ線ＭＤＬ及びビット線ＢＬに階層化することで、読み出し動作時において、メインデータ線ＭＤＬと電気的に接続されるメモリストリングＳＴＲの数を削減でき、メインデータ線ＭＤＬの負荷を低減できる。データ転送及びデータ読み出し動作中のストレスを削減できる。これにより、読み出し動作の高速化が実現できる。

また、偶数番のメモリセルＭＣと対応するビット線スイッチＳＳＥＬは、当該ビット線ＢＬのＤ２側に配置され、奇数番のメモリセルＭＣと対応するビット線スイッチＳＳＥＬは、当該ビット線ＢＬのＤ１側に配置される。これにより、ビット線スイッチＳＳＥＬが密集することを回避でき、ビット線ＢＬの高集積化が容易になる。

（２）第２実施形態
以下、第２実施形態に係る不揮発性半導体記憶装置について、（２．１）全体概略構成、（２．２）メモリセルアレイの構成、（２．３）回路構成、（２．４）第２実施形態の効果の順で説明する。第２実施形態においては、第１実施形態との相違点について主に説明する。

（２．１）全体概略構成
図１０は、第２実施形態に係る不揮発性半導体記憶装置１Ｂの全体概略構成図である。

図１０に示すように、不揮発性半導体記憶装置１Ｂは、コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、メモリセルアレイ１００Ｂ、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、ビット線スイッチコントローラ２１０、及びサブラッチ回路コントローラ２２０を有する。

コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、及びビット線スイッチコントローラ２１０の構成は第１実施形態と同様である。

サブラッチ回路コントローラ２２０の入力側は、メモリコントローラ２０２の出力側に接続される。サブラッチ回路コントローラ２２０の出力側は、後述するサブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬ（図１２参照）に接続される。

メモリコントローラ２０２は、メモリを制御する信号を出力し、その出力された信号は、サブラッチ回路コントローラ２２０に入力される。サブラッチ回路コントローラ２２０は、サブラッチ回路を制御する信号を出力し、その出力信号は、メモリアレイ１００B内に入力される。これにより、サブラッチ回路コントローラ２２０は、メモリコントローラ２０２からの信号に応じて、サブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬを制御する。

（２．２）メモリセルアレイの構成
図１１は、第２実施形態に係るメモリセルアレイ１００Ｂの概略レイアウト図である。

図１１に示すように、メモリセルアレイ１００Ｂは、複数のメモリプレーン１１０，１２０…を有する。

メモリプレーン１１０は、メインバッファ１５０aとロウデコーダ１０１で制御される各メモリセル及び回路を含む領域であり、ワード線方向及びビット線方向に一定の領域を占めるプレーンであり、その領域は、ビット線方向Ｂに沿って延びる。ロウデコーダ１０１が配置される領域は、メモリプレーン１１０とワード線ＷＬに隣り合って設けられ、ビット線方向Ｂに沿って延びる。メインバッファ１５０ａが配置される領域は、メモリプレーン１１０とビット線方向Ｂに隣り合って設けられる。

メモリプレーン１１０は、ビット線方向Ｂに区分されたメモリセルエリア１１１〜１１４と、メモリセルエリア１１１〜１１４間に設けられるＳＵＢＬＡＴ領域１１１ａ〜１１３ａとを有する。ＳＵＢＬＡＴ領域１１１ａは、メモリセルエリア１１１とメモリセルエリア１１２との間に設けられる。ＳＵＢＬＡＴ領域１１２ａは、メモリセルエリア１１２とメモリセルエリア１１３との間に設けられる。ＳＵＢＬＡＴ領域１１３ａは、メモリセルエリア１１３とメモリセルエリア１１４との間に設けられる。

メモリセルエリア１１１〜１１４のそれぞれは、メインデータ線ＭＤＬ、複数のビット線ＢＬ、複数のワード線ＷＬを有する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交差部分に配置される。メモリセルエリア１１１〜１１４のそれぞれの詳細な構成は、第１実施形態で説明した構成と同様であるものとする。

メモリプレーン１２０は、メインバッファ１５０bとロウデコーダ１０2で制御される各メモリセル及び回路を含む領域であり、ワード線方向及びビット線方向に一定の領域を占めるプレーンであり、その領域は、ビット線方向Ｂに沿って延びる。ロウデコーダ１０２が配置される領域は、メモリプレーン１２０とワード線ＷＬに隣り合って設けられ、ビット線方向Ｂに沿って延びる。メインバッファ１５０ｂが配置される領域は、メモリプレーン１２０とビット線方向Ｂに隣り合って設けられる。

メモリプレーン１２０は、ビット線方向Ｂに区分されたメモリセルエリア１２１〜１２４と、メモリセルエリア１２１〜１２４間に設けられるＳＵＢＬＡＴ領域１２１ａ〜１２３ａとを有する。ＳＵＢＬＡＴ領域１２１ａは、メモリセルエリア１２１とメモリセルエリア１２２との間に設けられる。ＳＵＢＬＡＴ領域１２２ａは、メモリセルエリア１２２とメモリセルエリア１２３との間に設けられる。ＳＵＢＬＡＴ領域１２３ａは、メモリセルエリア１２３とメモリセルエリア１２４との間に設けられる。

メモリセルエリア１２１〜１２４のそれぞれは、メインデータ線ＭＤＬ、複数のビット線ＢＬ、複数のワード線ＷＬを有する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交差部分に配置される。メモリセルエリア１２１〜１２４のそれぞれの詳細な構成は、第１実施形態で説明した構成と同様であるものとする。

このように、メモリプレーン１２０はメモリプレーン１１０と同様の構成であるため、以下においては主にメモリプレーン１１０について説明する。

なお、ビット線方向において、ＳＵＢＬＡＴ領域が設けられる間隔は、等間隔に限らない。また、ＳＵＢＬＡＴ領域をメモリセルエリア間に配置する構成に限らず、例えばメモリセルエリアとワード線方向Ｗに隣り合ってＳＵＢＬＡＴ領域を設けてもよい。

（２．３）回路構成
図１２は、メモリセルエリア１１１，１１２及びＳＵＢＬＡＴ領域１１１ａの概略回路構成図である。“ｅ”は偶数番と対応することを意味し、“ｏ”は奇数番と対応することを意味する。

図１２に示すように、メモリセルエリア１１１は、メインデータ線ＭＤＬの一部と、ビット線ＢＬ０〜ＢＬ３と、ビット線スイッチＳＳＥＬ０〜ＳＳＥＬ３とを有する。ビット線ＢＬ０は、ビット線スイッチＳＳＥＬ０を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ１は、ビット線スイッチＳＳＥＬ１を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ２は、ビット線スイッチＳＳＥＬ２を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ３は、ビット線スイッチＳＳＥＬ３を介してメインデータ線ＭＤＬに接続される。メモリセルエリア１１２は、メモリセルエリア１１１と同様に構成される。

ＳＵＢＬＡＴ領域１１１ａは、一対のサブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏと、一対のサブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏとを有する。サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのそれぞれは、メモリセルＭＣと同様のトランジスタで構成してもよく、通常のトランジスタで構成してもよい。第２実施形態では、サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのそれぞれは、高耐圧系の通常のトランジスタにより構成される。

サブラッチ回路ＳＵＢＬＡＴｅは、メモリセルエリア１１１に含まれる偶数番のビット線ＢＬ０，ＢＬ２と対応する。サブラッチ回路スイッチＳＬＳＥＬｅは、サブラッチ回路ＳＵＢＬＡＴｅとメインデータ線ＭＤＬとの間に接続される。具体的には、サブラッチ回路スイッチＳＬＳＥＬｅの２つのドレイン／ソースのうちの一方がサブラッチ回路ＳＵＢＬＡＴｅに接続され、他方がメインデータ線ＭＤＬに接続される。サブラッチ回路スイッチＳＬＳＥＬｅのゲートは、サブラッチ回路コントローラ２２０に接続される。

サブラッチ回路ＳＵＢＬＡＴｏは、メモリセルエリア１１１に含まれる奇数番のビット線ＢＬ１，ＢＬ３と対応する。サブラッチ回路スイッチＳＬＳＥＬｏは、サブラッチ回路ＳＵＢＬＡＴｏとメインデータ線ＭＤＬとの間に接続される。具体的には、サブラッチ回路スイッチＳＬＳＥＬｏの２つのドレイン／ソースのうちの一方がサブラッチ回路ＳＵＢＬＡＴｏに接続され、他方がメインデータ線ＭＤＬに接続される。サブラッチ回路スイッチＳＬＳＥＬｏのゲートは、サブラッチ回路コントローラ２２０に接続される。

図１３は、サブラッチ回路ＳＵＢＬＡＴの回路構成図である。サブラッチ回路ＳＵＢＬＡＴｏは、サブラッチ回路ＳＵＢＬＡＴｅと同様に構成されるため、ここではサブラッチ回路ＳＵＢＬＡＴｅについて説明する。

図１３に示すように、サブラッチ回路ＳＵＢＬＡＴｅは、チャージ用トランジスタ４１１、検出用トランジスタ４１２、ラッチ用トランジスタ４１３、インバータ４１４，４１５、リセット用トランジスタ４１６、及び出力用トランジスタ４１７を有する。インバータ４１４，４１５は、ラッチ部を構成する。

チャージ用トランジスタ４１１のソースは、電源Ｖｃｃに接続される。チャージ用トランジスタ４１１のゲートは、サブラッチ回路コントローラ２２０に接続される。チャージ用トランジスタ４１１のドレインは、サブラッチ回路スイッチＳＬＳＥＬｅのドレイン／ソースに接続される。

検出用トランジスタ４１２のドレインは、ラッチ用トランジスタ４１３のソースに接続される。検出用トランジスタ４１２のゲートは、サブラッチ回路スイッチＳＬＳＥＬｅのドレイン／ソースに接続される。検出用トランジスタ４１２のソースは、グラウンドＧＮＤに接続される。

ラッチ用トランジスタ４１３のドレインは、インバータ４１４の入力側及びインバータ４１５の出力側に接続される。以下、ラッチ用トランジスタ４１３のドレインとインバータ４１４の入力側とインバータ４１５の出力側との接続点を「ノードｎ４２」と称する。ラッチ用トランジスタ４１３のゲートは、サブラッチ回路コントローラ２２０に接続される。

インバータ４１４の出力側は、インバータ４１５の入力側、リセット用トランジスタ４１６のドレイン、及び出力用トランジスタ４１７のドレインに接続される。以下、インバータ４１４の出力側とリセット用トランジスタ４１６のドレインと出力用トランジスタ４１７のドレインとの接続点を「ノードｎ４３」と称する。

リセット用トランジスタ４１６のゲートは、サブラッチ回路コントローラ２２０に接続される。リセット用トランジスタ４１６のソースは、グラウンドＧＮＤに接続される。

出力用トランジスタ４１７のゲートは、サブラッチ回路コントローラ２２０に接続される。出力用トランジスタ４１７のソースは、サブラッチ回路スイッチＳＬＳＥＬｅのドレイン／ソースに接続される。以下、出力用トランジスタ４１７のソースとサブラッチ回路スイッチＳＬＳＥＬｅのドレイン／ソースとの接続点を「ノードｎ４４」と称する。

サブラッチ回路に接続される配線の引き出し部（ノードｎ４４）のレイアウト構造に関し、各ラッチ部の引き出し口のピッチは、設計上、コンタクトの設計ルールによって左右される。そのため、複数のサブラッチ回路の引き出し口（タップ）は、レイアウト上、交互に又は互い違いに置くとよい。複数のサブラッチ回路の引き出し口（タップ）を交互に置くことで、引き出し口のピッチを広げて配置することが可能となり、ラッチ回路毎のピッチにあわせた配線とその端子の引き込みが可能となる。引き込み口はラッチ回路の端部でなくても構わない。引き出し口をワード線方向に直線状に並べた場合、引き出し口のピッチがせまく、ラッチ回路毎のピッチを広げなければならない等、配置に不自由が生ずる。副次的な効果として、引き込みの配線を上下に配置する場合、配線のピッチも倍とすることが可能になる。

次に、サブラッチ回路ＳＵＢＬＡＴｅの動作について説明する。

チャージ用トランジスタ４１１は、サブラッチ回路コントローラ２２０からの信号ＰＣＨＲＢｅに応じてオン／オフする。チャージ用トランジスタ４１１がオンすると、電源電圧Ｖｃｃがメインデータ線ＭＤＬに印加され、メインデータ線ＭＤＬがチャージされる。メインデータ線ＭＤＬのチャージ後、チャージ用トランジスタ４１１は、サブラッチ回路コントローラ２２０からの信号ＰＣＨＲＢｅに応じてオフする。

メインデータ線ＭＤＬの電位は、サブラッチ回路スイッチＳＬＳＥＬｅがオンの状態において、検出用トランジスタ４１２のゲートの電位を決定づける。メインデータ線ＭＤＬの電位が検出用トランジスタ４１２の閾値よりも高い場合に、検出用トランジスタ４１２がオンする。検出用トランジスタ４１２のドレインは、検出用トランジスタ４１２がオンの状態においてロウレベルになる。

信号ＬＴｅは、サブラッチ回路コントローラ２２０からラッチ用トランジスタ４１３のゲートに入力され、ラッチ用トランジスタ４１３は、その信号ＬＴｅに応じてオン／オフする。検出用トランジスタ４１２がオンの状態において、ラッチ用トランジスタ４１３がオンすると、ノードｎ４２がロウレベルになり、インバータ４１４はノードｎ４３の電位をハイレベルにする。ノードｎ４３がハイレベルになると、インバータ４１５はノードｎ４２の電位をロウレベルにする。

このように、ラッチ用トランジスタ４１３がオンの状態に検出用トランジスタ４１２がオンしていれば、ノードｎ４３にハイレベルの電位（“１”データ）が保持される。一方、ラッチ用トランジスタ４１３がオンの状態に検出用トランジスタ４１２がオフしていれば、ノードｎ４３にロウレベルの電位（“０”データ）が保持される。

信号ＬＴＯＵＴｅは、サブラッチ回路コントローラ２２０から出力用トランジスタ４１７のゲートに入力され、出力用トランジスタ４１７は、その信号ＬＴＯＵＴｅに応じてオン／オフする。出力用トランジスタ４１７がオンすると、ノードｎ４３に保持されているデータ（“０”又は“１”）がノードｎ４４に出力される。

信号ＲＳＴＲｅは、サブラッチ回路コントローラ２２０からリセット用トランジスタ４１６のゲートに入力され、リセット用トランジスタ４１６は、その信号ＲＳＴＲｅに応じてオン／オフする。リセット用トランジスタ４１６がオンすると、ノードｎ４３がロウレベルとなり、ノードｎ４３に保持されているデータ（“０”又は“１”）がリセットされる。

図１４は、サブラッチ回路コントローラ２２０の回路構成図である。

図１４に示すように、サブラッチ回路コントローラ２２０は、プリデコード回路２２１、レベルシフタ２２２、駆動回路２２４、及び制御信号生成回路２２３を有する。

プリデコード回路２２１の入力側は、メモリコントローラ２０２（又はアドレスデコーダ２０４）の出力側に接続される。プリデコード回路２２１の出力側は、レベルシフタ２２２の入力側、駆動回路２２４の入力側、及び制御信号生成回路２２３の入力側に接続される。レベルシフタ２２２の出力側は、駆動回路２２４の入力側に接続される。

駆動回路２２４は、サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏと対応する駆動回路２２４ａ，２２４ａを有する。

駆動回路２２４ａは、駆動電源ＧＳＬＳＥＬｅとグラウンドＶｓｓとの間に直列接続された２つのトランジスタを有する。駆動回路２２４ａを構成する一方のトランジスタは、駆動電源ＧＳＬＳＥＬｅ側のトランジスタであり、その駆動電源ＧＳＬＳＥＬｅ側のトランジスタのゲートは、レベルシフタ２２２の出力側に接続される。駆動回路２２４ａを構成するもう一方のトランジスタは、グラウンドＶｓｓ側のトランジスタであり、そのグラウンドＶｓｓ側のトランジスタのゲートは、プリデコード回路２２１の出力側に接続される。これら２つのトランジスタの接続点は、サブラッチ回路スイッチＳＬＳＥＬｅのゲートに接続される。

駆動回路２２４ｂは、駆動電源ＧＳＬＳＥＬｏとグラウンドＶｓｓとの間に直列接続された２つのトランジスタを有する。駆動電源ＧＳＬＳＥＬｏ側のトランジスタのゲートは、レベルシフタ２２２の出力側に接続される。グラウンドＶｓｓ側のトランジスタのゲートは、プリデコード回路２２１の出力側に接続される。これら２つのトランジスタの接続点は、サブラッチ回路スイッチＳＬＳＥＬｏのゲートに接続される。

制御信号生成回路２２３の入力側は、プリデコード回路２２１の出力側及びメモリコントローラ２０２の出力側に接続される。制御信号生成回路２２３の出力側は、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏに接続される。

次に、サブラッチ回路コントローラ２２０の動作について説明する。

エリア選択信号は、アドレス信号のうちのロウアドレスをデコードして得られる信号であり、メモリセルアレイ１００Ｂ内のメモリセルエリアを選択するための信号である。メモリコントローラ２０２（又はアドレスデコーダ２０４）から出力されたエリア選択信号は、プリデコード回路２２１に入力される。

レベルシフタ２２２は、高電圧ＨＶを出力可能に構成される。プリデコード回路２２１の出力がハイレベルになると、レベルシフタ２２２が出力するＧＷＬＮ信号がロウレベル、ＳＥＬＢ＿Ｎ信号がハイレベルとなり、駆動回路２２４ａ，２２４ｂからサブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのゲートにロウレベルが供給され、サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏがオフする。

プリデコード回路２２１の出力がロウレベルになると、レベルシフタ２２２が出力するＧＷＬＮ信号がハイレベル、ＳＥＬＢ＿Ｎ信号がロウレベルとなり、駆動回路２２４ａ，２２４ｂからＧＳＬＳＥＬｅ，ＧＳＬＳＥＬｏがサブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのゲートに供給される。ＧＳＬＳＥＬｅ，ＧＳＬＳＥＬｏは、サブラッチ回路コントローラ２２０の外部から供給される。

読み出し動作のステータスを示すＲＥＡＤステータス信号と、プリデコード回路２２１から出力される信号ＳＥＬＢ＿Ｎとは、制御信号生成回路２２３に入力される。制御信号生成回路２２３は、ＲＥＡＤステータス信号及び信号ＳＥＬＢ＿Ｎに応じて、サブラッチ回路ＳＵＢＬＡＴに供給する制御信号（ＲＳＴＲ信号、ＰＣＨＲＢ信号、ＬＴ信号、ＬＴＯＵＴ信号）を生成する。

サブラッチ回路コントローラ２２０は、ビット線スイッチコントローラ２１０と共にメモリセルアレイ１００Ｂ内の各回路を制御する。ビット線スイッチコントローラ２１０及びサブラッチ回路コントローラ２２０は、読み出し動作においてアドレス信号によって検出対象メモリセルが指定された場合に、次のような制御を行う。

ビット線スイッチコントローラ２１０及びサブラッチ回路コントローラ２２０は、検出対象メモリセルに対応するサブラッチ回路ＳＵＢＬＡＴと、検出対象メモリセルに対応するビット線ＢＬとを電気的に接続するように、ビット線スイッチＳＳＥＬ及びサブラッチ回路スイッチＳＬＳＥＬを制御する。

また、ビット線スイッチコントローラ２１０及びサブラッチ回路コントローラ２２０は、検出対象メモリセル以外のメモリセルに対応するサブラッチ回路ＳＵＢＬＡＴと検出対象メモリセル以外のメモリセルに対応するビット線ＢＬとを電気的に遮断するように、複数のビット線スイッチ及び複数のサブラッチ回路スイッチＳＬＳＥＬを制御する。

（２．４）第２実施形態の効果
以上説明したように、第２実施形態によれば、メモリセルエリア毎にサブラッチ回路ＳＵＢＬＡＴを設けることで、メモリセルエリアに設けられたビット線ＢＬの電位を短時間で検出可能になるため、読み出し動作を高速化できる。

また、メインバッファ１５０以外に、メモリセルアレイ１００Ｂ内のサブラッチ回路ＳＵＢＬＡＴでデータを保持しておくことができるため、高い頻度で読み出されるデータをサブラッチ回路ＳＵＢＬＡＴに保持させておき、所定のトリガで当該データをメインデータ線ＭＤＬを介してサブラッチ回路ＳＵＢＬＡＴからメインバッファ１５０に転送するといった使用法が採用できる。

（３）第３実施形態
以下、第３実施形態に係る不揮発性半導体記憶装置について、（３．１）全体概略構成、（３．２）メモリセルアレイの構成、（３．３）回路構成、（３．４）読み出し動作、（３．５）第３実施形態の効果の順で説明する。第３実施形態においては、第１実施形態との相違点を主として説明する。

（３．１）全体概略構成
図１５は、第３実施形態に係る不揮発性半導体記憶装置１Ｃの全体概略構成図である。

図１５に示すように、不揮発性半導体記憶装置１Ｃは、コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、メモリセルアレイ１００Ｃ、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、ビット線スイッチコントローラ２１０、及びメインデータ線スイッチコントローラ２３０を有する。

コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、及びビット線スイッチコントローラ２１０の構成は第１実施形態と同様である。

メインデータ線スイッチコントローラ２３０の入力側は、メモリコントローラ２０２の出力側に接続される。メインデータ線スイッチコントローラ２３０の出力側は、メモリセルアレイ１００Ｃ内のメインデータ線スイッチＴＳＬ（図１６及び図１７参照）に接続される。

メモリコントローラ２０２は、メモリを制御する信号を出力し、その出力された信号は、メインデータ線スイッチコントローラ２３０に入力される。メインデータ線スイッチコントローラ２３０は、メインデータ線スイッチTSLを制御する信号を出力し、その出力信号は、メモリアレイ１００B内に入力される。これにより、メインデータ線スイッチコントローラ２３０は、メモリコントローラ２０２からの信号に応じて、メインデータ線スイッチＴＳＬを制御する。

（３．２）メモリセルアレイの構成
図１６は、第３実施形態に係るメモリセルアレイ１００Ｃの概略レイアウト図である。

図１６に示すように、メモリセルアレイ１００Ｃは、複数のメモリプレーン１１０，１２０…を有する。メモリプレーン１２０はメモリプレーン１１０と同様に構成されるため、ここではメモリプレーン１１０について説明する。

メモリプレーン１１０は、ビット線方向Ｂに沿って延びる。ロウデコーダ１０１が配置される領域は、メモリプレーン１１０とワード線ＷＬに隣り合って設けられ、ビット線方向Ｂに沿って延びる。メインバッファ１５０ａが配置される領域は、メモリプレーン１１０とビット線方向Ｂに隣り合って設けられる。

メモリプレーン１１０は、ビット線方向Ｂに区分されたメモリセルエリア１１１〜１１４と、メモリセルエリア１１１〜１１４間に設けられるＴＳＬ領域１１１ｂ〜１１３ｂとを有する。ＴＳＬ領域１１１ｂは、メモリセルエリア１１１とメモリセルエリア１１２との間に設けられる。ＴＳＬ領域１１２ｂは、メモリセルエリア１１２とメモリセルエリア１１３との間に設けられる。ＴＳＬ領域１１３ｂは、メモリセルエリア１１３とメモリセルエリア１１４との間に設けられる。

メモリセルエリア１１１〜１１４のそれぞれは、メインデータ線ＭＤＬ、複数のビット線ＢＬ、複数のワード線ＷＬを有する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交差部分に配置される。メモリセルエリア１１１〜１１４のそれぞれの詳細な構成は、第１実施形態で説明した構成と同様であるものとする。

なお、ビット線方向において、ＴＳＬ領域を設ける間隔は、等間隔に限らない。また、ＴＳＬ領域をメモリセルエリアの境界部分に設ける構成に限らず、例えばメモリセルエリアとワード線方向Ｗに隣り合ってＴＳＬ領域を設けてもよい。

（３．３）回路構成
図１７は、メモリセルエリア１１１，１１２及びＴＳＬ領域１１１ｂの概略回路構成図である。

図１７に示すように、メモリセルエリア１１１は、メインデータ線ＭＤＬの一部と、ビット線ＢＬ０〜ＢＬ３と、ビット線スイッチＳＳＥＬ０〜ＳＳＥＬ３とを有する。ビット線ＢＬ０は、ビット線スイッチＳＳＥＬ０を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ１は、ビット線スイッチＳＳＥＬ１を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ２は、ビット線スイッチＳＳＥＬ２を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ３は、ビット線スイッチＳＳＥＬ３を介してメインデータ線ＭＤＬに接続される。メモリセルエリア１１２は、メモリセルエリア１１１と同様に構成される。

ＴＳＬ領域１１１ｂは、メインデータ線スイッチＴＳＬを有する。メインデータ線スイッチＴＳＬは、メモリセルＭＣと同様のトランジスタで構成してもよく、通常のトランジスタで構成してもよい。本実施形態では、メインデータ線スイッチＴＳＬは、高耐圧系の通常のトランジスタにより構成されるものとする。

メインデータ線スイッチＴＳＬは、２つのドレイン/ソースのうち一方がメモリセルエリア１１１のメインデータ線ＭＤＬに接続され、他方がメモリセルエリア１１２のメインデータ線ＭＤＬに接続される。メインデータ線スイッチＴＳＬのゲートは、メインデータ線スイッチコントローラ２３０に接続される。

図１８は、メインデータ線スイッチコントローラ２３０の回路構成図である。

図１８に示すように、メインデータ線スイッチコントローラ２３０は、プリデコード回路２３１、レベルシフタ２３２、及び駆動回路２３３を有する。

プリデコード回路２３１の入力側は、メモリコントローラ２０２（又はアドレスデコーダ２０４）の出力側に接続される。プリデコード回路２３１の出力側は、レベルシフタ２３２の入力側及び駆動回路２３３の入力側に接続される。レベルシフタ２２２の出力側は、駆動回路２３３の入力側に接続される。駆動回路２３３は、駆動電源ＧＴＳＬとグラウンドＶｓｓとの間に直列接続された２つのトランジスタを有する。駆動電源ＧＴＳＬ側のトランジスタのゲートは、レベルシフタ２３２の出力側に接続される。グラウンドＶｓｓ側のトランジスタのゲートは、プリデコード回路２３１の出力側に接続される。これら２つのトランジスタの接続点は、メインデータ線スイッチＴＳＬのゲートに接続される。

次に、メインデータ線スイッチコントローラ２３０の動作について説明する。

エリア選択信号は、アドレス信号のうちのロウアドレスをデコードして得られる信号であり、メモリセルアレイ１００Ｃ内のメモリセルエリアを選択するための信号である。メモリコントローラ２０２（又はアドレスデコーダ２０４）から出力されたエリア選択信号は、プリデコード回路２３１に入力される。プリデコード回路２３１は、エリア選択信号に基づきＮＡＮＤ論理演算を行い、その演算結果をレベルシフタ２３２及び駆動回路２３３に出力する。

レベルシフタ２３２は、高電圧ＨＶを出力可能に構成される。プリデコード回路２３１の出力がハイレベルになると、レベルシフタ２３２が出力するＧＷＬＮ信号がロウレベル、ＳＥＬＢ＿Ｎ信号がハイレベルとなり、駆動回路２３３からメインデータ線スイッチＴＳＬｎのゲートにロウレベルが供給され、メインデータ線スイッチＴＳＬｎがオフする。

プリデコード回路２３１の出力がロウレベルになると、レベルシフタ２３２が出力するＧＷＬＮ信号がハイレベル、ＳＥＬＢ＿Ｎ信号がロウレベルとなり、駆動回路２３３からＧＴＳＬがメインデータ線スイッチＴＳＬｎのゲートに供給される。ＧＴＳＬは、メインデータ線スイッチコントローラ２３０の外部から供給される。

次に、図１７に示すメインデータ線スイッチＴＳＬを制御する一例を説明する。

メインデータ線スイッチコントローラ２３０は、読み出し動作においてアドレス信号Ａ０−ｎによってメモリセルエリア１１１内のメモリセルＭＣが指定された場合に、メインデータ線スイッチＴＳＬをオンにする。これにより、メモリセルエリア１１１に設けられたメインデータ線ＭＤＬとメモリセルエリア１１２に設けられたメインデータ線ＭＤＬとが電気的に接続される。

メモリセルエリア１１１内のメモリセルＭＣからメインバッファ１５０aにデータを読み出す際に、メインデータ線スイッチコントローラ２３０は、TSL領域１１１ｂ乃至１１３ｂにあるメインデータ線スイッチTSLをそれぞれONにする。これにより、メモリセルエリア１１１からメインバッファ１５０aまでのメインデータ線ＭＤＬ上の電気経路は、電気的に接続される。

また、メインデータ線スイッチコントローラ２３０は、メモリセルエリア１１２と対応するメモリセルＭＣが指定された場合又はメモリセルエリア１１２よりもメインバッファ１５０ａ側に設けられたメモリセルエリアと対応するメモリセルＭＣが指定された場合に、ＴＳＬ領域１１１ｂ内のメインデータ線スイッチＴＳＬをオフにする。これにより、メモリセルエリア１１１に設けられたメインデータ線ＭＤＬとメモリセルエリア１１２に設けられたメインデータ線ＭＤＬとが電気的に遮断される。

メモリセルエリア１１２内のメモリセルＭＣからメインバッファ１５０aにデータを読み出す際に、メインデータ線スイッチコントローラ２３０は、TSL領域112ｂ及び１１３ｂにあるメインデータ線スイッチTSLをそれぞれONにする。これにより、メモリセルエリア１１２からメインバッファ１５０aまでのメインデータ線ＭＤＬ上の電気経路は、電気的に接続される。なお、この際に、メインデータ線スイッチコントローラ２３０は、TSL領域11１ｂにあるメインデータ線スイッチTSLをON又はOFFのいずれにも制御することができる。

（３．４）読み出し動作
図１９は、読み出し動作時におけるメインデータ線スイッチＴＳＬの制御方法を説明するための動作概念図である。

図１９において、メインデータ線スイッチコントローラ２３０は、メモリセルエリア１１１に設けられたメモリセルＭＣについて読み出しを行う場合に、メモリセルエリア１１１よりもメインバッファ１５０ａ側に位置するメインデータ線スイッチＴＳＬ１１，ＴＳＬ１２，ＴＳＬ１３のそれぞれをオンにする。これにより、メモリセルエリア１１１に設けられたメモリセルＭＣに格納されたデータは、メインデータ線MDL１を介し、メインバッファ１５０aへ読み出される。

また、メインデータ線スイッチコントローラ２３０は、メモリセルエリア１２２に設けられたメモリセルＭＣについて読み出しを行う場合に、メモリセルエリア１２２よりもメインバッファ１５０ｂ側に設けられたメインデータ線スイッチＴＳＬ２２，ＴＳＬ２３のそれぞれをオンさせ、メモリセルエリア１２２よりもメインバッファ１５０ｂの反対側に設けられたメインデータ線スイッチＴＳＬ２１をオフにする。これにより、メモリセルエリア１２２に設けられたメモリセルＭＣに格納されたデータは、メインデータ線MDL2を介し、メインバッファ１５０ｂへ読み出される。

メインデータ線スイッチコントローラ２３０は、メモリセルエリア１３３に設けられたメモリセルＭＣについて読み出しを行う場合に、メモリセルエリア１３３よりもメインバッファ１５０ｃ側に設けられたメインデータ線スイッチＴＳＬ３３をオンさせ、メモリセルエリア１３３よりもメインバッファ１５０ｃの反対側に設けられたメインデータ線スイッチＴＳＬ３１，ＴＳＬ３２をオフにする。これにより、メモリセルエリア１３３に設けられたメモリセルＭＣに格納されたデータは、メインデータ線MDL３を介し、メインバッファ１５０ｃへ読み出される。

メインデータ線スイッチコントローラ２３０は、メモリセルエリア１４４に設けられたメモリセルＭＣについて読み出しを行う場合に、メモリセルエリア１４４よりもメインバッファ１５０ｄの反対側に設けられたメインデータ線スイッチＴＳＬ４１，ＴＳＬ４２，ＴＳＬ４３をオフにする。これにより、メモリセルエリア１４４に設けられたメモリセルＭＣに格納されたデータは、メインデータ線MDL４を介し、メインバッファ１５０ｃへ読み出される。

（３．５）第３実施形態の効果
以上説明したように、第３実施形態によれば、検出対象のメモリセルエリアよりもメインバッファ１５０から遠いメモリセルを電気的に遮断することができるため、メインデータ線ＭＤＬの負荷が削減され、読み出し動作を高速化できる。

（４）第４実施形態
以下、第４実施形態に係る不揮発性半導体記憶装置について、（４．１）全体概略構成、（４．２）メモリセルアレイの構成、（４．３）回路構成、（４．４）読み出し動作、（４．５）第４実施形態の効果の順で説明する。第４実施形態においては、第１実施形態との相違点を主として説明する。

（４．１）全体概略構成
図２０は、第４実施形態に係る不揮発性半導体記憶装置１Ｄの全体概略構成図である。

図２０に示すように、不揮発性半導体記憶装置１Ｄは、コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、メモリセルアレイ１００Ｄ、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０、及びメインデータ線スイッチコントローラ２３０を有する。

コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、及びビット線スイッチコントローラ２１０の構成は第１実施形態と同様である。

サブラッチ回路コントローラ２２０の入力側は、メモリコントローラ２０２の出力側に接続される。サブラッチ回路コントローラ２２０の出力側は、メモリセルアレイ１００Ｄ内のサブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬ（図２１，図２２参照）に接続される。サブラッチ回路コントローラ２２０は、メモリコントローラ２０２からの信号に応じて、サブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬを制御する。

メインデータ線スイッチコントローラ２３０の入力側は、メモリコントローラ２０２の出力側に接続される。メインデータ線スイッチコントローラ２３０の出力側は、メモリセルアレイ１００Ｄ内のメインデータ線スイッチＴＳＬ（図２１，図２２参照）に接続される。メインデータ線スイッチコントローラ２３０は、メモリコントローラ２０２からの信号に応じて、メインデータ線スイッチＴＳＬを制御する。

（４．２）メモリセルアレイの構成
図２１は、第４実施形態に係るメモリセルアレイ１００Ｄの概略レイアウト図である。

図２１に示すように、メモリセルアレイ１００Ｄは、複数のメモリプレーン１１０，１２０…を有する。メモリプレーン１２０はメモリプレーン１１０と同様に構成されるため、ここではメモリプレーン１１０について説明する。

メモリプレーン１１０は、ビット線方向Ｂに沿って延びる。ロウデコーダ１０１が配置される領域は、メモリプレーン１１０とワード線ＷＬに隣り合って設けられ、ビット線方向Ｂに沿って延びる。メインバッファ１５０ａが配置される領域は、メモリプレーン１１０とビット線方向Ｂに隣り合って設けられる。

メモリプレーン１１０は、ビット線方向Ｂに区分されたメモリセルエリア１１１〜１１４と、メモリセルエリア１１１〜１１４間に設けられるＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｃ〜１１３ｃとを有する。ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｃ〜１１３ｃのそれぞれは、サブラッチ回路及びメインデータ線スイッチを有する。ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｃは、メモリセルエリア１１１とメモリセルエリア１１２との間に設けられる。ＳＵＢＬＡＴ＆ＴＳＬ領域１１２ｃは、メモリセルエリア１１２とメモリセルエリア１１３との間に設けられる。ＳＵＢＬＡＴ＆ＴＳＬ領域１１３ｃは、メモリセルエリア１１３とメモリセルエリア１１４との間に設けられる。

メモリセルエリア１１１〜１１４のそれぞれは、メインデータ線ＭＤＬ、複数のビット線ＢＬ、複数のワード線ＷＬを有する。メモリセルＭＣはワード線ＷＬとビット線ＢＬとの交差部分に配置される。メモリセルエリア１１１〜１１４のそれぞれの詳細な構成は、第１実施形態で説明した構成と同様であるものとする。

ビット線方向において、ＳＵＢＬＡＴ＆ＴＳＬ領域を設ける間隔は、等間隔に限らない。また、ＳＵＢＬＡＴ＆ＴＳＬ領域をメモリセルエリアの境界部分に配置する構成に限らず、例えばメモリセルエリアとワード線方向Ｗに隣り合ってＳＵＢＬＡＴ＆ＴＳＬ領域を設けてもよい。

（４．３）回路構成
図２２は、メモリセルエリア１１１，１１２、及びＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｃの概略回路構成図である。“ｅ”は偶数番と対応することを意味し、“ｏ”は奇数番と対応することを意味する。また、“ｕ”はメインバッファ１５０ａと反対側を意味し、“ｌ”はメインバッファ１５０ａ側を意味する。サブラッチ回路ＳＵＢＬＡＴの内部構成は第２実施形態と同様であるものとする。

図２２に示すように、メモリセルエリア１１１は、メインデータ線ＭＤＬの一部と、ビット線ＢＬ０〜ＢＬ３と、ビット線スイッチＳＳＥＬ０〜ＳＳＥＬ３とを有する。ビット線ＢＬ０は、ビット線スイッチＳＳＥＬ０を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ１は、ビット線スイッチＳＳＥＬ１を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ２は、ビット線スイッチＳＳＥＬ２を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ３は、ビット線スイッチＳＳＥＬ３を介してメインデータ線ＭＤＬに接続される。メモリセルエリア１１２は、メモリセルエリア１１１と同様に構成される。

ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｃは、一対のサブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏと、一対のサブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏと、一対のメインデータ線スイッチＴＳＬｕ，ＴＳＬｌを有する。

サブラッチ回路ＳＵＢＬＡＴｅは、メモリセルエリア１１１に含まれる偶数番のビット線ＢＬ０，ＢＬ２と対応する。サブラッチ回路スイッチＳＬＳＥＬｅは、サブラッチ回路ＳＵＢＬＡＴｅとメインデータ線ＭＤＬとの間に接続される。サブラッチ回路スイッチＳＬＳＥＬｅの２つのドレイン／ソースのうちの一方がサブラッチ回路ＳＵＢＬＡＴｅに接続され、他方がメインデータ線ＭＤＬに接続される。サブラッチ回路スイッチＳＬＳＥＬｅのゲートは、サブラッチ回路コントローラ２２０に接続される。以下、サブラッチ回路スイッチＳＬＳＥＬｅとメインデータ線ＭＤＬとの接続点を「ノードｎ１１１」と称する。

サブラッチ回路ＳＵＢＬＡＴｏは、メモリセルエリア１１１に含まれる奇数番のビット線ＢＬ１，ＢＬ３と対応する。サブラッチ回路スイッチＳＬＳＥＬｏは、サブラッチ回路ＳＵＢＬＡＴｏとメインデータ線ＭＤＬとの間に接続される。サブラッチ回路スイッチＳＬＳＥＬｏの２つのドレイン／ソースのうちの一方がサブラッチ回路ＳＵＢＬＡＴｏに接続され、他方がメインデータ線ＭＤＬに接続される。サブラッチ回路スイッチＳＬＳＥＬｏのゲートは、サブラッチ回路コントローラ２２０に接続される。以下、サブラッチ回路スイッチＳＬＳＥＬｏとメインデータ線ＭＤＬとの接続点を「ノードｎ１１２」と称する。

メインデータ線スイッチＴＳＬｕは、メモリセルエリア１１１に設けられたメインデータ線ＭＤＬとノードｎ１１１との間に接続される。メインデータ線スイッチＴＳＬｕの２つのドレイン／ソースのうちの一方がメモリセルエリア１１１に設けられたメインデータ線ＭＤＬに接続され、他方がノードｎ１１１に接続される。メインデータ線スイッチＴＳＬｕのゲートは、メインデータ線スイッチコントローラ２３０に接続される。

メインデータ線スイッチＴＳＬｌは、メモリセルエリア１１２に設けられたメインデータ線ＭＤＬとノードｎ１１２との間に接続される。メインデータ線スイッチＴＳＬｌの２つのドレイン／ソースのうちの一方がメモリセルエリア１１２に設けられたメインデータ線ＭＤＬに接続され、他方がノードｎ１１２に接続される。メインデータ線スイッチＴＳＬｌのゲートは、メインデータ線スイッチコントローラ２３０に接続される。

メインデータ線、及びそのメインデータ線上に配設されるメインデータ線スイッチＴＳＬは、製造プロセス上、各メモリセル、ビット線ＢＬ、サブラッチ回路スイッチＳＬＳＥＬ、サブラッチ回路ＳＵＢＬＡＴとは異なる階層に配設されるため、後述するデータの読み出し動作及びデータの転送動作は、メインデータ線を介し、ストレスが緩和される経路で行われる。

なお、図２２では、一つのエリアに対応するサブラッチ回路の数が、一本のメインデータ線ＭＤＬに対して2つの場合を示したが、特に2つとは限らず、一つでも複数でもよい。例えば、一本のメインデータ線に対して４つのサブラッチ回路を接続する場合、図２２の構成では、メインデータ線スイッチＴＳＬｕとＴＳＬｌとの間のメインデータ線ＭＤＬに、サブラッチ回路スイッチＳＬＳＥＬのトランジスタを介したサブラッチ回路が2組あるが、これに、さらに２組追加すればよい。

（４．４）読み出し動作
次に、図２３及び図２４を参照して、第４実施形態に係るサブラッチ回路ＳＵＢＬＡＴ、サブラッチ回路スイッチＳＬＳＥＬ、及びメインデータ線スイッチＴＳＬの動作例について説明する。

図２３は、読み出し動作において、ビット線ＢＬの電位を検出する際のサブラッチ回路ＳＵＢＬＡＴ、サブラッチ回路スイッチＳＬＳＥＬ、及びメインデータ線スイッチＴＳＬの動作例を示す図である。ここでは、アドレス信号Ａ０−ｎによって、メモリセルエリア１１１の偶数番のメモリセルＭＣが指定されたものとして説明する。

図２３に示すように、メインデータ線スイッチコントローラ２３０は、メモリセルエリア１１１と対応するメインデータ線スイッチＴＳＬｕ１をオンにし、メモリセルエリア１１１に設けられた偶数番のメモリセルＭＣと対応するサブラッチ回路スイッチＳＬＳＥＬｅ１をオンにする。

サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｅ１にビット線ＢＬのプリチャージを行わせた後、ビット線ＢＬの電位の検出をサブラッチ回路ＳＵＢＬＡＴｅ１に行わせる。その結果、サブラッチ回路ＳＵＢＬＡＴｅ１は、メモリセルエリア１１１に設けられた偶数番のメモリセルＭＣに格納されたデータを検出して保持する。

図２４は、サブラッチ回路ＳＵＢＬＡＴｅ１が保持したデータをメインバッファ１５０ａに転送する際の動作例を示す図である。

メインデータ線スイッチコントローラ２３０は、上述した第３実施形態と同様にして、データ転送経路上のメインデータ線スイッチＴＳＬｌ１，ＴＳＬｕ２，ＴＳＬｌ２，ＴＳＬｕ３，ＴＳＬｌ３をオンにする。サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｅ１が保持するデータを出力させる。その結果、サブラッチ回路ＳＵＢＬＡＴｅ１が保持するデータは、メインデータ線ＭＤＬを経由してメインバッファ１５０ａに入力され、メインバッファ１５０ａに保持される。

（４．５）第４実施形態の効果
以上説明したように、第４実施形態によれば、メモリセルエリア毎にサブラッチ回路ＳＵＢＬＡＴ及びメインデータ線スイッチＴＳＬを設けることで、メモリセルエリアに設けられたビット線ＢＬの電位を短時間で検出可能になるため、読み出し動作を高速化できる。

さらに、第３実施形態と同様に、検出対象のメモリセルエリアよりもメインバッファ１５０から遠いメモリセルを電気的に遮断することができるため、メインデータ線ＭＤＬの負荷が削減され、読み出し動作を高速化できる。

（５）第５実施形態
以下、第５実施形態に係る不揮発性半導体記憶装置について、（５．１）全体概略構成、（５．２）メモリセルアレイの構成、（５．３）回路構成、（５．４）読み出し動作、（５．５）第５実施形態の効果の順で説明する。第５実施形態においては、第１実施形態との相違点について主に説明する。

（５．１）全体概略構成
図２５は、第５実施形態に係る不揮発性半導体記憶装置１Ｅの全体概略構成図である。

図２５に示すように、不揮発性半導体記憶装置１Ｅは、コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、メモリセルアレイ１００Ｅ、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０、及びメインデータ線スイッチコントローラ２３０を有する。

コマンドデコーダ２０１、メモリコントローラ２０２、アドレスラッチ＆コマンドジェネレータ２０３、アドレスデコーダ２０４、センスアンプコントローラ２０５、カラムデコーダ＆読み出し判定回路２０６、ＳＲＡＭキャッシュ回路２０７、データラッチ回路２０８、Ｉ／Ｏバッファ２０９、及びビット線スイッチコントローラ２１０の構成は第１実施形態と同様である。

サブラッチ回路コントローラ２２０の入力側は、メモリコントローラ２０２の出力側に接続される。サブラッチ回路コントローラ２２０の出力側は、メモリセルアレイ１００Ｄ内のサブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬ（図２６，図２７参照）に接続される。サブラッチ回路コントローラ２２０は、メモリコントローラ２０２からの信号に応じて、サブラッチ回路ＳＵＢＬＡＴ及びサブラッチ回路スイッチＳＬＳＥＬを制御する。

メインデータ線スイッチコントローラ２３０の入力側は、メモリコントローラ２０２の出力側に接続される。メインデータ線スイッチコントローラ２３０の出力側は、メモリセルアレイ１００Ｄ内のメインデータ線スイッチＴＳＬ（図２６，図２７参照）に接続される。メインデータ線スイッチコントローラ２３０は、メモリコントローラ２０２からの信号に応じて、メインデータ線スイッチＴＳＬを制御する。

（５．２）メモリセルアレイの構成
図２６は、第５実施形態に係るメモリセルアレイ１００Ｅの概略レイアウト図である。

図２６に示すように、メモリセルアレイ１００Ｅは、複数のメモリプレーン１１０，１２０…を有する。メモリプレーン１２０はメモリプレーン１１０と同様に構成されるため、ここではメモリプレーン１１０について説明する。

メモリプレーン１１０は、ビット線方向Ｂに沿って延びる。ロウデコーダ１０１が配置される領域は、メモリプレーン１１０とワード線ＷＬに隣り合って設けられ、ビット線方向Ｂに沿って延びる。メインバッファ１５０ａが配置される領域は、メモリプレーン１１０とビット線方向Ｂに隣り合って設けられる。

メモリプレーン１１０は、ビット線方向Ｂに区分されたメモリセルエリア１１１〜１１８と、ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｄ，１１３ｄ，１１５ｄ，１１７ｄと、ＴＳＬ領域１１２ｄ，１１４ｄ，１１６ｄとを有する。

ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｄ，１１３ｄ，１１５ｄ，１１７ｄのそれぞれは、サブラッチ回路及びメインデータ線スイッチを有する。ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｄは、メモリセルエリア１１１とメモリセルエリア１１２との間に設けられる。ＳＵＢＬＡＴ＆ＴＳＬ領域１１３ｄは、メモリセルエリア１１３とメモリセルエリア１１４との間に設けられる。ＳＵＢＬＡＴ＆ＴＳＬ領域１１５ｄは、メモリセルエリア１１５とメモリセルエリア１１６との間に設けられる。ＳＵＢＬＡＴ＆ＴＳＬ領域１１７ｄは、メモリセルエリア１１７とメモリセルエリア１１８との間に設けられる。

ＴＳＬ領域１１２ｄ，１１４ｄ，１１６ｄのそれぞれは、メインデータ線スイッチを有する。ＴＳＬ領域１１２ｄは、メモリセルエリア１１２とメモリセルエリア１１３との間に設けられる。ＴＳＬ領域１１４ｄは、メモリセルエリア１１４とメモリセルエリア１１５との間に設けられる。ＴＳＬ領域１１６ｄは、メモリセルエリア１１６とメモリセルエリア１１７との間に設けられる。

メモリセルエリア１１１〜１１８のそれぞれは、メインデータ線ＭＤＬ、複数のビット線ＢＬ、複数のワード線ＷＬを有する。メモリセルＭＣはワード線ＷＬとビット線ＢＬとの交差部分に配置される。メモリセルエリア１１１〜１１８のそれぞれの詳細な構成は、第１実施形態で説明した構成と同様であるものとする。

（５．３）回路構成
図２７は、メモリセルエリア１１１，１１２，１１３と、ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｄと、ＴＳＬ領域１１２ｄとの概略回路構成図である。“ｅ”は偶数番と対応することを意味し、“ｏ”は奇数番と対応することを意味する。サブラッチ回路ＳＵＢＬＡＴの内部構成は第２実施形態と同様であるものとする。

図２７に示すように、メモリセルエリア１１１は、メインデータ線ＭＤＬの一部と、ビット線ＢＬ０〜ＢＬ３と、ビット線スイッチＳＳＥＬ０〜ＳＳＥＬ３とを有する。ビット線ＢＬ０は、ビット線スイッチＳＳＥＬ０を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ１は、ビット線スイッチＳＳＥＬ１を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ２は、ビット線スイッチＳＳＥＬ２を介してメインデータ線ＭＤＬに接続される。ビット線ＢＬ３は、ビット線スイッチＳＳＥＬ３を介してメインデータ線ＭＤＬに接続される。メモリセルエリア１１２，１１３は、メモリセルエリア１１１と同様に構成される。

ＳＵＢＬＡＴ＆ＴＳＬ領域１１１ｄは、一対のサブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏと、一対のサブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏと、メインデータ線スイッチＴＳＬ１とを有する。

サブラッチ回路ＳＵＢＬＡＴｅは、メモリセルエリア１１１に含まれるビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と対応する。サブラッチ回路スイッチＳＬＳＥＬｅは、サブラッチ回路ＳＵＢＬＡＴｅとメインデータ線ＭＤＬとの間に接続される。サブラッチ回路スイッチＳＬＳＥＬｅの２つのドレイン／ソースのうちの一方がサブラッチ回路ＳＵＢＬＡＴｅに接続され、他方がメインデータ線ＭＤＬに接続される。サブラッチ回路スイッチＳＬＳＥＬｅのゲートは、サブラッチ回路コントローラ２２０に接続される。以下、サブラッチ回路スイッチＳＬＳＥＬｅとメインデータ線ＭＤＬとの接続点を「ノードｎ１１１」と称する。

サブラッチ回路ＳＵＢＬＡＴｏは、メモリセルエリア１１２に含まれるビット線ＢＬ１，ビット線ＢＬ２，ＢＬ３と対応する。サブラッチ回路スイッチＳＬＳＥＬｏは、サブラッチ回路ＳＵＢＬＡＴｏとメインデータ線ＭＤＬとの間に接続される。サブラッチ回路スイッチＳＬＳＥＬｏの２つのドレイン／ソースのうちの一方がサブラッチ回路ＳＵＢＬＡＴｏに接続され、他方がメインデータ線ＭＤＬに接続される。サブラッチ回路スイッチＳＬＳＥＬｏのゲートは、サブラッチ回路コントローラ２２０に接続される。以下、サブラッチ回路スイッチＳＬＳＥＬｏとメインデータ線ＭＤＬとの接続点を「ノードｎ１１２」と称する。

メインデータ線スイッチＴＳＬ１は、ノードｎ１１１とノードｎ１１２との間に接続される。メインデータ線スイッチＴＳＬ１の２つのドレイン／ソースのうちの一方がノードｎ１１１ｏに接続され、他方がノードｎ１１２に接続される。メインデータ線スイッチＴＳＬ１のゲートは、メインデータ線スイッチコントローラ２３０に接続される。

ＴＳＬ領域１１２ｄは、メインデータ線スイッチＴＳＬ２を有する。メインデータ線スイッチＴＳＬ２は、メモリセルエリア１１２に設けられたメインデータ線ＭＤＬとメモリセルエリア１１３に設けられたメインデータ線ＭＤＬとの間に接続される。具体的には、メインデータ線スイッチＴＳＬ２の２つのドレイン／ソースのうちの一方がメモリセルエリア１１２に設けられたメインデータ線ＭＤＬに接続され、他方がメモリセルエリア１１３に設けられたメインデータ線ＭＤＬに接続される。メインデータ線スイッチＴＳＬ２のゲートは、メインデータ線スイッチコントローラ２３０に接続される。

図２７では、一つのエリアに対応するサブラッチ回路の数が、一本のメインデータ線に対して１つの場合を示したが、特に１つとは限らず、複数でもよい。例えば、一本のメインデータ線に対して２つ、2エリア合計で４つのサブラッチ回路を接続したい場合、図２７の構成に加え、メインデータ線スイッチＴＳＬのメインバッファと逆方向側に、サブラッチ回路スイッチＳＬＳＥＬのトランジスタを介したサブラッチ回路を１組、メインデータ線スイッチＴＳＬのメインバッファ側に、サブラッチ回路スイッチＳＬＳＥＬのトランジスタを介したサブラッチ回路を１組、それぞれ追加するように配置すればよい。

（５．４）読み出し動作
次に、図２８及び図２９を参照して、第５実施形態に係るサブラッチ回路ＳＵＢＬＡＴ、サブラッチ回路スイッチＳＬＳＥＬ、及びメインデータ線スイッチＴＳＬの動作例について説明する。

図２８は、読み出し動作において、ビット線ＢＬの電位を検出する際のサブラッチ回路ＳＵＢＬＡＴ、サブラッチ回路スイッチＳＬＳＥＬ、及びメインデータ線スイッチＴＳＬの動作概要を示す図である。ここでは、アドレス信号Ａ０−ｎによって、メモリセルエリア１１１及び１１２のそれぞれに設けられたメモリセルＭＣが指定された際の動作を説明する。

図２８に示すように、メインデータ線ＭＤＬのプリチャージ後において、メインデータ線スイッチコントローラ２３０は、メモリセルエリア１１１とメモリセルエリア１１２との間のメインデータ線スイッチＴＳＬ１をオフにする。サブラッチ回路コントローラ２２０は、メモリセルエリア１１１と対応するサブラッチ回路スイッチＳＬＳＥＬｅ１及びメモリセルエリア１１２と対応するサブラッチ回路スイッチＳＬＳＥＬｏ１をオンにする。

サブラッチ回路コントローラ２２０は、メモリセルエリア１１１と対応するサブラッチ回路ＳＵＢＬＡＴｅ１及びメモリセルエリア１１２と対応するサブラッチ回路ＳＵＢＬＡＴｏ１にビット線ＢＬの電位の検出を行わせる。その際、メインデータ線スイッチＴＳＬ１がオフにされているため、サブラッチ回路ＳＵＢＬＡＴｅ１及びＳＵＢＬＡＴｏ１のそれぞれはビット線ＢＬの電位の検出を同時に行うことができる。

その結果、サブラッチ回路ＳＵＢＬＡＴｅ１はメモリセルエリア１１１に設けられたメモリセルＭＣと対応するデータを保持し、サブラッチ回路ＳＵＢＬＡＴｏ１はメモリセルエリア１１２に設けられたメモリセルＭＣが格納するデータを検出して保持する。

図２９は、サブラッチ回路ＳＵＢＬＡＴｅ１及びＳＵＢＬＡＴｏ１が保持するデータをメインバッファ１５０ａに転送する際の動作例を示す図である。

図２９（ａ）に示すように、サブラッチ回路ＳＵＢＬＡＴｏ１からのデータ転送において、メインデータ線スイッチコントローラ２３０は、サブラッチ回路ＳＵＢＬＡＴｏ１からメインバッファ１５０ａまでのデータ転送経路上のメインデータ線スイッチＴＳＬ２，ＴＳＬ３，ＴＳＬ４，ＴＳＬ５，ＴＳＬ６，ＴＳＬ７をオンにする。サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｏ１が保持するデータを出力させる。その結果、サブラッチ回路ＳＵＢＬＡＴｏ１が保持するデータがメインデータ線ＭＤＬを経由してメインバッファ１５０ａに入力され、メインバッファ１５０ａに保持される。

図２９（ｂ）に示すように、サブラッチ回路ＳＵＢＬＡＴｏ１からのデータ転送において、メインデータ線スイッチコントローラ２３０は、サブラッチ回路ＳＵＢＬＡＴｅ１からメインバッファ１５０ａまでのデータ転送経路上のメインデータ線スイッチＴＳＬ１をさらにオンにする。サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｅ１が保持するデータを出力させる。その結果、サブラッチ回路ＳＵＢＬＡＴｅ１が保持するデータがメインデータ線ＭＤＬを経由してメインバッファ１５０ａに入力され、メインバッファ１５０ａに保持される。

次に、図３０及び図３１を参照して、第５実施形態に係るサブラッチ回路ＳＵＢＬＡＴ、サブラッチ回路スイッチＳＬＳＥＬ、及びメインデータ線スイッチＴＳＬの動作を説明する。

図３０は、第５実施形態に係る不揮発性半導体記憶装置１Ｅの動作を示すフローチャートである。ここでは、アドレス信号によってメモリセルエリア１１１及びメモリセルエリア１１２のそれぞれが指定された場合の動作について説明する。

図３０に示すように、ステップＳ１０１において、読み出し動作を指示する読み出しコマンドがコマンドデコーダ２０１に入力される。

ステップＳ１０２において、読み出し対象アドレスを示すアドレス信号Ａ０−ｎがアドレスラッチ＆コマンドジェネレータ２０３に入力される。

ステップＳ１０３において、内部処理の進行中を示すレディ／ビジー信号＝ロウを不揮発性半導体記憶装置１Ｅの外部に出力する。

ステップＳ１０４において読み出しモードに移行し、読み出し動作が開始する。

ステップＳ１０５において、ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０、及びメインデータ線スイッチコントローラ２３０は、サブラッチ回路スイッチＳＬＳＥＬｅ、サブラッチ回路スイッチＳＬＳＥＬｏ、メインデータ線スイッチＴＳＬ、及びビット線スイッチＳＳＥＬのそれぞれをオンにする。

ステップＳ１０６において、メモリコントローラ２０２は、メインデータ線ＭＤＬ及びビット線ＢＬをディスチャージするようにメインバッファ１５０ａを制御する。具体的には、メインバッファ１５０ａのバイアス回路（ＢＩＡＳ）が０Ｖの状態でプリチャージ／ディスチャージ用トランジスタＰＳＥＬをオンにする。その結果、メインデータ線ＭＤＬ及びビット線ＢＬのそれぞれが０Ｖになる。

ステップＳ１０７において、メモリコントローラ２０２は、メインバッファ１５０ａのデータラッチ回路１５１，１５２及びサブラッチ回路ＳＵＢＬＡＴのそれぞれが保持するデータをリセットさせる。

ステップＳ１０８において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのそれぞれをオンにする。また、ビット線スイッチコントローラ２１０は、アドレス信号Ａ０−ｎによって指定された、メモリセルエリア１１１及びメモリセルエリア１１２のそれぞれのメモリセルＭＣに対応するビット線スイッチＳＳＥＬをオンにする。

ステップＳ１０９において、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのチャージ用トランジスタ４１１をオンにする。その結果、メインデータ線ＭＤＬ及びビット線ＢＬがプリチャージされる。

ステップＳ１１０において、メモリコントローラ２０２は、メモリセルエリア１１１及びメモリセルエリア１１２のそれぞれの検出対象メモリセルＭＣに対応するドレイン選択トランジスタＳＧ１及びソース選択トランジスタＳＧ２をオンにする。また、メモリセルエリア１１１及びメモリセルエリア１１２のそれぞれの検出対象メモリセルに対応するワード線ＷＬ（２ブロック）を駆動させる。具体的には、メモリセルエリア１１１、１１２の検出対象メモリセルＭＣに対応する選択ワード線ＷＬを４Ｖ、非選択ワード線を６Ｖとする。

ステップＳ１１１において、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴe及びＳＵＢＬＡＴｏ内のトランジスタ４１３をオンにして、同時にそれぞれのメインデータ線（MDL）の状態を検出し、サブラッチ回路にて保持させる。この時、それぞれのメインデータ線（MDL）は、メインデータ線スイッチＴＳＬがオフとなって分離されているため、問題なくそれぞれの状態を読み取ることができる。

ステップＳ１１２において、ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０、及びメインデータ線スイッチコントローラ２３０は、メインデータ線スイッチＴＳＬ、サブラッチ回路スイッチＳＬＳＥＬ、及びビット線スイッチＳＳＥＬのそれぞれをオフにする。

ステップＳ１１３において、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｏが保持するデータを転送するようにサブラッチ回路ＳＵＢＬＡＴｏを制御する。

ステップＳ１１４において、メインデータ線スイッチコントローラ２３０は、メインデータ線スイッチＴＳＬをオンにする。

ステップＳ１１５において、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｅが保持するデータを転送するようにサブラッチ回路ＳＵＢＬＡＴｅを制御する。

ステップＳ１１６において、ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０、及びメインデータ線スイッチコントローラ２３０は、メインデータ線スイッチＴＳＬ、サブラッチ回路スイッチＳＬＳＥＬ、及びビット線スイッチＳＳＥＬのそれぞれをオフにする。

ステップＳ１１７において、メモリコントローラ２０２は、読み出しモードを終了させる。

ステップＳ１１８において、内部処理が終了したこと示すレディ／ビジー信号＝ハイを不揮発性半導体記憶装置１Ｅの外部に出力する。

図３１は、第５実施形態に係る不揮発性半導体記憶装置１Ｅの動作を示すタイムチャートである。

図３１に示すように、ステップＳ１０６〜Ｓ１０８において、メモリコントローラ２０２は、ＲＳＴＰ信号によって、メインバッファ１５０ａのデータラッチ回路１５１，１５２が保持するデータをリセットする。また、サブラッチ回路コントローラ２２０は、ＲＳＴＲ信号によって、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのリセット用トランジスタ４１６をオンにし、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのラッチ部（インバータ４１４，４１５）が保持するデータをリセットする。また、各ビット線スイッチＳＳＥＬ及び各メインデータ線スイッチＴＳＬがオンの状態において、メモリコントローラ２０２は、プリチャージ／ディスチャージ用トランジスタＰＳＥＬをオンにすることによって、メインデータ線ＭＤＬ及び各ビット線ＢＬを０Ｖにする。

ステップＳ１０９において、サブラッチ回路コントローラ２２０は、ＰＣＨＲＢ信号によって、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのチャージ用トランジスタ４１１をオンにする。なお、チャージ用トランジスタ４１１は、ｐチャネル型のトランジスタにより構成されており、ＰＣＨＲＢ信号を０Ｖにすることでオンとなる。この時点で、メモリセルエリア１１１に含まれるビット線スイッチＳＳＥＬｕ及びメモリセルエリア１１２に含まれるビット線スイッチＳＳＥＬｌのそれぞれがオンの状態であるため、メモリセルエリア１１１に含まれるビット線ＢＬ及びメモリセルエリア１１２に含まれるビット線ＢＬがハイレベルにチャージされる。

ステップＳ１１０−１において、ロウデコーダ１０１は、メモリセルエリア１１１，１１２のそれぞれに対し、検出対象のメモリセルＭＣを含むメモリストリングＳＴＲと対応するドレイン選択線ＳＥＬＤを４Ｖとして、当該メモリストリングＳＴＲに含まれるドレイン選択トランジスタＳＧ１をオンにする。その後、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのそれぞれをオフにするとともに、チャージ用トランジスタ４１１をオフにする。また、メインデータ線スイッチコントローラ２３０は、各メインデータ線スイッチＴＳＬをオフにする。その結果、メモリセルエリア１１１のメインデータ線ＭＤＬとメモリセルエリア１１２のメインデータ線ＭＤＬとが電気的に遮断される。

ステップＳ１１０−２において、ロウデコーダ１０１は、メモリセルエリア１１１，１１２のそれぞれに対して検出動作（センス動作）を行う。具体的には、ロウデコーダ１０１は、メモリセルエリア１１１，１１２のそれぞれに対し、検出対象のメモリセルＭＣを含むメモリストリングＳＴＲと対応するソース選択線ＳＥＬＳを４Ｖとして、当該メモリストリングＳＴＲに含まれるソース選択トランジスタＳＧ２をオンにする。また、ロウデコーダ１０１は、メモリセルエリア１１１，１１２のそれぞれの検出対象のメモリセルＭＣと対応する各選択ワード線ＷＬを２．５Ｖとし、検出対象のメモリセルＭＣ以外と対応する各非選択ワード線ＷＬ（ｕｎＷＬ）を６Ｖとする。その結果、検出対象のメモリセルＭＣ以外のメモリセルＭＣはオンする。検出対象のメモリセルＭＣについては、イレース状態であればオンし、プログラム状態であればオンしない。検出対象のメモリセルＭＣがオンすると、当該メモリストリングＳＴＲを介して共通ソース線ＡＲＶＳＳに電流が流れ、対応するビット線ＢＬは徐々に０Ｖになる。一方、検出対象のメモリセルＭＣがオンしないと、当該メモリストリングＳＴＲを介して共通ソース線ＡＲＶＳＳに電流が流れないため、対応するビット線ＢＬはハイレベルのままである。

ステップＳ１１１及びＳ１１２において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのそれぞれをオンにする。また、サブラッチ回路コントローラ２２０は、ＬＴ信号によって、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのラッチ用トランジスタ４１３をオンにする。これにより、サブラッチ回路ＳＵＢＬＡＴｅは、メモリセルエリア１１１に含まれる検出対象のメモリセルＭＣと対応するビット線ＢＬの電位を検出し、検出した結果を保持する。同時に、サブラッチ回路ＳＵＢＬＡＴｏは、メモリセルエリア１１２に含まれる検出対象のメモリセルＭＣと対応するビット線ＢＬの電位を検出し、検出した結果を保持する。さらに、ビット線スイッチコントローラ２１０は、メモリセルエリア１１１に含まれるビット線スイッチＳＳＥＬｕ及びメモリセルエリア１１２に含まれるビット線スイッチＳＳＥＬｌのそれぞれをオフする。サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅをオフにする。ロウデコーダ１０１は、ドレイン選択線ＳＥＬＤ、ソース選択線ＳＥＬＳ、及びワード線ＷＬを０Ｖにする。なお、メインバッファ１５０ａ側のサブラッチ回路スイッチＳＬＳＥＬｏはオンのままである。

ステップＳ１１３において、サブラッチ回路コントローラ２２０は、ＬＴＯＵＴｏ信号によって、サブラッチ回路ＳＵＢＬＡＴｏの出力用トランジスタ４１７をオンにする。これにより、サブラッチ回路ＳＵＢＬＡＴｏのノードｎ４３に保持されているデータがサブラッチ回路スイッチＳＬＳＥＬｏ及びメインデータ線ＭＤＬを介してメインバッファ１５０ａに転送される。ここで、メインバッファ１５０ａのスイッチＢＳＥＬ１はオンの状態であり、転送されたデータはメインバッファ１５０ａのデータラッチ回路１５２に保持される。サブラッチ回路ＳＵＢＬＡＴｏのデータ転送後において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｏをオフにする。

ステップＳ１１４，Ｓ１１５において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅをオンにする。メインデータ線スイッチコントローラ２３０は、メモリセルエリア１１１，１１２の間のメインデータ線スイッチＴＳＬ１をオンにする。そして、サブラッチ回路コントローラ２２０は、ＬＴＯＵＴｅ信号によって、サブラッチ回路ＳＵＢＬＡＴｅの出力用トランジスタ４１７をオンにする。これにより、サブラッチ回路ＳＵＢＬＡＴｅのノードｎ４３に保持されているデータがサブラッチ回路スイッチＳＬＳＥＬｅ及びメインデータ線ＭＤＬを介してメインバッファ１５０ａに転送される。ここで、メインバッファ１５０ａのスイッチＢＳＥＬ０はオンの状態であり、転送されたデータはメインバッファ１５０ａのデータラッチ回路１５１に保持される。サブラッチ回路ＳＵＢＬＡＴｅのデータ転送後において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅをオフにする。

ステップＳ１１６において、メインデータ線スイッチコントローラ２３０は、メモリセルエリア１１１，１１２の間のメインデータ線スイッチＴＳＬ１をオフにする。

（５．５）第５実施形態の効果
以上説明したように、第５実施形態によれば、サブラッチ回路ＳＵＢＬＡＴｅ及びＳＵＢＬＡＴｏにより２つのメモリセルエリアのそれぞれと対応するデータを同時に読み出すことができるため、読み出し動作を高速化できる。

（６）第６実施形態
次に、第６実施形態について説明する。第６実施形態においては、第１実施形態〜第５実施形態に適用可能な読み出し方法について説明する。

第６実施形態に係る読み出し方法では、プリチャージ時において、複数のビット線スイッチＳＳＥＬをオンすることで複数のビット線ＢＬを同時にプリチャージし、ビット線ＢＬの電位検出時において、ビット線スイッチＳＳＥＬを１つのみオンする。

以下、第４実施形態に係る不揮発性半導体記憶装置１Ｄを例に挙げて、第６実施形態に係る読み出し方法について説明する。

図３２は、第６実施形態に係る読み出し方法を示すフローチャートである。ここでは、アドレス信号によって、メモリセルエリア１１１内の同一ＷＬ上の２つのメモリセルＭＣｅ，ＭＣｏが指定された場合の動作について説明する。

ステップＳ２０１において、読み出し動作を指示する読み出しコマンドがコマンドデコーダ２０１に入力される。

ステップＳ２０２において、読み出し対象アドレスを示すアドレス信号Ａ０−ｎがアドレスラッチ＆コマンドジェネレータ２０３に入力される。

ステップＳ２０３において、内部処理の進行中を示すレディ／ビジー信号＝ロウを不揮発性半導体記憶装置１Ｄの外部に出力する。

ステップＳ２０４において読み出しモードに移行し、読み出し動作が開始する。

ステップＳ２０５において、ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０、及びメインデータ線スイッチコントローラ２３０は、サブラッチ回路スイッチＳＬＳＥＬｅ、サブラッチ回路スイッチＳＬＳＥＬｏ、メインデータ線スイッチＴＳＬ、及びビット線スイッチＳＳＥＬのそれぞれをオンにする。

ステップＳ２０６において、メモリコントローラ２０２は、メインデータ線ＭＤＬ及びビット線ＢＬをディスチャージするようにメインバッファ１５０ａを制御する。具体的には、メインバッファ１５０ａのバイアス回路（ＢＩＡＳ）が０Ｖの状態でプリチャージ／ディスチャージ用トランジスタＰＳＥＬをオンにする。その結果、メインデータ線ＭＤＬ及びビット線ＢＬのそれぞれが０Ｖになる。

ステップＳ２０７において、メモリコントローラ２０２及びサブラッチ回路コントローラ２２０は、メインバッファ１５０ａのデータラッチ回路１５１，１５２及びサブラッチ回路ＳＵＢＬＡＴのそれぞれが保持するデータをリセットするように制御する。

ステップＳ２０８において、ビット線スイッチコントローラ２１０及びサブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅ、ビット線スイッチＳＳＥＬｅ、及びビット線スイッチＳＳＥＬｏのそれぞれをオンするように制御する。

ステップＳ２０９において、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｅ及びＳＵＢＬＡＴｏのチャージ用トランジスタ４１１をオンにする。この時サブラッチ回路ＳＵＢＬＡＴｅまたはＳＵＢＬＡＴｏのどちらか一つのトランジスタ４１１をオンするだけでも構わない。その結果、メインデータ線ＭＤＬ、及びメモリセルエリア１１１内の全てのメインデータ線ＭＤＬ及びビット線ＢＬがプリチャージされる。全てのビット線ＢＬがプリチャージされた後、ビット線スイッチＳＳＥＬｏはオフされる。

ステップＳ２１０において、メモリコントローラ２０２は、メモリセルエリア１１１の検出対象メモリセルＭＣｅに対応するドレイン選択トランジスタＳＧ１及びソース選択トランジスタＳＧ２をオンにする。また、検出対象メモリセルＭＣｅに対応する選択ワード線ＷＬを４Ｖ、非選択ワード線ｕｎＷＬを６Ｖとする。サブラッチ回路ＳＵＢＬＡＴｅは、検出対象メモリセルＭＣｅに対応するビット線ＢＬの電位を検出して検出結果を保持する。

ステップＳ２１１において、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴe内のトランジスタ４１３をオンにして、メインデータ線（MDL）の状態が検出され、ラッチにて保持させる。

ステップＳ２１２において、ビット線スイッチコントローラ２１０、サブラッチ回路コントローラ２２０、及びメインデータ線スイッチコントローラ２３０は、メインデータ線スイッチＴＳＬ、サブラッチ回路スイッチＳＬＳＥＬ、及びビット線スイッチＳＳＥＬのそれぞれをオフにする。

ステップＳ２１３において、ビット線スイッチコントローラ２１０及びサブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｏ及びビット線スイッチＳＳＥＬｏをオンにすることにより、メインデータ線ＭＤＬに追加チャージする。この時、サブラッチ回路ＳＵＢＬＡＴｅまたはＳＵＢＬＡＴｏのどちらか一つのトランジスタ４１１をオンするだけでも構わない。追加チャージはメインデータ線ＭＤＬに対してのみ行われるため、ステップＳ２０９におけるビット線ＢＬ及びメインデータ線ＭＤＬのプリチャージに比べ、短時間で済む。

ステップＳ２１４において、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｏ内のトランジスタ４１３をオンにして、メインデータ線MDLの状態が検出され、ラッチ回路にて保持させる。

ステップＳ２１６、Ｓ２１７にて、サブラッチ回路コントローラ２２０は、サブラッチ回路ＳＵＢＬＡＴｅが保持するデータを転送するようにサブラッチ回路ＳＵＢＬＡＴｅを制御し、サブラッチ回路ＳＵＢＬＡＴｏが保持するデータを転送するようにサブラッチ回路ＳＵＢＬＡＴｏを制御する。

ステップＳ２１８において、メモリコントローラ２０２は、読み出しモードを終了させる。

ステップＳ２１９において、内部処理が終了したこと示すレディ／ビジー信号＝ハイを不揮発性半導体記憶装置１Ｄの外部に出力する。

次に、図３３を参照して、図３２の各ステップの詳細について説明する。図３３は、第６実施形態に係る読み出し方法を示すタイムチャートである。ここでは、図３２と同様に、第４実施形態に係る不揮発性半導体記憶装置１Ｄにおいて、メモリセルエリア１１１のビット線ＢＬ０及びＢＬ１のそれぞれを同時にプリチャージする場合について説明する。
を例に挙げて説明する。

図３３に示すように、ステップＳ２０５〜Ｓ２０８において、メモリコントローラ２０２は、ＲＳＴＰ信号によって、メインバッファ１５０ａのデータラッチ回路１５１，１５２が保持するデータをリセットする。また、サブラッチ回路コントローラ２２０は、ＲＳＴＲ信号によって、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのリセット用トランジスタ４１６をオンにし、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのラッチ部（インバータ４１４，４１５）が保持するデータをリセットする。また、各ビット線スイッチＳＳＥＬ及び各メインデータ線スイッチＴＳＬがオンの状態において、メモリコントローラ２０２は、プリチャージ／ディスチャージ用トランジスタＰＳＥＬをオンにすることによって、メインデータ線ＭＤＬ及び各ビット線ＢＬを０Ｖにする。メインデータ線スイッチコントローラ２３０は、メインバッファ１５０ａ側のメインデータ線スイッチＴＳＬｌをオフにする。

ステップＳ２０９において、サブラッチ回路コントローラ２２０は、ＰＣＨＲＢ信号によって、サブラッチ回路ＳＵＢＬＡＴｅ，ＳＵＢＬＡＴｏのそれぞれのチャージ用トランジスタ４１１をオンにする。この時点で、メモリセルエリア１１１に含まれるビット線スイッチＳＳＥＬｅ及びＳＳＥＬｏのそれぞれがオンの状態であり、メインデータ線ＭＤＬ、ビット線ＢＬ０及びＢＬ１のそれぞれが同時にハイレベルにチャージされる。そして、ビット線スイッチコントローラ２１０は、ビット線スイッチＳＳＥＬｏをオフにする。

ステップＳ２１０−１において、ロウデコーダ１０１は、メモリセルエリア１１１におけるドレイン選択線ＳＥＬＤを４Ｖとして、ドレイン選択トランジスタＳＧ１をオンにする。その後、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅ，ＳＬＳＥＬｏのそれぞれをオフにするとともに、チャージ用トランジスタ４１１をオフにする。

ステップＳ２１０−２において、ロウデコーダ１０１は、メモリセルエリア１１１内のソース選択線ＳＥＬＳを４Ｖとして、ソース選択トランジスタＳＧ２をオンにする。また、ロウデコーダ１０１は、メモリセルエリア１１１内の検出対象のメモリセルＭＣｅ及びＭＣｏと対応する選択ワード線ＷＬを２．５Ｖとし、検出対象のメモリセルＭＣｅ及びＭＣｏ以外と対応する非選択ワード線ＷＬ（ｕｎＷＬ）を６Ｖとする。検出対象のメモリセルＭＣｅについては、イレース状態であればオンし、プログラム状態であればオンしない。検出対象のメモリセルＭＣｅがオンすると、当該メモリストリングＳＴＲを介して共通ソース線ＡＲＶＳＳに電流が流れ、対応するビット線ＢＬ０は徐々に０Ｖになる。一方、検出対象のメモリセルＭＣｅがオンしないと、当該メモリストリングＳＴＲを介して共通ソース線ＡＲＶＳＳに電流が流れないため、対応するビット線ＢＬ０はハイレベルのままである。

ステップＳ２１１及びＳ２１２において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅをオンにする。また、サブラッチ回路コントローラ２２０は、ＬＴｅ信号によって、サブラッチ回路ＳＵＢＬＡＴｅのラッチ用トランジスタ４１３をオンにする。これにより、サブラッチ回路ＳＵＢＬＡＴｅは、メインデータ線ＭＤＬを介して、メモリセルＭＣｅと対応するビット線ＢＬ０の電位を検出し、検出した結果を保持する。さらに、ビット線スイッチコントローラ２１０は、ビット線スイッチＳＳＥＬｅをオフにする。

ステップＳ２１３において、ビット線スイッチコントローラ２１０は、ビット線スイッチＳＳＥＬｏをオンにする。また、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｏをオンにする。サブラッチ回路コントローラ２２０は、ＰＣＨＲＢ信号によって、サブラッチ回路ＳＵＢＬＡＴｅ及びＳＵＢＬＡＴｏのそれぞれのチャージ用トランジスタ４１１をオンにする。この時点で、メモリセルエリア１１１に含まれるビット線スイッチＳＳＥＬｏがオンの状態であり、ビット線ＢＬ１が追加チャージされる。そして、ビット線スイッチコントローラ２１０は、ビット線スイッチＳＳＥＬｅをオフにする。

ステップＳ２１４及びＳ２１５において、サブラッチ回路コントローラ２２０は、ＬＴｏ信号によって、サブラッチ回路ＳＵＢＬＡＴｏのラッチ用トランジスタ４１３をオンにする。これにより、サブラッチ回路ＳＵＢＬＡＴｏは、メインデータ線ＭＤＬを介して、メモリセルＭＣｏと対応するビット線ＢＬ１の電位を検出し、検出した結果を保持する。さらに、ビット線スイッチコントローラ２１０は、ビット線スイッチＳＳＥＬｏをオフにする。サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｏをオフにする。メインデータ線スイッチコントローラ２３０は、メインバッファ１５０ａと反対側のメインデータ線スイッチＴＳＬｕをオフにする。

ステップＳ２１６において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅをオンにする。メインデータ線スイッチコントローラ２３０は、メインバッファ１５０ａ側のメインデータ線スイッチＴＳＬｌをオンにする。そして、サブラッチ回路コントローラ２２０は、ＬＴＯＵＴｅ信号によって、サブラッチ回路ＳＵＢＬＡＴｅの出力用トランジスタ４１７をオンにする。これにより、サブラッチ回路ＳＵＢＬＡＴｅのノードｎ４３に保持されているデータがサブラッチ回路スイッチＳＬＳＥＬｅ、メインデータ線スイッチＴＳＬｌ及びメインデータ線ＭＤＬを介してメインバッファ１５０ａに転送される。ここで、メインバッファ１５０ａのスイッチＢＳＥＬ０はオンの状態であり、転送されたデータはメインバッファ１５０ａのデータラッチ回路１５１に保持される。サブラッチ回路ＳＵＢＬＡＴｅのデータ転送後において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｅをオフにする。

ステップＳ２１７において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｏをオンにする。そして、サブラッチ回路コントローラ２２０は、ＬＴＯＵＴｏ信号によって、サブラッチ回路ＳＵＢＬＡＴｏの出力用トランジスタ４１７をオンにする。これにより、サブラッチ回路ＳＵＢＬＡＴｏのノードｎ４３に保持されているデータがサブラッチ回路スイッチＳＬＳＥＬｏ、メインデータ線スイッチＴＳＬｌ及びメインデータ線ＭＤＬを介してメインバッファ１５０ａに転送される。ここで、メインバッファ１５０ａのスイッチＢＳＥＬ１はオンの状態であり、転送されたデータはメインバッファ１５０ａのデータラッチ回路１５２に保持される。サブラッチ回路ＳＵＢＬＡＴｏのデータ転送後において、サブラッチ回路コントローラ２２０は、サブラッチ回路スイッチＳＬＳＥＬｏをオフにする。

以上説明したように、第６実施形態によれば、読み出し動作でのプリチャージに要する時間を短縮できるため、読み出し動作を高速化できる。

（７）その他の実施形態
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなる。

例えば、上述した第１〜第６実施形態のそれぞれは、別個独立して実施するだけでなく、互いに組み合わせて実施しても構わない。

さらに、第２〜第６実施形態は、ビット線（メインデータ線ＭＤＬ及びビット線ＢＬ）を階層化する構成に限らず、ビット線を階層化しない構成に適用可能である。

上述した第６実施形態においては、ビット線電位の検出前におけるチャージであるプリチャージについて説明した。しかしながら、ビット線電位の検出後において行われるチャージについても第６実施形態で説明した読み出し方法が適用可能である。

さらに、上述した第６実施形態においては、１つのメモリセルエリアに設けられた複数本のビット線ＢＬを同時にチャージする一例を説明したが、複数のメモリセルエリアのそれぞれに設けられたビット線ＢＬを同時にチャージしてもよい。

なお、第６実施形態においては、サブラッチ回路ＳＵＢＬＡＴがプリチャージ及びビット線電位の検出を行う一例について説明したが、メインバッファ１５０がプリチャージ及びビット線電位の検出を行ってもよい。

なお、上述した第１〜第６実施形態においては、ＮＡＮＤ型の不揮発性半導体記憶装置を例に説明したが、本発明はＮＡＮＤ型に限定されない。例えばＮＯＲ型の不揮発性半導体記憶装置に本発明を応用してもよい。

このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

ＢＳＥＬ…スイッチ、ＢＬ…ビット線、ＭＤＬ…メインデータ線、ＭＣ…メモリセル、ＰＳＥＬ…プリチャージ／ディスチャージ用トランジスタ、ＳＬＳＥＬ…サブラッチ回路スイッチ、ＳＳＥＬ…ビット線スイッチ、ＳＴＲ…メモリストリング、ＳＵＢＬＡＴ…サブラッチ回路、ＴＳＬ…メインデータ線スイッチ、１Ａ〜１Ｅ…不揮発性半導体記憶装置、１００Ａ〜１００Ｅ…メモリセルアレイ、１０１，１０２…ロウデコーダ、１１０ａ…偶数番スイッチ領域、１１０ｂ…メモリストリング領域、１１０ｃ…奇数番スイッチ領域、１１０，１１１〜１１４，１１１〜１１８，１２１〜１２４，１２１〜１２８…メモリセルエリア、１５０，１５０ａ〜１５０ｂ…メインバッファ、１５１，１５２…データラッチ回路、１９０…入出力パッド、２０１…コマンドデコーダ、２０２…メモリコントローラ、２０３…コマンドジェネレータ、２０４…アドレスデコーダ、２０５…センスアンプコントローラ、２０６…カラムデコーダ＆読み出し判定回路、２０７…ＳＲＡＭキャッシュ回路、２０８…データラッチ回路、２０９…Ｉ／Ｏバッファ、２１０…ビット線スイッチコントローラ、２１１…ＡＮＤ回路、２１２…ＯＲ回路、２１３…インバータ、２１４…レベルシフタ、２１５〜２１８…駆動回路、２２０…サブラッチ回路コントローラ、２２１…プリデコード回路、２２２…レベルシフタ、２２３…制御信号生成回路、２２４，２２４ａ，２２４ｂ…駆動回路、２３０…メインデータ線スイッチコントローラ、２３１…プリデコード回路、２３２…レベルシフタ、２３３…駆動回路、４１１…チャージ用トランジスタ、４１２…検出用トランジスタ、４１３…ラッチ用トランジスタ、４１４，４１５…インバータ、４１６…リセット用トランジスタ、４１７…出力用トランジスタ、５０２，５０３，５０３，５１１，５１３…拡散層、５０５，５０６，５０７，５１２，５１４，６０３，６０４…コンタクト、６０１，６０２…局所配線

Claims (22)

1. ビット線方向及びワード線方向に複数のメモリセルが配列されたメモリプレーンを有しており、前記メモリプレーンに設けられた前記複数のメモリセルの中から、制御対象メモリセルを指定するように構成された１対のデコーダを有する不揮発性半導体記憶装置であって、
   少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線と、
   少なくとも１つのビット線が設けられており、前記メモリプレーンに設けられた複数のメモリセルエリアと、
   前記複数のメモリセルエリア毎に設けられた１又は複数のサブラッチ回路とを備えており、
   前記１又は複数のサブラッチ回路のそれぞれは、自回路と対応するメモリセルエリアに設けられたビット線の電位を検出し、検出結果を保持するように構成されることを特徴とする不揮発性半導体記憶装置。
2. 前記メモリプレーンは、前記ビット線方向に沿って延びるメインデータ線を有しており、
   前記メインデータ線に設けられたメモリセルエリアは、自エリアに設けられたビット線と前記メインデータ線とを電気的に接続するか否かを切り替えるように構成されたビット線スイッチを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記複数のメモリセルエリアは、第１メモリセルエリアと、前記第１メモリセルエリアと隣り合って設けられた第２メモリセルエリアとを含み、
   前記第１メモリセルエリアと対応する第１サブラッチ回路又は前記第２メモリセルエリアと対応する第２サブラッチ回路は、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に設けられることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記１又は複数のサブラッチ回路毎に設けられた１又は複数のサブラッチ回路スイッチと、
   前記複数のビット線スイッチ及び前記１又は複数のサブラッチ回路スイッチを制御するように構成された第１制御回路とを備え、
   前記第１制御回路は、
   前記制御対象メモリセルと対応するサブラッチ回路と前記制御対象メモリセルが設けられたビット線とを電気的に接続するように、前記複数のビット線スイッチ及び前記複数のサブラッチ回路スイッチを制御し、
   前記制御対象メモリセルと対応するサブラッチ回路以外のサブラッチ回路と前記制御対象メモリセルが設けられたビット線以外のビット線とを電気的に遮断するように、前記複数のビット線スイッチ及び前記複数のサブラッチ回路スイッチを制御することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
5. 前記メモリプレーンは、前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に接続するか否かを切り替えるように構成されたメインデータ線スイッチを有することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
6. 前記メインデータ線が設けられたメモリセルエリアは、第１メモリセルエリアと、前記第１メモリセルエリアと隣り合い、メインバッファ側に設けられた第２メモリセルエリアとを含み、
   前記メインデータ線スイッチは、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に配置されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
7. 前記メインデータ線スイッチを制御するように構成された第２制御回路をさらに備え、
   前記第１メモリセルエリアと対応する第１サブラッチ回路は、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に設けられており、かつ、前記メインデータ線に電気的に接続されており、
   前記メインデータ線スイッチは、前記第１サブラッチ回路と前記第２メモリセルエリアとの間の電気的な接続経路上に設けられており、
   前記第２制御回路は、前記第１メモリセルエリアに設けられたメモリセルが検出対象メモリセルとして指定された場合に、前記第１メモリセルエリアに設けられたメインデータ線と前記第２メモリセルエリアに設けられたメインデータ線とを電気的に遮断するように前記メインデータ線スイッチを制御することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 前記第２制御回路は、前記第１メモリセルエリアに設けられたメモリセルが転送対象メモリセルとして指定された場合に、前記第１メモリセルエリアに設けられたメインデータ線と前記第２メモリセルエリアに設けられたメインデータ線とを電気的に接続することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. 前記第１メモリセルエリアと対応する第１サブラッチ回路及び前記第２メモリセルエリアと対応する第２サブラッチ回路は、前記第１メモリセルエリアと前記第２メモリセルエリアとの間に設けられることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
10. 前記１又は複数のサブラッチ回路毎に設けられた１又は複数のサブラッチ回路スイッチと、
    前記メインデータ線スイッチ及び前記複数のサブラッチ回路スイッチを制御するように構成された第３制御回路とをさらに備え、
    前記メインデータ線スイッチは、前記第１サブラッチ回路と前記第２サブラッチ回路との間の電気的な接続経路上に設けられており、
    前記第３制御回路は、
    前記第１メモリセルエリア及び前記第２メモリセルエリアに設けられたメモリセルが検出対象メモリセルとして指定された場合に、
    前記第１メモリセルエリアに設けられたメインデータ線と前記第２メモリセルエリアに設けられたメインデータ線とを電気的に遮断するように前記メインデータ線スイッチを制御し、
    前記第１サブラッチ回路と前記第１メモリセルエリアに設けられたビット線とを電気的に接続するように、前記第１サブラッチ回路と対応する第１サブラッチ回路スイッチを制御し、
    前記第２サブラッチ回路と前記第２メモリセルエリアに設けられたビット線とを電気的に接続するように、前記第２サブラッチ回路と対応する第２サブラッチ回路スイッチを制御することを特徴とする請求項９に記載の不揮発性半導体記憶装置。
11. ビット線方向及びワード線方向に複数のメモリセルが配列された不揮発性半導体記憶装置であって、
    前記ビット線方向に沿って延びるメインデータ線と、
    少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線と、
    前記複数のビット線のそれぞれと前記メインデータ線とを電気的に接続するか否かを切り替える複数のビット線スイッチと、
    前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に接続するか否かを切り替えるように構成されたメインデータ線スイッチと、
    前記メインデータ線と電気的に接続されるメインバッファと、
    前記メインデータ線スイッチを制御するように構成された制御回路とを備え、
    前記制御回路は、前記メインデータ線スイッチに対して、前記メインバッファの反対側に設けられたメモリセルが転送対象メモリセルとして指定された場合に、前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に接続するようにメインデータ線スイッチを制御することを特徴とする不揮発性半導体記憶装置。
12. 前記制御回路は、前記メインデータ線スイッチに対して、前記メインバッファ側に設けられたメモリセルが転送対象メモリセルとして指定された場合に、前記メインデータ線の一部と前記メインデータ線の一部以外の部分とを電気的に遮断するようにメインデータ線スイッチを制御することを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
13. ビット線方向及びワード線方向に複数のメモリセルが配列された不揮発性半導体記憶装置であって、
    前記ビット線方向に沿って延びるメインデータ線と、
    少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線と、
    前記複数のビット線のそれぞれと前記メインデータ線とを電気的に接続するか否かを切り替える複数のビット線スイッチと、
    前記複数のビット線スイッチを制御するように構成された制御回路と、
    前記メインデータ線をチャージするように構成されたチャージ回路と、
    検出対象メモリセルが接続されたビット線の電位を検出するように構成された検出回路とを備え、
    前記制御回路は、
    前記検出回路による検出前において、前記チャージ回路によるチャージを行うときに、前記複数のビット線と前記メインデータ線とを電気的に接続するように前記複数のビット線スイッチを制御し、
    前記検出回路による検出を行うときに、前記検出対象メモリセルが接続されたビット線のみと前記メインデータ線とを電気的に接続するように前記複数のビット線スイッチを制御することを特徴とする不揮発性半導体記憶装置。
14. 前記制御回路は、前記検出回路による検出後において、前記チャージ回路によるチャージを行うときに、前記複数のビット線と前記メインデータ線とを電気的に接続するように前記複数のビット線スイッチを制御することを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
15. ビット線方向及びワード線方向に複数のメモリセルが配列された不揮発性半導体記憶装置であって、
    前記ビット線方向に沿って延びるメインデータ線と、
    少なくとも１つのメモリセルが接続され、前記ビット線方向に沿って延びる第１ビット線と、
    少なくとも１つのメモリセルが接続され、前記ビット線方向に沿って延びる第２ビット線と、
    前記第１ビット線と前記メインデータ線とを電気的に接続するか否かを切り替えるように構成された第１ビット線スイッチと、
    前記第２ビット線と前記メインデータ線とを電気的に接続するか否かを切り替えるように構成された第２ビット線スイッチとを備え、
    前記第１ビット線スイッチは、前記ビット線方向において、前記第１ビット線の一端部に設けられており、
    前記第２ビット線スイッチは、前記ビット線方向において、前記第２ビット線の他端部に設けられることを特徴とする不揮発性半導体記憶装置。
16. 前記ワード線方向において、前記第１ビット線及び前記第２ビット線が交互に配列されるように、複数の第１ビット線及び複数の第２ビット線が設けられており、
    前記複数の第１ビット線のうち、互いに隣り合う２つの第１ビット線に設けられた２つの第１ビット線スイッチの間隔は、ビット線の最小ピッチの２倍であり、
    前記複数の第２ビット線のうち、互いに隣り合う２つの第２ビット線に設けられた２つの第２ビット線スイッチの間隔は、ビット線の最小ピッチの２倍であることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
17. 前記第１ビット線スイッチ上の最上位配線層から基板までの間を電気的に接続し、中間の配線層でずらして配置されるステップコンタクトを有することを特徴とした請求項１５に記載の不揮発性半導体記憶装置。
18. 前記メインデータ線は、前記ビット線よりも太いことを特徴とする請求項２、４〜１３の何れか一項に記載の不揮発性半導体記憶装置。
19. 前記ビット線スイッチは、メモリセルエリア内のメモリセルと同一の設計ルールで形成するトランジスタ構造により構成されることを特徴とする請求項１〜１３の何れか一項に記載の不揮発性半導体記憶装置。
20. ビット線方向及びワード線方向に複数のメモリセルが配列された不揮発性半導体記憶装置であって、
    前記ビット線方向に沿って延びる複数のメインデータ線と、
    少なくとも１つのメモリセルが接続されており、前記ビット線方向に沿って延びる複数のビット線と、
    少なくとも１つのビット線が設けられており、少なくとも１つのメインデータ線上に設けられた複数のメモリセルエリアと、
    前記複数のメインデータ線を介して前記複数のビット線をチャージするように構成されたチャージ回路と、
    検出対象メモリセルが接続されたビット線の電位を検出するように構成された検出回路とを備え、
    前記チャージ回路は、前記検出回路による検出前において、前記複数のメモリセルエリアのうち、２以上のメモリセルエリアに設けられた２以上のビット線を同時にチャージすることを特徴とする不揮発性半導体記憶装置。
21. 第１のメモリセルエリアに設けられた第１のビット線と前記第１のメモリセルエリアに設けられたメインデータ線とを電気的に接続するステップと、
    第２のメモリセルエリアに設けられた第２のビット線と前記第２のメモリセルエリアに設けられたメインデータ線とを電気的に接続するステップと、
    前記第１のビット線及び前記第２のビット線をチャージするステップと、
    前記第１のメモリセルエリアに設けられたメインデータ線と前記第２のメモリセルエリアに設けられたメインデータ線とを電気的に遮断するステップと、
    前記第１のメモリセルエリアに設けられたメインデータ線を介し、前記第１のビット線の電位を検出する第１の検出ステップと、
    前記第２のメモリセルエリアに設けられたメインデータ線を介し、前記第２のビット線の電位を検出する第２の検出ステップとを有し、
    前記第１の検出ステップと前記第２の検出ステップとを同時に行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
22. メモリセルエリアに設けられた第１のビット線及び第２のビット線と、前記メモリセルエリアに設けられたメインデータ線とを電気的に接続するステップと、
    前記第１のビット線及び前記第２のビット線を前記メインデータ線を介して同時にチャージするステップと、
    前記第２のビット線と前記メインデータ線とを電気的に遮断するステップと、
    前記第１のビット線の電位を前記メインデータ線を介して検出するステップと、
    前記第１のビット線と前記メインデータ線とを電気的に遮断するステップと、
    前記第２のビット線と前記メインデータ線とを電気的に接続するステップと、
    前記第２のビット線の電位を前記メインデータ線を介して検出するステップとを有することを特徴とする不揮発性半導体記憶装置の読み出し方法。

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