JP2000090659A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 チップサイズをより微細化することができる
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、複数組の副ビット線
対ＳＢＬＮ０及びＳＢＬＴ０、ＳＢＬＮ１及びＳＢＬＴ
１、ＳＢＬＮ２及びＳＢＬＴ２並びにＳＢＬＮ３及びＳ
ＢＬＴ３と、これらの副ビット線対に接続された複数個
のメモリセルＭＣ０−０乃至ＭＣ０−３及びＭＣ１−０
乃至ＭＣ１−３と、第１のビット線対間の電位差の読み
取り及び増幅を行う副センスアンプＳＳＡ１−０と、こ
の副センスアンプＳＳＡ１−０から出力される信号が伝
達される主ビット線対ＭＢＬＮ１及びＭＢＬＴ１と、こ
の主ビット線対間の電位差を増幅する主センスアンプＭ
ＳＡ１と、この主センスアンプに内蔵され複数組の副ビ
ット線対のプリチャージを行うプリチャージ回路と、を
有する。
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、複数組の副ビット線
対ＳＢＬＮ０及びＳＢＬＴ０、ＳＢＬＮ１及びＳＢＬＴ
１、ＳＢＬＮ２及びＳＢＬＴ２並びにＳＢＬＮ３及びＳ
ＢＬＴ３と、これらの副ビット線対に接続された複数個
のメモリセルＭＣ０−０乃至ＭＣ０−３及びＭＣ１−０
乃至ＭＣ１−３と、第１のビット線対間の電位差の読み
取り及び増幅を行う副センスアンプＳＳＡ１−０と、こ
の副センスアンプＳＳＡ１−０から出力される信号が伝
達される主ビット線対ＭＢＬＮ１及びＭＢＬＴ１と、こ
の主ビット線対間の電位差を増幅する主センスアンプＭ
ＳＡ１と、この主センスアンプに内蔵され複数組の副ビ
ット線対のプリチャージを行うプリチャージ回路と、を
有する。
Description
【０００１】
【発明の属する技術分野】本発明は階層型ビット線構造
を有するダイナミックランダムアクセスメモリに好適な
半導体記憶装置に関し、特に、チップサイズの縮小を図
った半導体記憶装置に関する。
を有するダイナミックランダムアクセスメモリに好適な
半導体記憶装置に関し、特に、チップサイズの縮小を図
った半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の記憶容量は年々増大しており、４Ｇｂ容
量のＤＲＡＭも試作され発表されている。このような記
憶容量の増大は、各メモリセルの面積を縮小し、ワード
線及びビット線のピッチを小さくすることにより実現で
きる。これに伴い、センスアンプの小型化が要求されて
いる。
（ＤＲＡＭ）の記憶容量は年々増大しており、４Ｇｂ容
量のＤＲＡＭも試作され発表されている。このような記
憶容量の増大は、各メモリセルの面積を縮小し、ワード
線及びビット線のピッチを小さくすることにより実現で
きる。これに伴い、センスアンプの小型化が要求されて
いる。
【０００３】この要請に応えるために、階層型ビット線
構造及び共有副センスアンプを有するＤＲＡＭが提案さ
れている。図５は従来の半導体記憶装置を示す回路図で
ある。
構造及び共有副センスアンプを有するＤＲＡＭが提案さ
れている。図５は従来の半導体記憶装置を示す回路図で
ある。
【０００４】従来の半導体記憶装置においては、主セン
スアンプＭＳＡ１１に２本の主ビット線ＭＢＬＮ１１及
びＭＢＬＴ１１が接続されている。そして、主ビット線
ＭＢＬＴ１１及びＭＢＬＮ１１の間には、副センスアン
プＳＳＡ１１−０が接続されている。副センスアンプＳ
ＳＡ１１−０には、ライトスイッチ信号用の信号線ＷＳ
Ｌ１１、リードスイッチ信号用の信号線ＲＳＬ１１、プ
リチャージバランス信号用の信号線ＰＤＬ１１及びハイ
電位とロウ電位との中間の電位が伝達される中間電位信
号線ＨＶＣＬ１１が接続されており、プリチャージバラ
ンス信号用の信号線ＰＤＬ１１及び中間電位信号線ＨＶ
ＣＬ１１を備えたプリチャージ回路ＰＣＣ１１が副セン
スアンプＳＳＡ１１−０内に設けられている。
スアンプＭＳＡ１１に２本の主ビット線ＭＢＬＮ１１及
びＭＢＬＴ１１が接続されている。そして、主ビット線
ＭＢＬＴ１１及びＭＢＬＮ１１の間には、副センスアン
プＳＳＡ１１−０が接続されている。副センスアンプＳ
ＳＡ１１−０には、ライトスイッチ信号用の信号線ＷＳ
Ｌ１１、リードスイッチ信号用の信号線ＲＳＬ１１、プ
リチャージバランス信号用の信号線ＰＤＬ１１及びハイ
電位とロウ電位との中間の電位が伝達される中間電位信
号線ＨＶＣＬ１１が接続されており、プリチャージバラ
ンス信号用の信号線ＰＤＬ１１及び中間電位信号線ＨＶ
ＣＬ１１を備えたプリチャージ回路ＰＣＣ１１が副セン
スアンプＳＳＡ１１−０内に設けられている。
【０００５】また、副センスアンプＳＳＡ１１−０に
は、８本の副ビット線ＳＢＬＴ１０、ＳＢＬＴ１１、Ｓ
ＢＬＴ１２、ＳＢＬＴ１３、ＳＢＬＮ１０、ＳＢＬＮ１
１、ＳＢＬＮ１２及びＳＢＬＮ１３が接続されている。
４本の副ビット線ＳＢＬＴ１０、ＳＢＬＴ１１、ＳＢＬ
Ｔ１２及びＳＢＬＴ１３には、ワード線ＷＬ１０が交差
しており、これらの夫々の交点にこれらの副ビット線及
びワード線に接続されたメモリセルが形成されている。
同様に、４本の副ビット線ＳＢＬＮ１０、ＳＢＬＮ１
１、ＳＢＬＮ１２及びＳＢＬＮ１３には、ワード線ＷＬ
１１が交差しており、これらの夫々の交点にこれらの副
ビット線及びワード線に接続されたメモリセルが形成さ
れている。そして、これら８個のメモリセルと副センス
アンプＳＳＡ１１−０との間には、夫々１個のＭＯＳト
ランジスタが接続されている。
は、８本の副ビット線ＳＢＬＴ１０、ＳＢＬＴ１１、Ｓ
ＢＬＴ１２、ＳＢＬＴ１３、ＳＢＬＮ１０、ＳＢＬＮ１
１、ＳＢＬＮ１２及びＳＢＬＮ１３が接続されている。
４本の副ビット線ＳＢＬＴ１０、ＳＢＬＴ１１、ＳＢＬ
Ｔ１２及びＳＢＬＴ１３には、ワード線ＷＬ１０が交差
しており、これらの夫々の交点にこれらの副ビット線及
びワード線に接続されたメモリセルが形成されている。
同様に、４本の副ビット線ＳＢＬＮ１０、ＳＢＬＮ１
１、ＳＢＬＮ１２及びＳＢＬＮ１３には、ワード線ＷＬ
１１が交差しており、これらの夫々の交点にこれらの副
ビット線及びワード線に接続されたメモリセルが形成さ
れている。そして、これら８個のメモリセルと副センス
アンプＳＳＡ１１−０との間には、夫々１個のＭＯＳト
ランジスタが接続されている。
【０００６】副ビット線ＳＢＬＴ１０又はＳＢＬＮ１０
に接続された夫々のＭＯＳトランジスタのゲートには、
副ビット線分離信号用の信号線ＴＧＬ１０が接続され、
副ビット線ＳＢＬＴ１１又はＳＢＬＮ１１に接続された
夫々のＭＯＳトランジスタのゲートには、副ビット線分
離信号用の信号線ＴＧＬ１１が接続され、副ビット線Ｓ
ＢＬＴ１２又はＳＢＬＮ１２に接続された夫々のＭＯＳ
トランジスタのゲートには、副ビット線分離信号用の信
号線ＴＧＬ１２が接続され、副ビット線ＳＢＬＴ１３又
はＳＢＬＮ１３に接続された夫々のＭＯＳトランジスタ
のゲートには、副ビット線分離信号用の信号線ＴＧＬ１
３が接続されている。
に接続された夫々のＭＯＳトランジスタのゲートには、
副ビット線分離信号用の信号線ＴＧＬ１０が接続され、
副ビット線ＳＢＬＴ１１又はＳＢＬＮ１１に接続された
夫々のＭＯＳトランジスタのゲートには、副ビット線分
離信号用の信号線ＴＧＬ１１が接続され、副ビット線Ｓ
ＢＬＴ１２又はＳＢＬＮ１２に接続された夫々のＭＯＳ
トランジスタのゲートには、副ビット線分離信号用の信
号線ＴＧＬ１２が接続され、副ビット線ＳＢＬＴ１３又
はＳＢＬＮ１３に接続された夫々のＭＯＳトランジスタ
のゲートには、副ビット線分離信号用の信号線ＴＧＬ１
３が接続されている。
【０００７】更に、主センスアンプＭＳＡ１１は副セン
スアンプＳＳＡ１１−０等複数の副センスアンプに共有
されており、これにより、階層型のビット線構造となっ
ている。従って、全体的にセンスアンプが小型化され
た。
スアンプＳＳＡ１１−０等複数の副センスアンプに共有
されており、これにより、階層型のビット線構造となっ
ている。従って、全体的にセンスアンプが小型化され
た。
【０００８】このように構成された従来の半導体記憶装
置においては、副センスアンプのプリチャージは、夫々
の副センスアンプ内に設けられたプリチャージ回路によ
り行われる。例えば、副センスアンプＳＳＡ１１−０の
プリチャージはプリチャージ回路ＰＣＣ１１により行わ
れる。
置においては、副センスアンプのプリチャージは、夫々
の副センスアンプ内に設けられたプリチャージ回路によ
り行われる。例えば、副センスアンプＳＳＡ１１−０の
プリチャージはプリチャージ回路ＰＣＣ１１により行わ
れる。
【０００９】また、ノイズの低減及び動作の安定性向上
を図った半導体記憶装置が提案されている（特開平４−
２７４０８１号公報）。図６は特開平４−２７４０８１
号公報に記載された従来の半導体記憶装置を示すブロッ
ク図である。
を図った半導体記憶装置が提案されている（特開平４−
２７４０８１号公報）。図６は特開平４−２７４０８１
号公報に記載された従来の半導体記憶装置を示すブロッ
ク図である。
【００１０】特開平４−２７４０８１号公報に記載され
た従来の半導体記憶装置においては、主センスアンプＭ
ＳＡ２１及びＭＳＡ２２に２本の主ビット線ＭＢＬＮ２
１及びＭＢＬＴ２１が接続されている。そして、主ビッ
ト線ＭＢＬＴ２１及びＭＢＬＮ２１の間には、副センス
アンプＳＳＡ２１及びＳＳＡ２２並びにプリチャージ回
路ＰＣＣ２１が接続されている。プリチャージ回路ＰＣ
Ｃ２１には、プリチャージ回路ＰＣＣ２１の動作を制御
するためのプリチャージバランス信号が外部から伝達さ
れる信号線ＰＤＬ２１が接続されている。更に、プリチ
ャージ回路ＰＣＣ２１には、ハイ電位とロウ電位との間
の電位が伝達される中間電位信号線ＨＶＣＬ２１が接続
されている。また、副センスアンプＳＳＡ２１及びＳＳ
Ａ２２には、１対の副ビット線（図示せず）が接続され
ており、この副ビット線に複数本のワード線（図示せ
ず）が交差している。そして、副ビット線とワード線と
の交点にビット線及びワード線に接続されたメモリセル
（図示せず）が形成されている。
た従来の半導体記憶装置においては、主センスアンプＭ
ＳＡ２１及びＭＳＡ２２に２本の主ビット線ＭＢＬＮ２
１及びＭＢＬＴ２１が接続されている。そして、主ビッ
ト線ＭＢＬＴ２１及びＭＢＬＮ２１の間には、副センス
アンプＳＳＡ２１及びＳＳＡ２２並びにプリチャージ回
路ＰＣＣ２１が接続されている。プリチャージ回路ＰＣ
Ｃ２１には、プリチャージ回路ＰＣＣ２１の動作を制御
するためのプリチャージバランス信号が外部から伝達さ
れる信号線ＰＤＬ２１が接続されている。更に、プリチ
ャージ回路ＰＣＣ２１には、ハイ電位とロウ電位との間
の電位が伝達される中間電位信号線ＨＶＣＬ２１が接続
されている。また、副センスアンプＳＳＡ２１及びＳＳ
Ａ２２には、１対の副ビット線（図示せず）が接続され
ており、この副ビット線に複数本のワード線（図示せ
ず）が交差している。そして、副ビット線とワード線と
の交点にビット線及びワード線に接続されたメモリセル
（図示せず）が形成されている。
【００１１】この公報に記載された従来の半導体記憶装
置においては、プリチャージバランス信号の電位の変化
により、主センスアンプＭＳＡ２１及びＭＳＡ２２のプ
リチャージが行われると共に、副センスアンプＳＳＡ２
１及びＳＳＡ２２のプリチャージも行われる。
置においては、プリチャージバランス信号の電位の変化
により、主センスアンプＭＳＡ２１及びＭＳＡ２２のプ
リチャージが行われると共に、副センスアンプＳＳＡ２
１及びＳＳＡ２２のプリチャージも行われる。
【００１２】
【発明が解決しようとする課題】しかしながら、副セン
スアンプＳＳＡ１１−０内にプリチャージ回路ＰＣＣ１
１が設けられている従来の半導体記憶装置においては、
副センスアンプの小型化が十分ではない。
スアンプＳＳＡ１１−０内にプリチャージ回路ＰＣＣ１
１が設けられている従来の半導体記憶装置においては、
副センスアンプの小型化が十分ではない。
【００１３】また、特開平４−２７４０８１号公報に記
載された従来の半導体記憶装置においては、所期の目的
は達成されたものの、近時のより一層の微細化に十分に
適用可能であるとはいえない。
載された従来の半導体記憶装置においては、所期の目的
は達成されたものの、近時のより一層の微細化に十分に
適用可能であるとはいえない。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、チップサイズをより微細化することができ
る半導体記憶装置を提供することを目的とする。
のであって、チップサイズをより微細化することができ
る半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数組の第１のビット線対と、この第１のビッ
ト線対に接続された複数個のメモリセルと、前記第１の
ビット線対間の電位差の読み取り及び増幅を行う第１の
センスアンプと、この第１のセンスアンプから出力され
る信号が伝達される第２のビット線対と、この第２のビ
ット線対間の電位差を増幅する第２のセンスアンプと、
この第２のセンスアンプに内蔵され複数組の前記第１の
ビット線対のプリチャージを行うプリチャージ回路と、
を有することを特徴とする。
装置は、複数組の第１のビット線対と、この第１のビッ
ト線対に接続された複数個のメモリセルと、前記第１の
ビット線対間の電位差の読み取り及び増幅を行う第１の
センスアンプと、この第１のセンスアンプから出力され
る信号が伝達される第２のビット線対と、この第２のビ
ット線対間の電位差を増幅する第２のセンスアンプと、
この第２のセンスアンプに内蔵され複数組の前記第１の
ビット線対のプリチャージを行うプリチャージ回路と、
を有することを特徴とする。
【００１６】本発明においては、第１のビット線対のプ
リチャージを行うプリチャージ回路が第２のセンスアン
プに内蔵されているので、第１のセンスアンプが複数個
設けられた場合、各第１のセンスアンプ内にプリチャー
ジ回路が設けられている場合と比して全体的な面積が縮
小される。また、複数組の第１のビット線対が第１のセ
ンスアンプに共有されているので、よりチップサイズを
微細化することが可能である。
リチャージを行うプリチャージ回路が第２のセンスアン
プに内蔵されているので、第１のセンスアンプが複数個
設けられた場合、各第１のセンスアンプ内にプリチャー
ジ回路が設けられている場合と比して全体的な面積が縮
小される。また、複数組の第１のビット線対が第１のセ
ンスアンプに共有されているので、よりチップサイズを
微細化することが可能である。
【００１７】前記第１のセンスアンプは、オープンビッ
ト線形又はフォールデッドビット線形の構造を有するこ
とができる。
ト線形又はフォールデッドビット線形の構造を有するこ
とができる。
【００１８】また、前記プリチャージ回路は、前記プリ
チャージの際に複数組の前記ビット線対に印加されるプ
リチャージ電位が伝達されるプリチャージ電位信号線
と、このプリチャージ電位信号線にソース−ドレインの
一方が接続され前記第２のビット線対間に相互に直列に
接続された第１及び第２のＭＯＳトランジスタと、これ
らの第１及び第２のＭＯＳトランジスタのゲートに接続
され前記プリチャージの制御を行うプリチャージ制御信
号が伝達されるプリチャージ制御信号線と、このプリチ
ャージ制御信号線にゲートが接続されソース−ドレイン
の双方が前記第２のビット線対に接続された第３のＭＯ
Ｓトランジスタと、を有することができる。
チャージの際に複数組の前記ビット線対に印加されるプ
リチャージ電位が伝達されるプリチャージ電位信号線
と、このプリチャージ電位信号線にソース−ドレインの
一方が接続され前記第２のビット線対間に相互に直列に
接続された第１及び第２のＭＯＳトランジスタと、これ
らの第１及び第２のＭＯＳトランジスタのゲートに接続
され前記プリチャージの制御を行うプリチャージ制御信
号が伝達されるプリチャージ制御信号線と、このプリチ
ャージ制御信号線にゲートが接続されソース−ドレイン
の双方が前記第２のビット線対に接続された第３のＭＯ
Ｓトランジスタと、を有することができる。
【００１９】更に、ダイナミックランダムアクセスメモ
リに使用されてもよい。
リに使用されてもよい。
【００２０】更にまた、前記第１のセンスアンプは、複
数組の前記第１のビット線対間の導通及び非導通を制御
するスイッチング手段を有することができる。
数組の前記第１のビット線対間の導通及び非導通を制御
するスイッチング手段を有することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。本実施例は、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）に適用したものである。図１は本発明
の実施例に係る半導体記憶装置の階層を示すブロック図
である。また、図２は同じく半導体記憶装置を示す回路
図である。
体記憶装置について、添付の図面を参照して具体的に説
明する。本実施例は、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）に適用したものである。図１は本発明
の実施例に係る半導体記憶装置の階層を示すブロック図
である。また、図２は同じく半導体記憶装置を示す回路
図である。
【００２２】本実施例においては、図１に示すように、
主センスアンプ（第２のセンスアンプ９ＭＳＡ１に２本
の主ビット線（第２のビット線）ＭＢＬＴ１及びＭＢＬ
Ｎ１が接続されている。また、主ビット線ＭＢＬＴ１及
びＭＢＬＮ１間には、（ｍ＋１）個の副センスアンプ
（第１のセンスアンプ）ＳＳＡ１−０、ＳＳＡ１−１、
・・・、ＳＳＡ１−ｍが接続されている。更に、各副セ
ンスアンプＳＳＡ１−０、ＳＳＡ１−１、・・・、ＳＳ
Ａ１−ｍには、夫々４対の副ビット線（第１のビット
線）が接続されている。
主センスアンプ（第２のセンスアンプ９ＭＳＡ１に２本
の主ビット線（第２のビット線）ＭＢＬＴ１及びＭＢＬ
Ｎ１が接続されている。また、主ビット線ＭＢＬＴ１及
びＭＢＬＮ１間には、（ｍ＋１）個の副センスアンプ
（第１のセンスアンプ）ＳＳＡ１−０、ＳＳＡ１−１、
・・・、ＳＳＡ１−ｍが接続されている。更に、各副セ
ンスアンプＳＳＡ１−０、ＳＳＡ１−１、・・・、ＳＳ
Ａ１−ｍには、夫々４対の副ビット線（第１のビット
線）が接続されている。
【００２３】例えば、副センスアンプＳＳＡ１−０に
は、図２に示すように、８本の副ビット線ＳＢＬＴ０、
ＳＢＬＴ１、ＳＢＬＴ２、ＳＢＬＴ３、ＳＢＬＮ０、Ｓ
ＢＬＮ１、ＳＢＬＮ２及びＳＢＬＮ３が接続されてい
る。４本の副ビット線ＳＢＬＴ０、ＳＢＬＴ１、ＳＢＬ
Ｔ２及びＳＢＬＴ３には、ワード線ＷＬ０が交差してお
り、これらの夫々の交点にこれらの副ビット線及びワー
ド線に接続されたメモリセルＭＣ０−０、ＭＣ０−１、
ＭＣ０−２及びＭＣ０−３が形成されている。同様に、
４本の副ビット線ＳＢＬＮ０、ＳＢＬＮ１、ＳＢＬＮ２
及びＳＢＬＮ３には、ワード線ＷＬ１が交差しており、
これらの夫々の交点にこれらの副ビット線及びワード線
に接続されたメモリセルＭＣ１−０、ＭＣ１−１、ＭＣ
１−２及びＭＣ１−３が形成されている。そして、これ
ら８個のメモリセルと副センスアンプＳＳＡ１−０との
間には、夫々１個のＭＯＳトランジスタが接続されてい
る。また、メモリセルＭＣ０−０又はＭＣ１−０と副セ
ンスアンプＳＳＡ１−０との間に接続された２個のＭＯ
Ｓトランジスタのゲートには、副ビット線分離信号ＴＧ
０が伝達される副ビット線分離信号線ＴＧＬ０が接続さ
れている。同様に、他の６個のＭＯＳトランジスタのゲ
ートには、夫々副ビット線分離信号ＴＧ１、ＴＧ２又は
ＴＧ３のいずれかが伝達される副ビット線分離信号線Ｔ
ＧＬ１、ＴＧＬ２又はＴＧＬ３のいずれかが接続されて
いる。このように、本実施例における副センスアンプＳ
ＳＡ１−０には、４組の副ビット線対が接続され、副セ
ンスアンプＳＳＡ１−０は、オープンビット線形の構造
となっている。この副センスアンプＳＳＡ１−０（検知
回路）により、副ビット線対間の電位差が読み取られ増
幅される。
は、図２に示すように、８本の副ビット線ＳＢＬＴ０、
ＳＢＬＴ１、ＳＢＬＴ２、ＳＢＬＴ３、ＳＢＬＮ０、Ｓ
ＢＬＮ１、ＳＢＬＮ２及びＳＢＬＮ３が接続されてい
る。４本の副ビット線ＳＢＬＴ０、ＳＢＬＴ１、ＳＢＬ
Ｔ２及びＳＢＬＴ３には、ワード線ＷＬ０が交差してお
り、これらの夫々の交点にこれらの副ビット線及びワー
ド線に接続されたメモリセルＭＣ０−０、ＭＣ０−１、
ＭＣ０−２及びＭＣ０−３が形成されている。同様に、
４本の副ビット線ＳＢＬＮ０、ＳＢＬＮ１、ＳＢＬＮ２
及びＳＢＬＮ３には、ワード線ＷＬ１が交差しており、
これらの夫々の交点にこれらの副ビット線及びワード線
に接続されたメモリセルＭＣ１−０、ＭＣ１−１、ＭＣ
１−２及びＭＣ１−３が形成されている。そして、これ
ら８個のメモリセルと副センスアンプＳＳＡ１−０との
間には、夫々１個のＭＯＳトランジスタが接続されてい
る。また、メモリセルＭＣ０−０又はＭＣ１−０と副セ
ンスアンプＳＳＡ１−０との間に接続された２個のＭＯ
Ｓトランジスタのゲートには、副ビット線分離信号ＴＧ
０が伝達される副ビット線分離信号線ＴＧＬ０が接続さ
れている。同様に、他の６個のＭＯＳトランジスタのゲ
ートには、夫々副ビット線分離信号ＴＧ１、ＴＧ２又は
ＴＧ３のいずれかが伝達される副ビット線分離信号線Ｔ
ＧＬ１、ＴＧＬ２又はＴＧＬ３のいずれかが接続されて
いる。このように、本実施例における副センスアンプＳ
ＳＡ１−０には、４組の副ビット線対が接続され、副セ
ンスアンプＳＳＡ１−０は、オープンビット線形の構造
となっている。この副センスアンプＳＳＡ１−０（検知
回路）により、副ビット線対間の電位差が読み取られ増
幅される。
【００２４】更に、副センスアンプＳＳＡ１−０には、
副ビット線対間の導通／非導通を制御するイコライズス
イッチ信号ＥＳが伝達されるイコライズスイッチ信号線
ＥＳＬ１、主ビット線ＭＢＬＴ１及びＭＢＬＮ１と４対
の副ビット線との間の導通を制御するライトスイッチ信
号ＷＳが伝達されるライトスイッチ信号線ＷＳＬ１及び
主ビット線ＭＢＬＴ１及びＭＢＬＮ１と副センスアンプ
ＳＳＡ１−０内のフリップフロップを構成する２個のト
ランジスタとの間の導通を制御するリードスイッチ信号
ＲＳが伝達されるリードスイッチ信号線ＲＳＬ１が接続
されている。
副ビット線対間の導通／非導通を制御するイコライズス
イッチ信号ＥＳが伝達されるイコライズスイッチ信号線
ＥＳＬ１、主ビット線ＭＢＬＴ１及びＭＢＬＮ１と４対
の副ビット線との間の導通を制御するライトスイッチ信
号ＷＳが伝達されるライトスイッチ信号線ＷＳＬ１及び
主ビット線ＭＢＬＴ１及びＭＢＬＮ１と副センスアンプ
ＳＳＡ１−０内のフリップフロップを構成する２個のト
ランジスタとの間の導通を制御するリードスイッチ信号
ＲＳが伝達されるリードスイッチ信号線ＲＳＬ１が接続
されている。
【００２５】なお、本実施例においては、プリチャージ
回路が主センスアンプＭＳＡ１内に設けられている。図
３は本発明の実施例におけるプリチャージ回路を示す回
路図である。
回路が主センスアンプＭＳＡ１内に設けられている。図
３は本発明の実施例におけるプリチャージ回路を示す回
路図である。
【００２６】プリチャージ回路には、プリチャージ電位
ＰＲＶが伝達されるプリチャージ電位信号線ＰＲＶＬ１
が主ビット線ＭＢＬＴ１及びＭＢＬＮ１に直交するよう
に設けられている。更に、一方のソース−ドレインがプ
リチャージ電位信号線ＰＲＶＬ１に接続された２個のＭ
ＯＳトランジスタＴｒ１及びＴｒ２が設けられている。
ＭＯＳトランジスタＴｒ１の他方のソース−ドレインは
主ビット線ＭＢＬＮ１に接続され、ＭＯＳトランジスタ
Ｔｒ２の他方のソース−ドレインは主ビット線ＭＢＬＴ
１に接続されている。更にまた、両ソース−ドレインが
主ビット線ＭＢＬＮ１及びＭＢＬＴ１の夫々に接続され
たＭＯＳトランジスタＴｒ３が設けられており、これら
のＭＯＳトランジスタＴｒ１、ＴＲ２及びＴｒ３の夫々
のゲートに接続されたプリチャージ制御信号線ＰＲＣＬ
１が設けられている。プリチャージ制御信号線ＰＲＣＬ
１には、主ビット線ＭＢＬＮ１及びＭＢＬＴ１間のバラ
ンス及びプリチャージ電位ＰＲＶへのプリチャージの制
御を行うプリチャージ信号ＰＲＣが伝達される。
ＰＲＶが伝達されるプリチャージ電位信号線ＰＲＶＬ１
が主ビット線ＭＢＬＴ１及びＭＢＬＮ１に直交するよう
に設けられている。更に、一方のソース−ドレインがプ
リチャージ電位信号線ＰＲＶＬ１に接続された２個のＭ
ＯＳトランジスタＴｒ１及びＴｒ２が設けられている。
ＭＯＳトランジスタＴｒ１の他方のソース−ドレインは
主ビット線ＭＢＬＮ１に接続され、ＭＯＳトランジスタ
Ｔｒ２の他方のソース−ドレインは主ビット線ＭＢＬＴ
１に接続されている。更にまた、両ソース−ドレインが
主ビット線ＭＢＬＮ１及びＭＢＬＴ１の夫々に接続され
たＭＯＳトランジスタＴｒ３が設けられており、これら
のＭＯＳトランジスタＴｒ１、ＴＲ２及びＴｒ３の夫々
のゲートに接続されたプリチャージ制御信号線ＰＲＣＬ
１が設けられている。プリチャージ制御信号線ＰＲＣＬ
１には、主ビット線ＭＢＬＮ１及びＭＢＬＴ１間のバラ
ンス及びプリチャージ電位ＰＲＶへのプリチャージの制
御を行うプリチャージ信号ＰＲＣが伝達される。
【００２７】次に、上述のように構成された本実施例の
半導体記憶装置の動作について説明する。図４は本発明
の実施例に係る半導体記憶装置の動作を示すタイミング
チャートである。
半導体記憶装置の動作について説明する。図４は本発明
の実施例に係る半導体記憶装置の動作を示すタイミング
チャートである。
【００２８】先ず、プリチャージ期間中は、各副ビット
線分離信号ＴＧ０乃至ＴＧ３、ライトスイッチ信号ＷＳ
及びイコライズスイッチ信号ＥＳ、プリチャージ制御信
号ＰＲＣが活性化され、主センスアンプＭＳＡ１内のプ
リチャージ回路により、主ビット線ＭＢＬＮ１及びＭＢ
ＬＴ１がプリチャージ電位ＰＲＶに設定される。このと
き、８本の副ビット線ＳＢＬＴ０、ＳＢＬＴ１、ＳＢＬ
Ｔ２、ＳＢＬＴ３、ＳＢＬＮ０、ＳＢＬＮ１、ＳＢＬＮ
２及びＳＢＬＮ３は、主ビット線ＭＢＬＮ１及びＭＢＬ
Ｔ１を介してライトスイッチ信号ＷＳ及びイコライズス
イッチ信号ＥＳによりプリチャージされる。
線分離信号ＴＧ０乃至ＴＧ３、ライトスイッチ信号ＷＳ
及びイコライズスイッチ信号ＥＳ、プリチャージ制御信
号ＰＲＣが活性化され、主センスアンプＭＳＡ１内のプ
リチャージ回路により、主ビット線ＭＢＬＮ１及びＭＢ
ＬＴ１がプリチャージ電位ＰＲＶに設定される。このと
き、８本の副ビット線ＳＢＬＴ０、ＳＢＬＴ１、ＳＢＬ
Ｔ２、ＳＢＬＴ３、ＳＢＬＮ０、ＳＢＬＮ１、ＳＢＬＮ
２及びＳＢＬＮ３は、主ビット線ＭＢＬＮ１及びＭＢＬ
Ｔ１を介してライトスイッチ信号ＷＳ及びイコライズス
イッチ信号ＥＳによりプリチャージされる。
【００２９】プリチャージ終了後、各副ビット線分離信
号ＴＧ０乃至ＴＧ３が非活性とされ、ワード線ＷＬ０及
びＷＬ１が活性化され、副ビット線ＳＢＬＴ０乃至ＳＢ
ＬＴ３上にメモリセルＭＣ０−０のデータが読み出され
る。また、副ビット線ＳＢＬＮ０乃至ＳＢＬＮ３上に
は、メモリセルＭＣ１−０のデータが読み出される。
号ＴＧ０乃至ＴＧ３が非活性とされ、ワード線ＷＬ０及
びＷＬ１が活性化され、副ビット線ＳＢＬＴ０乃至ＳＢ
ＬＴ３上にメモリセルＭＣ０−０のデータが読み出され
る。また、副ビット線ＳＢＬＮ０乃至ＳＢＬＮ３上に
は、メモリセルＭＣ１−０のデータが読み出される。
【００３０】その後、副ビット線分離信号ＴＧ０のみが
活性化され、副ビット線対ＳＢＬＴ０及びＳＢＬＮ０間
の電位差の検知及び増幅が副センスアンプＳＳＡ０（検
知回路）により行われる。
活性化され、副ビット線対ＳＢＬＴ０及びＳＢＬＮ０間
の電位差の検知及び増幅が副センスアンプＳＳＡ０（検
知回路）により行われる。
【００３１】次に、リードスイッチ信号ＲＳが活性化さ
れ、副センスアンプＳＳＡ１−０により増幅された信号
が主ビット線ＭＢＬＴ１及びＭＢＬＮ１に転送され、主
センスアンプＭＳＡ１により更に増幅される。そして、
ライトスイッチ信号ＷＳが活性化される。これにより、
主センスアンプＭＳＡ１において最大の振幅まで増幅さ
れた信号は、メモリセルＭＣ０−０に再格納（リスト
ア）される。
れ、副センスアンプＳＳＡ１−０により増幅された信号
が主ビット線ＭＢＬＴ１及びＭＢＬＮ１に転送され、主
センスアンプＭＳＡ１により更に増幅される。そして、
ライトスイッチ信号ＷＳが活性化される。これにより、
主センスアンプＭＳＡ１において最大の振幅まで増幅さ
れた信号は、メモリセルＭＣ０−０に再格納（リスト
ア）される。
【００３２】再格納（リストア）の動作が終了した後、
ライトスイッチ信号ＷＳが活性の状態で、副ビット線分
離信号線ＴＧ０が非活性となり、イコライズスイッチ信
号ＥＳ及びプリチャージプリチャージ制御信号ＰＲＣが
活性化され、主ビット線対ＭＢＬＴ１及びＭＢＬＮ１並
びに副センスアンプＳＳＡ１−０内の検知ノードがプリ
チャージされる。
ライトスイッチ信号ＷＳが活性の状態で、副ビット線分
離信号線ＴＧ０が非活性となり、イコライズスイッチ信
号ＥＳ及びプリチャージプリチャージ制御信号ＰＲＣが
活性化され、主ビット線対ＭＢＬＴ１及びＭＢＬＮ１並
びに副センスアンプＳＳＡ１−０内の検知ノードがプリ
チャージされる。
【００３３】その後、ライトスイッチ信号ＷＳ及びイコ
ライズスイッチ信号ＥＳが非活性とされ、副ビット線分
離信号ＴＧ１のみが活性化され、副ビット線ＳＢＬＴ１
及びＳＢＬＮ１上の信号の読み出し及び再格納（リスト
ア）が行われる。
ライズスイッチ信号ＥＳが非活性とされ、副ビット線分
離信号ＴＧ１のみが活性化され、副ビット線ＳＢＬＴ１
及びＳＢＬＮ１上の信号の読み出し及び再格納（リスト
ア）が行われる。
【００３４】更に、副ビット線分離信号線ＴＧＬ２又は
ＴＧＬ３に接続された副ビット線ＳＢＬＴ２、ＳＢＬＮ
２、ＳＢＬＴ３及びＳＢＬＮ３上の信号の読み出し及び
再格納（リストア）が同様に行われる。
ＴＧＬ３に接続された副ビット線ＳＢＬＴ２、ＳＢＬＮ
２、ＳＢＬＴ３及びＳＢＬＮ３上の信号の読み出し及び
再格納（リストア）が同様に行われる。
【００３５】そして、メモリセルＭＣ３への再格納（リ
ストア）が終了した後、ワード線ＷＬ０及びＷＬ１は非
活性にされる。その後、全ての副ビット線分離信号ＴＧ
０乃至ＴＧ３、ライトスイッチ信号ＷＳ、イコライズス
イッチ信号ＥＳ及びプリチャージ制御信号ＰＲＣが活性
化され、主ビット線ＭＢＬＴ１及びＭＢＬＮ１を介して
副ビット線ＳＢＬＴ０乃至ＳＢＬＴ３及びＳＢＬＮ０乃
至ＳＢＬＮ３がプリチャージされる。
ストア）が終了した後、ワード線ＷＬ０及びＷＬ１は非
活性にされる。その後、全ての副ビット線分離信号ＴＧ
０乃至ＴＧ３、ライトスイッチ信号ＷＳ、イコライズス
イッチ信号ＥＳ及びプリチャージ制御信号ＰＲＣが活性
化され、主ビット線ＭＢＬＴ１及びＭＢＬＮ１を介して
副ビット線ＳＢＬＴ０乃至ＳＢＬＴ３及びＳＢＬＮ０乃
至ＳＢＬＮ３がプリチャージされる。
【００３６】なお、本実施例においては、オープンビッ
ト線形の副センスアンプが使用されているが、フォール
デッドビット線形の副センスアンプが使用されてもよ
い。
ト線形の副センスアンプが使用されているが、フォール
デッドビット線形の副センスアンプが使用されてもよ
い。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
第１のビット線対のプリチャージを行うプリチャージ回
路を第２のセンスアンプに内蔵させるとともに、複数組
の第１のビット線対を第１のセンスアンプに共有させて
いるので、チップサイズをより微細化することができ
る。
第１のビット線対のプリチャージを行うプリチャージ回
路を第２のセンスアンプに内蔵させるとともに、複数組
の第１のビット線対を第１のセンスアンプに共有させて
いるので、チップサイズをより微細化することができ
る。
【図１】本発明の実施例に係る半導体記憶装置の階層を
示すブロック図である。
示すブロック図である。
【図２】同じく半導体記憶装置を示す回路図である。
【図３】本発明の実施例におけるプリチャージ回路を示
す回路図である。
す回路図である。
【図４】本発明の実施例に係る半導体記憶装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図５】従来の半導体記憶装置を示す回路図である。
【図６】特開平４−２７４０８１号公報に記載された従
来の半導体記憶装置を示すブロック図である。
来の半導体記憶装置を示すブロック図である。
ＭＳＡ１、ＭＳＡ１１、ＭＳＡ２１、ＭＳＡ２２；主セ
ンスアンプ ＳＳＡ１−０、ＳＳＡ１−１、ＳＳＡ１−ｍ、ＳＳＡ１
１−０、ＳＳＡ２１、ＳＳＡ２２；副センスアンプ ＭＢＬＮ１、ＭＢＬＴ１、ＭＢＬＮ１１、ＭＢＬＴ１
１、ＭＢＬＮ２１、ＭＢＬＴ２１；主ビット線 ＳＢＬＮ０、ＳＢＬＴ０、ＳＢＬＮ１、ＳＢＬＴ１、Ｓ
ＢＬＮ２、ＳＢＬＴ２、ＳＢＬＮ３、ＳＢＬＴ３、ＳＢ
ＬＮ１０、ＳＢＬＴ１０、ＳＢＬＮ１１、ＳＢＬＴ１
１、ＳＢＬＮ１２、ＳＢＬＴ１２、ＳＢＬＮ１３、ＳＢ
ＬＴ１３；副ビット線 ＷＬ０、ＷＬ１、ＷＬ１０、ＷＬ１１；ワード線 ＭＣ０−０、ＭＣ０−１、ＭＣ０−２、ＭＣ０−３、Ｍ
Ｃ１−０、ＭＣ１−１、ＭＣ１−２、ＭＣ１−３；メモ
リセル ＴＧＬ０、ＴＧＬ１、ＴＧＬ２、ＴＧＬ３、ＴＧＬ１
０、ＴＧＬ１１、ＴＧＬ１２、ＴＧＬ１３；副ビット線
分離信号線 ＷＳＬ１、ＷＳＬ１１；ライトスイッチ信号線 ＲＳＬ１、ＲＳＬ１１；リードスイッチ信号線 ＥＳＬ１；イコライズスイッチ信号線 Ｔｒ１、Ｔｒ２、Ｔｒ３；ＭＯＳトランジスタ ＰＲＣＬ１；プリチャージ制御信号線 ＰＲＶＬ１；プリチャージ電位信号線
ンスアンプ ＳＳＡ１−０、ＳＳＡ１−１、ＳＳＡ１−ｍ、ＳＳＡ１
１−０、ＳＳＡ２１、ＳＳＡ２２；副センスアンプ ＭＢＬＮ１、ＭＢＬＴ１、ＭＢＬＮ１１、ＭＢＬＴ１
１、ＭＢＬＮ２１、ＭＢＬＴ２１；主ビット線 ＳＢＬＮ０、ＳＢＬＴ０、ＳＢＬＮ１、ＳＢＬＴ１、Ｓ
ＢＬＮ２、ＳＢＬＴ２、ＳＢＬＮ３、ＳＢＬＴ３、ＳＢ
ＬＮ１０、ＳＢＬＴ１０、ＳＢＬＮ１１、ＳＢＬＴ１
１、ＳＢＬＮ１２、ＳＢＬＴ１２、ＳＢＬＮ１３、ＳＢ
ＬＴ１３；副ビット線 ＷＬ０、ＷＬ１、ＷＬ１０、ＷＬ１１；ワード線 ＭＣ０−０、ＭＣ０−１、ＭＣ０−２、ＭＣ０−３、Ｍ
Ｃ１−０、ＭＣ１−１、ＭＣ１−２、ＭＣ１−３；メモ
リセル ＴＧＬ０、ＴＧＬ１、ＴＧＬ２、ＴＧＬ３、ＴＧＬ１
０、ＴＧＬ１１、ＴＧＬ１２、ＴＧＬ１３；副ビット線
分離信号線 ＷＳＬ１、ＷＳＬ１１；ライトスイッチ信号線 ＲＳＬ１、ＲＳＬ１１；リードスイッチ信号線 ＥＳＬ１；イコライズスイッチ信号線 Ｔｒ１、Ｔｒ２、Ｔｒ３；ＭＯＳトランジスタ ＰＲＣＬ１；プリチャージ制御信号線 ＰＲＶＬ１；プリチャージ電位信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉林 直彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B024 AA07 BA05 BA07 BA09 CA07 CA16
Claims (6)
- 【請求項１】 複数組の第１のビット線対と、この第１
のビット線対に接続された複数個のメモリセルと、前記
第１のビット線対間の電位差の読み取り及び増幅を行う
第１のセンスアンプと、この第１のセンスアンプから出
力される信号が伝達される第２のビット線対と、この第
２のビット線対間の電位差を増幅する第２のセンスアン
プと、この第２のセンスアンプに内蔵され複数組の前記
第１のビット線対のプリチャージを行うプリチャージ回
路と、を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のセンスアンプは、オープンビ
ット線形の構造を有することを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記第１のセンスアンプは、フォールデ
ッドビット線形の構造を有することを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項４】 前記プリチャージ回路は、前記プリチャ
ージの際に複数組の前記ビット線対に印加されるプリチ
ャージ電位が伝達されるプリチャージ電位信号線と、こ
のプリチャージ電位信号線にソース−ドレインの一方が
接続され前記第２のビット線対間に相互に直列に接続さ
れた第１及び第２のＭＯＳトランジスタと、これらの第
１及び第２のＭＯＳトランジスタのゲートに接続され前
記プリチャージの制御を行うプリチャージ制御信号が伝
達されるプリチャージ制御信号線と、このプリチャージ
制御信号線にゲートが接続されソース−ドレインの双方
が前記第２のビット線対に接続された第３のＭＯＳトラ
ンジスタと、を有することを特徴とする請求項１乃至３
のいずれか１項に記載の半導体記憶装置。 - 【請求項５】 ダイナミックランダムアクセスメモリに
使用されることを特徴とする請求項１乃至４のいずれか
１項に記載の半導体記憶装置。 - 【請求項６】 前記第１のセンスアンプは、複数組の前
記第１のビット線対間の導通及び非導通を制御するスイ
ッチング手段を有することを特徴とする請求項１乃至５
のいずれか１項に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10256656A JP2000090659A (ja) | 1998-09-10 | 1998-09-10 | 半導体記憶装置 |
| US09/393,807 US6094392A (en) | 1998-09-10 | 1999-09-10 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10256656A JP2000090659A (ja) | 1998-09-10 | 1998-09-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000090659A true JP2000090659A (ja) | 2000-03-31 |
Family
ID=17295651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10256656A Pending JP2000090659A (ja) | 1998-09-10 | 1998-09-10 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6094392A (ja) |
| JP (1) | JP2000090659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198431A (ja) * | 2010-03-23 | 2011-10-06 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
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|---|---|---|---|---|
| JP3327250B2 (ja) * | 1999-05-14 | 2002-09-24 | 日本電気株式会社 | 半導体記憶装置 |
| US6456521B1 (en) * | 2001-03-21 | 2002-09-24 | International Business Machines Corporation | Hierarchical bitline DRAM architecture system |
| JP5266085B2 (ja) * | 2009-02-17 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| KR20150087202A (ko) * | 2012-11-22 | 2015-07-29 | 피에스4 뤽스코 에스.에이.알.엘. | 반도체 장치 |
| US9792967B1 (en) * | 2016-06-13 | 2017-10-17 | International Business Machines Corporation | Managing semiconductor memory array leakage current |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274081A (ja) * | 1991-02-28 | 1992-09-30 | Nec Corp | 半導体メモリ |
| JPH05250875A (ja) * | 1992-02-27 | 1993-09-28 | Nec Corp | 半導体記憶装置 |
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| TW367656B (en) * | 1994-07-08 | 1999-08-21 | Hitachi Ltd | Semiconductor memory device |
| US5675529A (en) * | 1995-07-07 | 1997-10-07 | Sun Microsystems, Inc. | Fast access memory array |
| JP2900854B2 (ja) * | 1995-09-14 | 1999-06-02 | 日本電気株式会社 | 半導体記憶装置 |
| FR2765026B1 (fr) * | 1997-06-19 | 1999-08-13 | Sgs Thomson Microelectronics | Procede et circuit de lecture pour memoire dynamique |
| US5796665A (en) * | 1997-10-17 | 1998-08-18 | Vanguard International Semiconductor Corporation | Semiconductor memory device with improved read signal generation of data lines and assisted precharge to mid-level |
-
1998
- 1998-09-10 JP JP10256656A patent/JP2000090659A/ja active Pending
-
1999
- 1999-09-10 US US09/393,807 patent/US6094392A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198431A (ja) * | 2010-03-23 | 2011-10-06 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6094392A (en) | 2000-07-25 |
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