JP5266085B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
センスアンプと、
前記センスアンプに接続された第1及び第2のビット線と、
前記第1のビット線に接続され、複数のMONOS型トランジスタからなる第1のメモリセル列と、
前記第2のビット線に接続され、前記第1のメモリセル列用のリファレンス電流を生成するための第1の定電流源と、
前記第1の定電流源と前記第2のビット線との間に設けられ、MONOS型トランジスタからなる第1のスイッチと、を備えたものである。
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。この不揮発性半導体記憶装置は、各メモリセルにMONOS(Metal Oxide Nitride Oxide Semiconductor)型のトランジスタを備えるフラッシュメモリである。この不揮発性半導体記憶装置は、センスアンプSA、インバータINV1、一対のYセレクタYS11、YS21、一対のプリチャージトランジスタP1、P2、一対のメモリセル列MCC1、MCC2、一対のリファレンスセル選択トランジスタRS11、RS21、一対のリファレンスセルCS1、CS2を備えている。なお、MONOSは、SONOS(Silicon l Oxide Nitride Oxide Semiconductor)とも呼ばれる。本明細書においては、そのいずれをも包含し、電荷蓄積層を有するフラッシュメモリの構造の総称としてMONOSを用いる。
次に、図7を参照して本発明の第2の実施の形態について説明する。図7は実施の形態2に係る不揮発性半導体記憶装置の回路図である。ここで、図1の不揮発性半導体記憶装置の回路構成と、図7の不揮発性半導体記憶装置の回路構成とでは、YセレクタYS11、YS21のそれぞれに対し、複数のビット線が接続されている点が異なる。
CS1、CS2 リファレンスセル
INV1 インバータ
MC11〜MC14、MC21〜MC24 メモリセル
MCC1、MCC2 メモリセル列
P1、P2 プリチャージトランジスタ
RS11、RS21 リファレンスセル選択トランジスタ
SA、SA1、SA2 センスアンプ
SL11、SL12、SL21、SL22 ソース線
WL11〜WL14、WL21〜WL24 ワード線
YS11、YS12、YS21、YS22 Yセレクタ
Claims (9)
- センスアンプと、
前記センスアンプに接続された第1及び第2のビット線と、
前記第1のビット線に接続され、複数のMONOS型トランジスタからなる第1のメモリセル列と、
前記第2のビット線に接続され、前記第1のメモリセル列用のリファレンス電流を生成するための第1の定電流源と、
前記第1の定電流源と前記第2のビット線との間に設けられ、MONOS型トランジスタからなる第1のスイッチと、
前記第2のビット線に接続され、複数のMONOS型トランジスタからなる第2のメモリセル列と、
前記第1のビット線に接続され、前記第2のメモリセル列用のリファレンス電流を生成するための第2の定電流源と、
前記第2の定電流源と前記第1のビット線との間に設けられ、MONOS型トランジスタからなる第2のスイッチと、を備え、
前記第1及び前記第2のメモリセル列を構成するメモリセルと、前記第1及び前記第2のスイッチとが、いずれも、
ワードゲートと、
前記ワードゲートを介して対向配置された2つのコントロールゲートと、を備えるツインMONOS型トランジスタであり、
前記第1及び前記第2のメモリセル列を構成するメモリセルの前記2つのコントロールゲート直下には不純物拡散領域が形成されておらず、
前記第1及び前記第2のスイッチの前記2つのコントロールゲート直下には不純物拡散領域が形成されている、不揮発性半導体記憶装置。 - 前記第1のスイッチと前記第2のメモリセル列とが隣接して形成され、かつ、
前記第2のスイッチと前記第1のメモリセル列とが隣接して形成されていることを特徴とする
請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のビット線と前記センスアンプとを接続する第1のセレクタと、
前記第2のビット線と前記センスアンプとを接続する第2のセレクタと、を更に備えることを特徴とする
請求項1又は2に記載の不揮発性半導体記憶装置。 - 前記第1のスイッチは、前記第2のセレクタと前記第2のメモリセル列との間に形成され、
前記第2のスイッチは、前記第1のセレクタと前記第1のメモリセル列との間に形成されていることを特徴とする
請求項3に記載の不揮発性半導体記憶装置。 - 前記センスアンプがラッチ型センスアンプであることを特徴とする
請求項1〜4のいずれか一項に記載の不揮発性半導体記憶装置。 - 前記第1のスイッチを駆動する回路の構成と、
前記第1のメモリセル列に接続されたワード線を駆動する回路の構成と、が同一であることを特徴とする
請求項1〜5のいずれか一項に記載の不揮発性半導体記憶装置。 - 前記第2のスイッチを駆動する回路の構成と、
前記第2のメモリセル列に接続されたワード線を駆動する回路の構成と、が同一であることを特徴とする
請求項1〜6のいずれか一項に記載の不揮発性半導体記憶装置。 - 前記第1及び前記第2のスイッチにおいて、
前記ワードゲートに制御信号が与えられ、前記2つのコントロールゲートには制御信号が与えられないことを特徴とする
請求項1に記載の不揮発性半導体記憶装置。 - 前記第1及び前記第2のメモリセル列を構成するメモリセルの前記ワードゲート幅と、前記第1及び前記第2のスイッチの前記ワードゲート幅とが、同一設計寸法であることを特徴とする
請求項1に記載の不揮発性半導体記憶装置。
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