JP2010192021A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】誤読み出しを低減した不揮発性半導体記憶装置を提供すること。
【解決手段】本発明に係る不揮発性半導体記憶装置は、センスアンプＳＡと、センスアンプＳＡに接続された第１及び第２のビット線ＢＬ１１、ＢＬ２１と、第１のビット線ＢＬ１１に接続され、複数のＭＯＮＯＳ型トランジスタからなる第１のメモリセル列ＭＣＣ１と、第２のビット線ＢＬ２１に接続され、第１のメモリセル列ＭＣＣ１用のリファレンス電流を生成するための第１の定電流源ＣＳ２と、第１の定電流源ＣＳ２と第２のビット線ＢＬ２１との間に設けられ、ＭＯＮＯＳ型トランジスタからなる第１のスイッチＲＳ２１と、を備えたものである。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置であるフラッシュメモリのセンスアンプでは、例えば、特許文献１に記載されているように、対象のメモリセルからの電流と、リファレンスセルからの電流（リファレンス電流）とを差動増幅して読み出す。特許文献１に記載のフラッシュメモリでは、電源電圧の変動の影響を軽減するため、メモリセルと同一構造のトランジスタをリファレンスセルとして用いている。

しかしながら、このような構成では、各リファレンスセルに対して読み出し及び書き込みを行い、リファレンス電流を生成するための条件設定を行う必要がある。すなわち、この条件設定のために多大の時間及びコストを要していた。

特許文献２には、リファレンスセルであるＭＯＳトランジスタのゲートに対し、常時一定電圧を印加する構成が開示されている。このような構成では、上記条件設定を行う必要がない。他方、所定のタイミングで、センスアンプとリファレンスセルとを導通状態へ切り替えるためのスイッチすなわちリファレンスセル選択トランジスタが必要となる。

特開２００６−１１４１５４号公報 特開昭６０−１６７１９７号公報

ところで、フラッシュメモリでは、読み出し動作の高速化、低消費電力化、低電圧動作化に伴い、ラッチ型のセンスアンプが多用されるようになってきた。上述した特許文献２にこのようなセンスアンプを適用した場合、読み出し動作は以下の通りになる。

まず、センスアンプの２個のセンス端子がプリチャージされる。次に、読み出し対象メモリセルとリファレンスセル選択トランジスタとを同時に活性化してサンプリングする。ここで、センスアンプの一方のセンス端子は読み出し対象メモリセルと導通状態になり、他方のセンス端子はリファレンスセルと導通状態になる。そのため、各センス端子にプリチャージされていた電荷が放電され、両センス端子間に電位差が生じる。そして、センスアンプを活性化させることにより、両センス端子間の電位差が増幅される。

しかしながら、通常、読み出し対象メモリセルとリファレンスセル選択トランジスタとでは、容量、抵抗、センスアンプまでの電流経路などに違いがある。そのため、上記読み出し動作において両者が活性化された後、センスアンプの両センス端子における放電のタイミングにずれが生じ、誤読み出しが生じ得るという問題があった。

本発明に係る不揮発性半導体記憶装置は
センスアンプと、
前記センスアンプに接続された第１及び第２のビット線と、
前記第１のビット線に接続され、複数のＭＯＮＯＳ型トランジスタからなる第１のメモリセル列と、
前記第２のビット線に接続され、前記第１のメモリセル列用のリファレンス電流を生成するための第１の定電流源と、
前記第１の定電流源と前記第２のビット線との間に設けられ、ＭＯＮＯＳ型トランジスタからなる第１のスイッチと、を備えたものである。

第１のメモリセル列及び第１のスイッチが、いずれもＭＯＮＯＳ型トランジスタからなるため、誤読み出しを低減した不揮発性半導体記憶装置を提供することができる。

本発明によれば、誤読み出しを低減した不揮発性半導体記憶装置を提供することができる。

実施の形態１に係る不揮発性半導体記憶装置の回路図である。 実施の形態１に係る不揮発性半導体記憶装置の読み出し動作を示すタイミングチャートである。 実施の形態１に係る不揮発性半導体記憶装置のレイアウト図である。 実施の形態１の比較例に係る不揮発性半導体記憶装置のレイアウト図である。 比較例に係る問題を説明するためのタイミングチャートである。 実施の形態１に係るメモリセルの構造を示す断面図である。 実施の形態１に係るリファレンスセル選択トランジスタの構造を示す断面図である。 実施の形態２に係る不揮発性半導体記憶装置の回路図である。 実施の形態２に係る不揮発性半導体記憶装置のレイアウト図である。 実施の形態２の比較例に係る不揮発性半導体記憶装置のレイアウト図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。この不揮発性半導体記憶装置は、各メモリセルにＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のトランジスタを備えるフラッシュメモリである。この不揮発性半導体記憶装置は、センスアンプＳＡ、インバータＩＮＶ１、一対のＹセレクタＹＳ１１、ＹＳ２１、一対のプリチャージトランジスタＰ１、Ｐ２、一対のメモリセル列ＭＣＣ１、ＭＣＣ２、一対のリファレンスセル選択トランジスタＲＳ１１、ＲＳ２１、一対のリファレンスセルＣＳ１、ＣＳ２を備えている。なお、ＭＯＮＯＳは、ＳＯＮＯＳ（Silicon l Oxide Nitride Oxide Semiconductor）とも呼ばれる。本明細書においては、そのいずれをも包含し、電荷蓄積層を有するフラッシュメモリの構造の総称としてＭＯＮＯＳを用いる。

センスアンプＳＡは、ラッチ型のセンスアンプであり、一対のインバータを備えている。具体的には、一方のインバータは、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＰ３とＮチャネルＭＯＳトランジスタＮ１から構成されている。他方のインバータは、ＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ２から構成されている。

ＰチャネルＭＯＳトランジスタＰ３、Ｐ４のソースは、共に電源（電源電圧ＶＤＤ）に接続されている。ＰチャネルＭＯＳトランジスタＰ３のドレインはＮチャネルＭＯＳトランジスタＮ１のドレインに接続されている。ＰチャネルＭＯＳトランジスタＰ３のゲートとＮチャネルＭＯＳトランジスタＮ１のゲートとは互いに接続されている。ＰチャネルＭＯＳトランジスタＰ４のドレインはＮチャネルＭＯＳトランジスタＮ２のドレインに接続されている。ＰチャネルＭＯＳトランジスタＰ４のゲートとＮチャネルＭＯＳトランジスタＮ２のゲートとは互いに接続されている。ＮチャネルＭＯＳトランジスタＮ１、Ｎ２のソースは、共にＮチャネルＭＯＳトランジスタＮ３のドレインに接続されている。そして、ＮチャネルＭＯＳトランジスタＮ３のソースは接地されている。

ＰチャネルＭＯＳトランジスタＰ３のドレインとＮチャネルＭＯＳトランジスタＮ１のドレインとが接続されたノードは、センスアンプＳＡの一方のセンス端子ＳＡＴに接続されている。また、ＰチャネルＭＯＳトランジスタＰ４のゲートとＮチャネルＭＯＳトランジスタＮ２のゲートとが互いに接続されたノードも、センス端子ＳＡＴに接続されている。一方、ＰチャネルＭＯＳトランジスタＰ４のドレインとＮチャネルＭＯＳトランジスタＮ２のドレインとが接続されたノードは、センスアンプＳＡの他方のセンス端子ＳＡＢに接続されている。また、ＰチャネルＭＯＳトランジスタＰ３のゲートとＮチャネルＭＯＳトランジスタＮ１のゲートとが互いに接続されたノードも、センス端子ＳＡＢに接続されている。

ＮチャネルＭＯＳトランジスタＮ３のゲートには、センスアンプイネーブル信号ＳＡＥが入力される。センスアンプイネーブル信号ＳＡＥがＨｉｇｈになることにより、センスアンプＳＡが起動し、２個のセンス端子ＳＡＴ、ＳＡＢの間の電位差が増幅される。センスアンプＳＡからの出力信号は、センス端子ＳＡＢから反転バッファであるインバータＩＮＶ１を介して、出力される。

ＹセレクタＹＳ１１は、スイッチであるＮチャネルＭＯＳトランジスタＳＷ１１、ＳＷ１２を備えている。ＮチャネルＭＯＳトランジスタＳＷ１１は、ビット線ＢＬ１１（第１のビット線）とセンス端子ＳＡＴとの間に設けられている。一方、ＮチャネルＭＯＳトランジスタＳＷ１２は、ビット線ＢＬ１１とセンス端子ＳＡＢとの間に設けられている。ＮチャネルＭＯＳトランジスタＳＷ１１、ＳＷ１２は、各ゲートに選択信号ＹＳＥＬ１１、ＹＳＥＬ１２が入力されることにより、オンオフが制御される。

同様に、ＹセレクタＹＳ２１は、スイッチであるＮチャネルＭＯＳトランジスタＳＷ２１、ＳＷ２２を備えている。ＮチャネルＭＯＳトランジスタＳＷ２１は、ビット線ＢＬ２１（第２のビット線）とセンス端子ＳＡＴとの間に設けられている。一方、ＮチャネルＭＯＳトランジスタＳＷ２２は、ビット線ＢＬ２１とセンス端子ＳＡＢとの間に設けられている。ＮチャネルＭＯＳトランジスタＳＷ２１、ＳＷ２２は、各ゲートに選択信号ＹＳＥＬ２１、ＹＳＥＬ２２が入力されることにより、オンオフが制御される。

プリチャージトランジスタＰ１は、ＰチャネルＭＯＳトランジスタであって、ビット線ＢＬ１１を電源電圧ＶＤＤにプリチャージするためのスイッチである。また、プリチャージトランジスタＰ１は、ＮチャネルＭＯＳトランジスタＳＷ１１を介してセンス端子ＳＡＴに、ＮチャネルＭＯＳトランジスタＳＷ１２を介してセンス端子ＳＡＢに接続されている。ＰチャネルＭＯＳトランジスタＰ１は、ゲートにプリチャージ信号ＰＲＥＣＨが入力されることにより、オンオフが制御される。

同様に、プリチャージトランジスタＰ２も、ＰチャネルＭＯＳトランジスタであって、ビット線ＢＬ２１を電源電圧ＶＤＤにプリチャージするためのスイッチである。また、プリチャージトランジスタＰ２は、ＮチャネルＭＯＳトランジスタＳＷ２１を介してセンス端子ＳＡＴに、ＮチャネルＭＯＳトランジスタＳＷ２２を介してセンス端子ＳＡＢに接続されている。ＰチャネルＭＯＳトランジスタＰ２は、ゲートにプリチャージ信号ＰＲＥＣＨが入力されることにより、オンオフが制御される。

メモリセル列ＭＣＣ１（第１のメモリセル列）は、ビット線ＢＬ１１に接続された複数のメモリセルから構成される。図１では、簡略化のため、２個のメモリセルＭＣ１１、ＭＣ１２のみを示している。各メモリセルＭＣ１１、ＭＣ１２はツインＭＯＮＯＳ構造を有するトランジスタである。ツインＭＯＮＯＳ構造の詳細については後述するが、各メモリセルＭＣ１１、ＭＣ１２は１個のワードゲートと２個のコントロールゲートを備えている。具体的には、図１に示すように、メモリセルＭＣ１１、ＭＣ１２の互いに隣接した一方のコントロールゲート側は、ソース線ＳＬ１１に共通に接続されている。メモリセルＭＣ１１、ＭＣ１２の他方のコントロールゲート側は、各々ビット線ＢＬ１１に接続されている。このような２個のメモリセルＭＣを一組とした構造が、ビット線ＢＬ１１に沿って繰り返されている。

また、メモリセルＭＣ１１のワードゲートには制御信号ＷＧ１１が、ソース線ＳＬ１１に接続されたコントロールゲートには制御信号ＣＧＳ１１が、他方のコントロールゲートには制御信号ＣＧＯ１１が入力される。同様に、メモリセルＭＣ１２のワードゲートには制御信号ＷＧ１２が、ソース線ＳＬ１１に接続されたコントロールゲートには制御信号ＣＧＳ１２が、他方のコントロールゲートには制御信号ＣＧＯ１２が入力される。

メモリセル列ＭＣＣ１と同様に、メモリセル列ＭＣＣ２（第２のメモリセル列）は、ビット線ＢＬ２１に接続された複数のメモリセルから構成される。図１では、簡略化のため、２個のメモリセルＭＣ２１、ＭＣ２２のみを示している。メモリセルＭＣ２１、ＭＣ２２の互いに隣接した一方のコントロールゲート側は、ソース線ＳＬ２１に共通に接続されている。メモリセルＭＣ２１、ＭＣ２２の他方のコントロールゲート側は、各々ビット線ＢＬ２１に接続されている。このような２個のメモリセルＭＣを一組とした構造が、ビット線２１に沿って繰り返されている。

また、メモリセルＭＣ２１のワードゲートには制御信号ＷＧ２１が、ソース線ＳＬ２１に接続されたコントロールゲートには制御信号ＣＧＳ２１が、他方のコントロールゲートには制御信号ＣＧＯ２１が入力される。同様に、メモリセルＭＣ２２のワードゲートには制御信号ＷＧ２２が、ソース線ＳＬ２１に接続されたコントロールゲートには制御信号ＣＧＳ２２が、他方のコントロールゲートには制御信号ＣＧＯ２２が入力される。

リファレンスセル選択トランジスタＲＳ１１（第２のスイッチ）、ＲＳ２１（第１のスイッチ）は、メモリセルＭＣと同様に、ツインＭＯＮＯＳ構造を有するトランジスタからなる。しかしながら、２個のコントロールゲート直下に高濃度不純物層を形成することにより、通常のＭＯＳトランジスタと同様にスイッチとして機能する。リファレンスセル選択トランジスタＲＳ１１、ＲＳ２１の構造の詳細については後述する。

リファレンスセル選択トランジスタＲＳ１１の一方のコントロールゲート側はビット線ＢＬ１１に接続されている。また、他方のコントロールゲート側はリファレンスセルＣＳ１のドレインに接続されている。そして、ワードゲートに選択信号ＲＥＦＳＥＬ１が入力されることにより、リファレンスセル選択トランジスタＲＳ１１のオンオフが制御される。

同様に、リファレンスセル選択トランジスタＲＳ２１の一方のコントロールゲート側はビット線ＢＬ２１に接続されている。また、他方のコントロールゲート側はリファレンスセルＣＳ２のドレインに接続されている。そして、ワードゲートに選択信号ＲＥＦＳＥＬ２が入力されることにより、リファレンスセル選択トランジスタＲＲＳ２１のオンオフが制御される。

リファレンスセルＣＳ１（第２の定電流源）、ＣＳ２（第１の定電流源）は、ＮチャネルＭＯＳトランジスタである。リファレンスセルＣＳ１、ＣＳ２の各ゲートには、共通に、一定の基準電圧ＶＲＥＦが与えられている。すなわち、リファレンスセルＣＳ１、ＣＳ２は、定電流を生成する電流源トランジスタである。リファレンスセルＣＳ１は、ビット線ＢＬ２１に接続されたメモリセルＭＣ２１、ＭＣ２２・・・のリファレンスセルとして機能する。一方、リファレンスセルＣＳ２は、ビット線ＢＬ１１に接続されたメモリセルＭＣ１１、ＭＣ１２・・・のリファレンスセルとして機能する。

次に、図２を用いて、実施の形態１に係る不揮発性半導体記憶装置の読み出し動作を説明する。図２は実施の形態１に係る不揮発性半導体記憶装置の読み出し動作を示すタイミングチャートである。ここでは、メモリセルＭＣ１１の読み出し動作を例に説明する。

まず、プリチャージ信号ＰＲＥＣＨがＨｉｇｈからＬｏｗへ、選択信号ＹＳＥＬ１１及びＹＳＥＬ２２がＬｏｗからＨｉｇｈへ切り替わることにより、センスアンプＳＡの２個のセンス端子ＳＡＴ、ＳＡＢが共に電源電位ＶＤＤに充電される。より詳細には、プリチャージ信号ＰＲＥＣＨがＬｏｗとなることにより、ＰチャネルＭＯＳトランジスタであるプリチャージトランジスタＰ１及びＰ２がオンとなる。また、選択信号ＹＳＥＬ１１及びＹＳＥＬ２２がＨｉｇｈとなることにより、ＮチャネルＭＯＳトランジスタＳＷ１１及びＳＷ２２がオンとなる。そのため、センスアンプＳＡの２個のセンス端子ＳＡＴ、ＳＡＢが共に電源電位ＶＤＤに充電される。

次に、プリチャージ信号ＰＲＥＣＨがＬｏｗからＨｉｇｈへ切り替わり、プリチャージ期間が終了する。そして、制御信号ＷＧ１１、ＣＧＳ１１及び選択信号ＲＥＦＳＥＬ２がＬｏｗからＨｉｇｈへ切り替わり、センスアンプＳＡの２個のセンス端子ＳＡＴ、ＳＡＢから放電が開始される。ここで、センスアンプＳＡのセンス端子ＳＡＴは読み出し対象メモリセルＭＣ１１と導通状態になり、センス端子ＳＡＢはリファレンスセルＣＳ２と導通状態になる。そのため、センス端子ＳＡＴ、ＳＡＢにプリチャージされていた電荷が放電され、センス端子ＳＡＴとセンス端子ＳＡＢとの間に電位差が生じる。図１における太線は、センス端子ＳＡＴ、ＳＡＢからの放電経路を示している。

次に、制御信号ＷＧ１１、ＣＧＳ１１及び選択信号ＲＥＦＳＥＬ２がＨｉｇｈからＬｏｗへ切り替わり、サンプリング期間が終了する。同時に、センスアンプイネーブル信号ＳＡＥがＬｏｗからＨｉｇｈへ切り替わり、センス期間へと移行する。ここで、センスアンプＳＡが起動することにより、センス端子ＳＡＴとセンス端子ＳＡＢとの間の電位差が増幅される。

なお、図２に示すように、上記読み出し動作の期間中、選択信号ＹＳＥＬ１２、ＹＳＥＬ２１、選択信号ＲＥＦＳＥＬ１はＬｏｗのままである。

図３は、図１に示した不揮発性半導体記憶装置のレイアウト図である。図１と同一の構成要素は同一の符号が付されている。図３に示すように、本実施の形態に係る不揮発性半導体記憶装置では、センスアンプＳＡを介して２個のＹセレクタＹＳ１１、ＹＳ２１が対向配置されている。

ＹセレクタＹＳ１１には、ビット線ＢＬ１１が接続されている。ビット線ＢＬ１１に沿って、ワード線ＷＬ１１〜ＷＬ１４にそれぞれ接続された４個のメモリセルＭＣ１１〜ＭＣ１４が形成されている。そして、このビット線ＢＬ１１に沿ったメモリセル列の最もＹセレクタＹＳ１１側に、リファレンスセル選択トランジスタＲＳ１１が形成されている。すなわち、メモリセルＭＣ１１に隣接して、メモリセルＭＣ１１〜ＭＣ１４と同様のＭＯＮＯＳ構造を有するリファレンスセル選択トランジスタＲＳ１１が形成されている。

同様に、ＹセレクタＹＳ２１には、ビット線ＢＬ２１が接続されている。ビット線ＢＬ２１に沿って、ワード線ＷＬ２１〜ＷＬ２４にそれぞれ接続された４個のメモリセルＭＣ２１〜ＭＣ２４が形成されている。そして、このビット線ＢＬ２１に沿ったメモリセル列の最もＹセレクタＹＳ２１側に、リファレンスセル選択トランジスタＲＳ２１が形成されている。すなわち、メモリセルＭＣ２１に隣接して、メモリセルＭＣ２１〜ＭＣ２４と同様のＭＯＮＯＳ構造を有するリファレンスセル選択トランジスタＲＳ２１が形成されている。

図４は、本実施の形態の比較例に係る不揮発性半導体記憶装置のレイアウト図である。図４に示すように、比較例では、センスアンプＳＡとＹセレクタＹＳ１１、ＹＳ２１との間にそれぞれリファレンスセル選択トランジスタＲＳ１１１、ＲＳ１２１が形成されている。また、リファレンスセル選択トランジスタＲＳ１１１、ＲＳ１２１が通常のＮチャネルＭＯＳトランジスタである。その他の点は、図３に係る不揮発性半導体記憶装置と同様である。なお、図３、４では、リファレンスセルＣＳ１、ＣＳ２は定電流源として描かれている。

図５は、本実施の形態の比較例に係る問題を説明するためのタイミングチャートである。図５は、図２の最下段に示したセンス端子ＳＡＴ／Ｂのサンプリング期間における電位変化を拡大したものである。ここで、センス端子ＳＡＴはメモリセルＭＣ１１に接続され、センス端子ＳＡＢはリファレンスセルＣＳ２に接続されるものとする。図５において、最初センス端子ＳＡＴ及びＳＡＢの電位は、いずれも電源電位ＶＤＤにプリチャージされており、等しい。時間の経過とともに、センス端子ＳＡＴ及びＳＡＢの電位が放電により低下する。

ここで、センス端子ＳＡＴ２の放電と、センス端子ＳＡＢ＿ＲＥＦの放電は同時に開始されており、理想的である。他方、センス端子ＳＡＴ１やＳＡＴ３の放電と、センス端子ＳＡＢ＿ＲＥＦの放電とはタイミングにずれが生じている。そのため、センスアンプ起動タイミングにおいて、理想的な場合の電位に比べ、オフセット電位が生じてしまう。特に、センス端子ＳＡＴ３の場合、センスアンプ起動タイミングにおいて、センス端子ＳＡＴ３の電位とセンス端子ＳＡＢ＿ＲＥＦの電位とが、理想的な場合に対して反転しており、誤読み出しとなる。

図４に示した比較例では、太線で示すように、センスアンプＳＡからメモリセルＭＣ１１への放電電流がＹセレクタ１１を介して流れるのに対し、センスアンプＳＡからリファレンスセルＣＳ２への放電電流はＹセレクタ２１を介さず流れる。また、メモリセルＭＣ１１がＭＯＮＯＳ構造であるのに対し、リファレンスセル選択トランジスタＲＳ１２１は通常のＭＯＳトランジスタである。更に、図４の比較例では、電源や負荷が異なるため、リファレンスセル選択トランジスタＲＳ１２１の駆動回路と、メモリセルＭＣ１１のワード線駆動回路とを同一構成にすることができない。そのため、上記放電のタイミングにずれが生じやすい。

一方、図３に示した本実施の形態に係る不揮発性半導体記憶装置では、太線で示すように、センスアンプＳＡからメモリセルＭＣ１１への放電電流がＹセレクタ１１を介して流れるのに対し、センスアンプＳＡからリファレンスセルＣＳ２への放電電流もＹセレクタ２１を介して流れる。また、メモリセルＭＣ１１がＭＯＮＯＳ構造であるのに対し、リファレンスセル選択トランジスタＲＳ２１もＭＯＮＯＳ構造である。更に、リファレンスセル選択トランジスタＲＳ２１の駆動回路と、メモリセルＭＣ１１のワード線駆動回路とを同一構成にすることができる。従って、上記放電のタイミングのずれを劇的に低減することができる。

図６Ａは、図１におけるメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２の構造を示す断面図である。また、図６Ｂは、図１におけるリファレンスセル選択トランジスタＲＳ１１、ＲＳ２１の構造を示す断面図である。

図６Ａに示すように、メモリセルＭＣ１１は、ツインＭＯＮＯＳ構造を有するトランジスタである。例えばシリコンからなる基板１上に、Ｎ^＋型の高濃度不純物領域（不純物拡散領域）２ａ、２ｂが互いに離間して形成されている。基板１上であって、高濃度不純物領域２ａ、２ｂの間の中央部には、例えばシリコン酸化膜などの絶縁膜３が形成されている。この絶縁膜３上には、例えばポリシリコンなどからなるワードゲート６が形成されている。

更に、ワードゲート６の両側の側面及び基板１上には、断面Ｌ字形状の一対のＯＮＯ層４ａ、４ｂが形成されている。ＯＮＯ層は酸化膜／窒化膜／酸化膜の３層構造である。このうち、窒化膜が電荷蓄積層としての役割をはたす。各ＯＮＯ層４ａ、４ｂ上には、一対のコントロールゲート５ａ、５ｂが形成されている。ここで、メモリセル１１では、コントロールゲート５ａ、５ｂ下の基板１内には、高濃度不純物領域２ａ、２ｂが形成されていない。

図６Ｂに示すように、リファレンスセル選択トランジスタＲＳ１１も、メモリセルＭＣ１１と同様に、ツインＭＯＮＯＳ構造を有する。しかしながら、ここで、リファレンスセル選択トランジスタＲＳ１１では、コントロールゲート５ａ、５ｂ下の基板１内には、高濃度不純物領域１２ａ、１２ｂが形成されている。そのため、２個のコントロールゲート５ａ、５ｂには制御信号を与えることなく、ワードゲート６のみに制御信号を与えることにより、通常のＭＯＳトランジスタと同様に、スイッチとして利用することができる。その他の構造は、メモリセルＭＣ１１と同様であるため、説明を省略する。ここで、高濃度不純物領域以外についての両者の設計寸法は同一であることが好ましい。特に、ワードゲート幅は同一であることが好ましい。

（実施の形態２）
次に、図７を参照して本発明の第２の実施の形態について説明する。図７は実施の形態２に係る不揮発性半導体記憶装置の回路図である。ここで、図１の不揮発性半導体記憶装置の回路構成と、図７の不揮発性半導体記憶装置の回路構成とでは、ＹセレクタＹＳ１１、ＹＳ２１のそれぞれに対し、複数のビット線が接続されている点が異なる。

具体的には、ＹセレクタＹＳ１１に対し、ｎ本のビット線ＢＬ１１〜ＢＬ１ｎが接続されている。ここで、ビット線ＢＬ１１には、図１と同様に、リファレンスセル選択トランジスタＲＳ１１、メモリセルＭＣ１１、ＭＣ１２が接続されている。その他のビット線ＢＬ１２〜ＢＬ１ｎについても同様である。そして、各ビット線ＢＬ１１〜ＢＬ１ｎに接続されたリファレンスセル選択トランジスタは、リファレンスセルＣＳ１のドレインに共通に接続されている。

また、ＹセレクタＹＳ２１に対し、ｎ本のビット線ＢＬ２１〜ＢＬ２ｎが接続されている。ここで、ビット線ＢＬ２１には、図１と同様に、リファレンスセル選択トランジスタＲＳ２１、メモリセルＭＣ２１、ＭＣ２２が接続されている。その他のビット線ＢＬ２２〜ＢＬ２ｎについても同様である。そして、各ビット線ＢＬ２１〜ＢＬ２ｎに接続されたリファレンスセル選択トランジスタは、リファレンスセルＣＳ２のドレインに共通に接続されている。その他の構成は図１と同様であるため、説明を省略する。

図８は、図７に示した不揮発性半導体記憶装置のレイアウト図である。図７と同一の構成要素は同一の符号が付されている。図８に示すように、本実施の形態に係る不揮発性半導体記憶装置では、センスアンプＳＡ１を介して２個のＹセレクタＹＳ１１、ＹＳ２１が対向配置されている。また、センスアンプＳＡ２を介して２個のＹセレクタＹＳ１２、ＹＳ２２が対向配置されている。

ＹセレクタＹＳ１１には、４本のビット線ＢＬ１１〜ＢＬ１４が接続されている。また、ＹセレクタＹＳ１２には、４本のビット線ＢＬ１５〜ＢＬ１８が接続されている。各ビット線ＢＬ１１〜ＢＬ１８に沿って、ワード線ＷＬ１１〜ＷＬ１４にそれぞれ接続されたメモリセルＭＣが４個ずつ形成されている。そして、各ビット線ＢＬ１１〜ＢＬ１８に沿ったメモリセル列の最もＹセレクタＹＳ１１、ＹＳ１２側に、リファレンスセル選択トランジスタＲＳが形成されている。すなわち、ワード線ＷＬ１１と接続された８個のメモリセルＭＣに隣接して、メモリセルＭＣと同様のＭＯＮＯＳ構造を有する８個のリファレンスセル選択トランジスタＲＳが形成されている。

同様に、ＹセレクタＹＳ２１には、４本のビット線ＢＬ２１〜ＢＬ２４が接続されている。また、ＹセレクタＹＳ２２には、４本のビット線ＢＬ２５〜ＢＬ２８が接続されている。各ビット線ＢＬ２１〜ＢＬ２８に沿って、ワード線ＷＬ２１〜ＷＬ２４にそれぞれ接続されたメモリセルＭＣが４個ずつ形成されている。そして、各ビット線ＢＬ２１〜ＢＬ２８に沿ったメモリセル列の最もＹセレクタＹＳ２１、ＹＳ２２側に、リファレンスセル選択トランジスタＲＳが形成されている。すなわち、ワード線ＷＬ２１と接続された８個のメモリセルＭＣに隣接して、メモリセルＭＣと同様のＭＯＮＯＳ構造を有する８個のリファレンスセル選択トランジスタＲＳが形成されている。

図９は、本実施の形態の比較例に係る不揮発性半導体記憶装置のレイアウト図である。図９に示すように、比較例では、センスアンプＳＡ１とＹセレクタＹＳ１１、ＹＳ２１との間にそれぞれリファレンスセル選択トランジスタＲＳ１１１、ＲＳ１２１が形成されている。また、センスアンプＳＡ２とＹセレクタＹＳ１２、ＹＳ２２との間にそれぞれリファレンスセル選択トランジスタＲＳ１１２、ＲＳ１２２が形成されている。また、リファレンスセル選択トランジスタＲＳ１１１、ＲＳ１１２、ＲＳ１２１、ＲＳ１２２が通常のＮチャネルＭＯＳトランジスタである。その他の点は、図８に係る不揮発性半導体記憶装置と同様である。なお、図８、９では、リファレンスセルＣＳ１、ＣＳ２は定電流源として描かれている。

図９に示した比較例では、太線で示すように、センスアンプＳＡからメモリセルＭＣ１１への放電電流がＹセレクタ１１を介して流れるのに対し、センスアンプＳＡからリファレンスセルＣＳ２への放電電流はＹセレクタ２１を介さず流れる。また、メモリセルＭＣ１１がＭＯＮＯＳ構造であるのに対し、リファレンスセル選択トランジスタＲＳ１２１は通常のＭＯＳトランジスタである。更に、図９の比較例では、電源や負荷が異なるため、リファレンスセル選択トランジスタＲＳ１２１の駆動回路と、メモリセルＭＣ１１のワード線駆動回路とを同一構成にすることができない。そのため、上記放電のタイミングにずれが生じやすい。

一方、図８に示した本実施の形態に係る不揮発性半導体記憶装置では、太線で示すように、センスアンプＳＡからメモリセルＭＣ１１への放電電流がＹセレクタ１１を介して流れるのに対し、センスアンプＳＡからリファレンスセルＣＳ２への放電電流もＹセレクタ２１を介して流れる。また、メモリセルＭＣ１１がＭＯＮＯＳ構造であるのに対し、リファレンスセル選択トランジスタＲＳ２１もＭＯＮＯＳ構造である。更に、リファレンスセル選択トランジスタＲＳ２１の駆動回路と、メモリセルＭＣ１１のワード線駆動回路とを同一構成にすることができる。従って、上記放電のタイミングのずれを劇的に低減することができる。

ＢＬ１１〜ＢＬ１ｎ ビット線
ＣＳ１、ＣＳ２ リファレンスセル
ＩＮＶ１ インバータ
ＭＣ１１〜ＭＣ１４、ＭＣ２１〜ＭＣ２４ メモリセル
ＭＣＣ１、ＭＣＣ２ メモリセル列
Ｐ１、Ｐ２ プリチャージトランジスタ
ＲＳ１１、ＲＳ２１ リファレンスセル選択トランジスタ
ＳＡ、ＳＡ１、ＳＡ２ センスアンプ
ＳＬ１１、ＳＬ１２、ＳＬ２１、ＳＬ２２ ソース線
ＷＬ１１〜ＷＬ１４、ＷＬ２１〜ＷＬ２４ ワード線
ＹＳ１１、ＹＳ１２、ＹＳ２１、ＹＳ２２ Ｙセレクタ

Claims (12)

1. センスアンプと、
   前記センスアンプに接続された第１及び第２のビット線と、
   前記第１のビット線に接続され、複数のＭＯＮＯＳ型トランジスタからなる第１のメモリセル列と、
   前記第２のビット線に接続され、前記第１のメモリセル列用のリファレンス電流を生成するための第１の定電流源と、
   前記第１の定電流源と前記第２のビット線との間に設けられ、ＭＯＮＯＳ型トランジスタからなる第１のスイッチと、を備えた不揮発性半導体記憶装置。
2. 前記第２のビット線に接続され、複数のＭＯＮＯＳ型トランジスタからなる第２のメモリセル列と、
   前記第１のビット線に接続され、前記第２のメモリセル列用のリファレンス電流を生成するための第２の定電流源と、
   前記第２の定電流源と前記第１のビット線との間に設けられ、ＭＯＮＯＳ型トランジスタからなる第２のスイッチと、を更に備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１のスイッチと前記第２のメモリセル列とが隣接して形成され、かつ、
   前記第２のスイッチと前記第１のメモリセル列とが隣接して形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１のビット線と前記センスアンプとを接続する第１のセレクタと、
   前記第２のビット線と前記センスアンプとを接続する第２のセレクタと、を更に備えることを特徴とする請求項１〜３のいずれか一項に記載の不揮発性半導体記憶装置。
5. 前記第１のスイッチは、前記第２のセレクタと前記第２のメモリセル列との間に形成され、
   前記第２のスイッチは、前記第１のセレクタと前記第１のメモリセル列との間に形成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記センスアンプがラッチ型センスアンプであることを特徴とする請求項１〜５のいずれか一項に記載の不揮発性半導体記憶装置。
7. 前記第１のスイッチを駆動する回路の構成と、
   前記第１のメモリセル列に接続されたワード線を駆動する回路の構成と、が同一であることを特徴とする請求項１〜６のいずれか一項に記載の不揮発性半導体記憶装置。
8. 前記第２のスイッチを駆動する回路の構成と、
   前記第２のメモリセル列に接続されたワード線を駆動する回路の構成と、が同一であることを特徴とする請求項２〜７のいずれか一項に記載の不揮発性半導体記憶装置。
9. 前記第１及び前記第２のメモリセル列を構成するメモリセルと、前記第１及び前記第２のスイッチとが、いずれも、
   ワードゲートと、
   前記ワードゲートを介して対向配置された２つのコントロールゲートと、を備えるツインＭＯＮＯＳ型トランジスタであることを特徴とする請求項２〜８のいずれか一項に記載の不揮発性半導体記憶装置。
10. 前記第１及び前記第２のメモリセル列を構成するメモリセルの前記２つのコントロールゲート直下には不純物拡散領域が形成されておらず、
    前記第１及び前記第２のスイッチの前記２つのコントロールゲート直下には不純物拡散領域が形成されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
11. 前記第１及び前記第２のスイッチにおいて、
    前記ワードゲートに制御信号が与えられ、前記２つのコントロールゲートには制御信号が与えられないことを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
12. 前記第１及び前記第２のメモリセル列を構成するメモリセルの前記ワードゲート幅と、前記第１及び前記第２のスイッチの前記ワードゲート幅とが、同一設計寸法であることを特徴とする請求項９〜１１のいずれか一項に記載の不揮発性半導体記憶装置。

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