JP3075220B2 - 半導体記憶装置 - Google Patents
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- G11C7/065—Differential amplifiers of latching type
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に、ビット線対がオープンビット線方式で構
成され、２組以上のビット線対によって１つのセンスア
ンプを共有し、時分割でデータの読み出し又は書き込み
動作を行う半導体記憶装置に関する。
係わり、特に、ビット線対がオープンビット線方式で構
成され、２組以上のビット線対によって１つのセンスア
ンプを共有し、時分割でデータの読み出し又は書き込み
動作を行う半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置が次第に大容量化
し、メモリセルの大きさが小さくなるに従って、ビット
線の配線間隔も狭くなり、容量結合によるビット線間隣
接ノイズが無視できなくなってきている。
し、メモリセルの大きさが小さくなるに従って、ビット
線の配線間隔も狭くなり、容量結合によるビット線間隣
接ノイズが無視できなくなってきている。
【０００３】一方、ビット線の配線間隔が狭くなること
で、センスアンプのピッチが小さくなり、これを緩和す
るために、複数のビット線対でそれより少ない数のセン
スアンプを共有し、時分割でビット線のデータの読み出
し又は書き込み動作を行う方式が提案されている。
で、センスアンプのピッチが小さくなり、これを緩和す
るために、複数のビット線対でそれより少ない数のセン
スアンプを共有し、時分割でビット線のデータの読み出
し又は書き込み動作を行う方式が提案されている。
【０００４】また、センスアンプを共有することで、セ
ルアレイ部の面積が縮小し、チップサイズを小さくする
ことができる。
ルアレイ部の面積が縮小し、チップサイズを小さくする
ことができる。
【０００５】また、ビット線対をオープンビット線構成
にすることで、ワード線とビット線の全ての交点にメモ
リセルを配置できるので、フォールデッド方式のビット
線に比較して、セルアレイ部の面積を縮小させることが
できる。
にすることで、ワード線とビット線の全ての交点にメモ
リセルを配置できるので、フォールデッド方式のビット
線に比較して、セルアレイ部の面積を縮小させることが
できる。
【０００６】しかし、ビット線対がオープンビット線で
あり、複数のビット線対でセンスアンプを共有し、時分
割で読み出し又は書き込み動作を行う方式では、センス
アンプに接続されたビット線に対する再書き込み動作を
行ったときに、センスアンプに接続されたビット線に隣
接し、読み出し信号の増幅・再書き込み動作が行われて
いないビット線対が、ビット線間の容量結合による隣接
ノイズを受け、メモリセルのデータに対応する微少な読
み出し信号が失われてしまうという問題があった。
あり、複数のビット線対でセンスアンプを共有し、時分
割で読み出し又は書き込み動作を行う方式では、センス
アンプに接続されたビット線に対する再書き込み動作を
行ったときに、センスアンプに接続されたビット線に隣
接し、読み出し信号の増幅・再書き込み動作が行われて
いないビット線対が、ビット線間の容量結合による隣接
ノイズを受け、メモリセルのデータに対応する微少な読
み出し信号が失われてしまうという問題があった。
【０００７】この問題を具体的に説明する。図１１は、
センスアンプを４組のオープンビット線対で共有した例
である。図１１において、ＳＡ１、ＳＡ２はセンスアン
プ、ＷＬ１、ＷＬ１〜ＷＬｎ＋１はワード線、ＢＬ０〜
ＢＬ７、ＢＬ０〜ＢＬ７はビット線対、ＴＧ０〜ＴＧ１
５はビット線とセンスアンプを接続するトランスファー
ゲートＴＧＳ０〜ＴＧＳ３はトランスファーゲートＴＧ
０〜ＴＧ１５を制御するための信号、ＣＬ０〜ＣＬ７は
メモリセルである。ワード線とビット線のすべての交点
にメモリセルＣＬが配置される。
センスアンプを４組のオープンビット線対で共有した例
である。図１１において、ＳＡ１、ＳＡ２はセンスアン
プ、ＷＬ１、ＷＬ１〜ＷＬｎ＋１はワード線、ＢＬ０〜
ＢＬ７、ＢＬ０〜ＢＬ７はビット線対、ＴＧ０〜ＴＧ１
５はビット線とセンスアンプを接続するトランスファー
ゲートＴＧＳ０〜ＴＧＳ３はトランスファーゲートＴＧ
０〜ＴＧ１５を制御するための信号、ＣＬ０〜ＣＬ７は
メモリセルである。ワード線とビット線のすべての交点
にメモリセルＣＬが配置される。
【０００８】ここで、メモリセルＣＬ０、ＣＬ２、ＣＬ
４がＨＩＧＨ、メモリセルＣＬ１、ＣＬ３、ＣＬ５、Ｃ
Ｌ６、ＣＬ７がＬＯＷのデータをそれぞれ保持していた
場合を考える。
４がＨＩＧＨ、メモリセルＣＬ１、ＣＬ３、ＣＬ５、Ｃ
Ｌ６、ＣＬ７がＬＯＷのデータをそれぞれ保持していた
場合を考える。
【０００９】タイミング図を図１２に示す。まず、ワー
ド線ＷＬ０が選択され、メモリセルＣＬ０、ＣＬ１、Ｃ
Ｌ２、ＣＬ３、ＣＬ４、ＣＬ５、ＣＬ６、ＣＬ７のデー
タがビット線に読み出される。その後、信号ＴＧＳ０が
活性化され、トランスファーゲートＴＧ０、ＴＧ８、Ｔ
Ｇ４、ＴＧ１２によって、ビット線ＢＬ０・ＢＬ０（対
の一方のビット線ＢＬ０と状態の異るビット線：以下、
反位という）およびＢＬ４・ＢＬ４（反位）の対がセン
スアンプＳＡ１、ＳＡ２にそれぞれ接続される。そし
て、ビット線ＢＬ０・ＢＬ０（反位）およびＢＬ４・Ｂ
Ｌ４（反位）の電位差がセンスアンプＳＡ１、ＳＡ２に
より増幅され、ビット線およびメモリセルへデータの書
き込みが行われる。ここで、リアァレンス側のビット線
へは、データ側のビット線と逆相の信号が書き込まれ
る。この例の場合では、ビット線ＢＬ０、ＢＬ４にＬＯ
Ｗの電位が書き込まれる。
ド線ＷＬ０が選択され、メモリセルＣＬ０、ＣＬ１、Ｃ
Ｌ２、ＣＬ３、ＣＬ４、ＣＬ５、ＣＬ６、ＣＬ７のデー
タがビット線に読み出される。その後、信号ＴＧＳ０が
活性化され、トランスファーゲートＴＧ０、ＴＧ８、Ｔ
Ｇ４、ＴＧ１２によって、ビット線ＢＬ０・ＢＬ０（対
の一方のビット線ＢＬ０と状態の異るビット線：以下、
反位という）およびＢＬ４・ＢＬ４（反位）の対がセン
スアンプＳＡ１、ＳＡ２にそれぞれ接続される。そし
て、ビット線ＢＬ０・ＢＬ０（反位）およびＢＬ４・Ｂ
Ｌ４（反位）の電位差がセンスアンプＳＡ１、ＳＡ２に
より増幅され、ビット線およびメモリセルへデータの書
き込みが行われる。ここで、リアァレンス側のビット線
へは、データ側のビット線と逆相の信号が書き込まれ
る。この例の場合では、ビット線ＢＬ０、ＢＬ４にＬＯ
Ｗの電位が書き込まれる。
【００１０】再書き込みが行われた際、センスアンプに
接続されたビット線対（ＢＬ０・ＢＬ０（反位）、ＢＬ
４・ＢＬ４（反位））に隣接するビット線対（ＢＬ１・
ＢＬ１（反位）、ＢＬ３・ＢＬ３（反位）およびＢＬ５
・ＢＬ５（反位））は、ビット線間の容量結合による隣
接ノイズを受ける。図１２において、ΔＶは、メモリセ
ルのデータをビット線対に読み出したときの、ビット線
対のデータ側とリファレンス側の電位差、即ち読み出し
信号である。δは、ビット線間の容量結合による隣接ノ
イズの大きさを示す。
接続されたビット線対（ＢＬ０・ＢＬ０（反位）、ＢＬ
４・ＢＬ４（反位））に隣接するビット線対（ＢＬ１・
ＢＬ１（反位）、ＢＬ３・ＢＬ３（反位）およびＢＬ５
・ＢＬ５（反位））は、ビット線間の容量結合による隣
接ノイズを受ける。図１２において、ΔＶは、メモリセ
ルのデータをビット線対に読み出したときの、ビット線
対のデータ側とリファレンス側の電位差、即ち読み出し
信号である。δは、ビット線間の容量結合による隣接ノ
イズの大きさを示す。
【００１１】図１２に示すように、センスアンプに接続
されたビット線対（ＢＬ０・ＢＬ０（反位）およびＢＬ
４・ＢＬ４（反位））のデータ側とリファレンス側に逆
相の信号を書き込むので、隣接するビット線のデータ側
とリファレンス側が逆相の隣接ノイズを受ける。これに
より、隣接するビット線対（ＢＬ１・ＢＬ１（反位）、
ＢＬ３・ＢＬ３（反位）、ＢＬ５・ＢＬ５（反位））の
読み出し信号が失われてしまう。
されたビット線対（ＢＬ０・ＢＬ０（反位）およびＢＬ
４・ＢＬ４（反位））のデータ側とリファレンス側に逆
相の信号を書き込むので、隣接するビット線のデータ側
とリファレンス側が逆相の隣接ノイズを受ける。これに
より、隣接するビット線対（ＢＬ１・ＢＬ１（反位）、
ＢＬ３・ＢＬ３（反位）、ＢＬ５・ＢＬ５（反位））の
読み出し信号が失われてしまう。
【００１２】特に、図１１において、トランスファーゲ
ートＴＧの活性化順がＴＧ０、ＴＧ１、ＴＧ２、ＴＧ３
の場合には、ビット線ＢＬ３・ＢＬ３（反位）は、ビッ
ト線ＢＬ２・ＢＬ２（反位）とＢＬ４・ＢＬ４（反位）
から隣接ノイズを２度受けることになり、読み出し信号
が更に減少してしまう。
ートＴＧの活性化順がＴＧ０、ＴＧ１、ＴＧ２、ＴＧ３
の場合には、ビット線ＢＬ３・ＢＬ３（反位）は、ビッ
ト線ＢＬ２・ＢＬ２（反位）とＢＬ４・ＢＬ４（反位）
から隣接ノイズを２度受けることになり、読み出し信号
が更に減少してしまう。
【００１３】２組以上のビット線対で１つのセンスアン
プを共有し、時分割で読み出し又は書き込みを行う半導
体記憶装置におけるビット線間の隣接ノイズの影響を抑
えるための従来例として、特開平７−２０１１７０号を
図１３に示す。
プを共有し、時分割で読み出し又は書き込みを行う半導
体記憶装置におけるビット線間の隣接ノイズの影響を抑
えるための従来例として、特開平７−２０１１７０号を
図１３に示す。
【００１４】図１３において、ＷＬ１、ＷＬ２はワード
線、ＢＬ０（ｎ＋１）〜ＢＬ３（ｎ−１）はビット線、
ＳＡはセンスアンプ、Ｐ1、Ｐ2はセンスアンプとビット
線を接続するトランジスタを制御するための信号、Ｃ０
ｎ〜Ｃ３ｎは１トランジスタ・１キャパシタからなるメ
モリセルである。
線、ＢＬ０（ｎ＋１）〜ＢＬ３（ｎ−１）はビット線、
ＳＡはセンスアンプ、Ｐ1、Ｐ2はセンスアンプとビット
線を接続するトランジスタを制御するための信号、Ｃ０
ｎ〜Ｃ３ｎは１トランジスタ・１キャパシタからなるメ
モリセルである。
【００１５】図１３に示す特開平７−２０１１７０号で
は、折り返し型のビット線対でセンスアンプを共有し、
先に書き込みを行ったビット線対のデータ側のビット線
を、後から書き込みを行うビット線対で挾み込むことに
より、先に書き込みを行ったビット線対のデータ側のビ
ット線が、隣接ノイズの影響を受けないようにしてい
る。しかし、この手法をオープンビット線方式へ適用す
ることは、対となるビット線が物理的に隣に配置されて
いないため、不可能である。
は、折り返し型のビット線対でセンスアンプを共有し、
先に書き込みを行ったビット線対のデータ側のビット線
を、後から書き込みを行うビット線対で挾み込むことに
より、先に書き込みを行ったビット線対のデータ側のビ
ット線が、隣接ノイズの影響を受けないようにしてい
る。しかし、この手法をオープンビット線方式へ適用す
ることは、対となるビット線が物理的に隣に配置されて
いないため、不可能である。
【００１６】
【発明が解決しようとする課題】このように、ビット線
対がオープンビット線であり、２組以上のビット線対で
１つのセンスアンプを共有し、時分割で読み出し又は書
き込み動作を行う方式では、読み出し動作後、ビット線
へ書き込みを行ったときに、センスアンプに接続された
ビット線対に隣接し、読み出し信号の増幅および書き込
み動作が行われていないビット線対が、ビット線間の容
量結合による隣接ノイズを受け、メモリセルからの微少
な読み出し信号が失われてしまうという問題があった。
対がオープンビット線であり、２組以上のビット線対で
１つのセンスアンプを共有し、時分割で読み出し又は書
き込み動作を行う方式では、読み出し動作後、ビット線
へ書き込みを行ったときに、センスアンプに接続された
ビット線対に隣接し、読み出し信号の増幅および書き込
み動作が行われていないビット線対が、ビット線間の容
量結合による隣接ノイズを受け、メモリセルからの微少
な読み出し信号が失われてしまうという問題があった。
【００１７】本発明の目的は、上記事情を考慮してなさ
れたもので、その目的は、ビット線間の隣接ノイズによ
る読み出し信号の減少を抑えることができる半導体記憶
装置を提供することにある。
れたもので、その目的は、ビット線間の隣接ノイズによ
る読み出し信号の減少を抑えることができる半導体記憶
装置を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、第１のスイッチ手
段と、第２，第３のスイッチ手段の組とを有し、複数本
のワード線と複数本のビット線との交点にメモリセルを
配置したセルアレイを複数個配設してなり、ビット線対
がオープンビット線方式で構成され、２組以上のビット
線対で１つのセンスアンプを共有し、ビット線対とセン
スアンプを接続する第１のスイッチ手段を有し、時分割
で読み出し又は書き込み動作を行う半導体記憶装置にお
いて、センスアンプからビット線対への信号の書き込み
を、ビット線のデータ側とリファレンス側に対して、独
立して制御するための第２のスイッチ手段と第３のスイ
ッチ手段とを、ビット線のデータ側とリファレンス側に
それぞれ有するものである。
め、本発明に係る半導体記憶装置は、第１のスイッチ手
段と、第２，第３のスイッチ手段の組とを有し、複数本
のワード線と複数本のビット線との交点にメモリセルを
配置したセルアレイを複数個配設してなり、ビット線対
がオープンビット線方式で構成され、２組以上のビット
線対で１つのセンスアンプを共有し、ビット線対とセン
スアンプを接続する第１のスイッチ手段を有し、時分割
で読み出し又は書き込み動作を行う半導体記憶装置にお
いて、センスアンプからビット線対への信号の書き込み
を、ビット線のデータ側とリファレンス側に対して、独
立して制御するための第２のスイッチ手段と第３のスイ
ッチ手段とを、ビット線のデータ側とリファレンス側に
それぞれ有するものである。
【００１９】また前記対を成すビット線のデータ側とリ
ファレンス側を接続するための第４のスイッチ手段を有
するものである。
ファレンス側を接続するための第４のスイッチ手段を有
するものである。
【００２０】また前記センスアンプからビット線対への
信号の書き込みの際に、第３のスイッチ手段を活性化せ
ず、第２のスイッチ手段と第４のスイッチ手段を活性化
することにより、ビット線のデータ側とリファレンス側
に同電位を書き込むようにしたものである。
信号の書き込みの際に、第３のスイッチ手段を活性化せ
ず、第２のスイッチ手段と第４のスイッチ手段を活性化
することにより、ビット線のデータ側とリファレンス側
に同電位を書き込むようにしたものである。
【００２１】また前記センスアンプからビット線対への
信号の書き込みの際に、第３のスイッチ手段を活性化せ
ず、第２のスイッチ手段のみを活性化して、ビット線対
のデータ側にだけ信号を書き込み、リファレンス側へは
信号の書き込みを行わないようにしたものである。
信号の書き込みの際に、第３のスイッチ手段を活性化せ
ず、第２のスイッチ手段のみを活性化して、ビット線対
のデータ側にだけ信号を書き込み、リファレンス側へは
信号の書き込みを行わないようにしたものである。
【００２２】また前記センスアンプに接続されるビット
線対同士が、対称に接続されるように第１のスイッチ手
段を活性化させるものである。
線対同士が、対称に接続されるように第１のスイッチ手
段を活性化させるものである。
【００２３】本発明によれば、オープンビット線対のデ
ータ側とリファレンス側に同電位の書き込みを行うの
で、隣接するビット線対のデータ側とリファレンス側の
受ける隣接ノイズが同相になり、メモリセルからの読み
出し信号に対応するビット線対の微少な電位差が変化し
ない。
ータ側とリファレンス側に同電位の書き込みを行うの
で、隣接するビット線対のデータ側とリファレンス側の
受ける隣接ノイズが同相になり、メモリセルからの読み
出し信号に対応するビット線対の微少な電位差が変化し
ない。
【００２４】また、本発明によれば、オープンビット線
対のデータ側にだけ信号の書き込みを行い、リファレン
ス側には信号の書き込みを行わないので、隣接するビッ
ト線対のデータ側だけ隣接ノイズを受ける。これによ
り、従来のデータ側とリファレンス側に逆相の信号を書
き込む方式と比較して、隣接ノイズによるビット線対の
読み出し信号の減少を半分に抑えることができる。
対のデータ側にだけ信号の書き込みを行い、リファレン
ス側には信号の書き込みを行わないので、隣接するビッ
ト線対のデータ側だけ隣接ノイズを受ける。これによ
り、従来のデータ側とリファレンス側に逆相の信号を書
き込む方式と比較して、隣接ノイズによるビット線対の
読み出し信号の減少を半分に抑えることができる。
【００２５】また、本発明によれば、隣り合ったセンス
アンプに対して、ビット線対が対称に接続されるので、
読み出し信号の増幅および書き込み動作が行われる前
に、２度隣接ノイズを受けるビット線対をなくすことが
できる。
アンプに対して、ビット線対が対称に接続されるので、
読み出し信号の増幅および書き込み動作が行われる前
に、２度隣接ノイズを受けるビット線対をなくすことが
できる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２７】（実施形態１）図１は、本発明の実施形態
１に係る半導体記憶装置を示す回路構成図である。
１に係る半導体記憶装置を示す回路構成図である。
【００２８】図１において、ＳＡ１およびＳＡ２はセン
スアンプ兼平衡化回路である。ＢＬｎ（ｎ＝０〜７）お
よびＢＬｎ（ｎ＝０〜７，（反位））はビット線であ
り、ＢＬ０とＢＬ０（反位）、ＢＬ１とＢＬ１（反
位）、ＢＬ２とＢＬ２（反位）、ＢＬ３とＢＬ３（反
位）、ＢＬ４とＢＬ４（反位）、ＢＬ５とＢＬ５（反
位）、ＢＬ６とＢＬ６（反位）、ＢＬ７とＢＬ７（反
位）がそれぞれ対となるように、第１のスイッチ手段す
なわちトランジスタＴＧｎ（ｎ＝０〜１５）によってセ
ンスアンプＳＡ１およびＳＡ２に接続される。ＴＧｎに
は、制御信号ＴＧＳｎ（ｎ＝０〜７）が入力される。Ｗ
Ｌｎ（ｎ＝０，１…）はワード線であり、ワード線ＷＬ
ｎとビット線ＢＬｎ（ＢＬｎ）のすべての交点に１トラ
ンジスタ、１キャパシタから成るＤＲＡＭメモリセルＣ
Ｌｎ（ｎ＝０，１…）が配置されている。トランジスタ
ＴＧｎによってセンスアンプＳＡ１およびＳＡ２に接続
されたビット線に、センスアンプＳＡ１およびＳＡ２で
増幅した信号を書き込むための第２および第３のスイッ
チ手段すなわちトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，
Ｔｒ４および第４のスイッチ手段すなわちトランジスタ
Ｔｒ５，Ｔｒ６が配置され、トランジスタＴｒ２とＴｒ
４は制御信号ＷＳ１により、トランジスタＴｒ１とＴｒ
３は制御信号ＷＳ２により、トランジスタＴｒ５とＴｒ
６は制御信号ＢＷＳにより活性化される。
スアンプ兼平衡化回路である。ＢＬｎ（ｎ＝０〜７）お
よびＢＬｎ（ｎ＝０〜７，（反位））はビット線であ
り、ＢＬ０とＢＬ０（反位）、ＢＬ１とＢＬ１（反
位）、ＢＬ２とＢＬ２（反位）、ＢＬ３とＢＬ３（反
位）、ＢＬ４とＢＬ４（反位）、ＢＬ５とＢＬ５（反
位）、ＢＬ６とＢＬ６（反位）、ＢＬ７とＢＬ７（反
位）がそれぞれ対となるように、第１のスイッチ手段す
なわちトランジスタＴＧｎ（ｎ＝０〜１５）によってセ
ンスアンプＳＡ１およびＳＡ２に接続される。ＴＧｎに
は、制御信号ＴＧＳｎ（ｎ＝０〜７）が入力される。Ｗ
Ｌｎ（ｎ＝０，１…）はワード線であり、ワード線ＷＬ
ｎとビット線ＢＬｎ（ＢＬｎ）のすべての交点に１トラ
ンジスタ、１キャパシタから成るＤＲＡＭメモリセルＣ
Ｌｎ（ｎ＝０，１…）が配置されている。トランジスタ
ＴＧｎによってセンスアンプＳＡ１およびＳＡ２に接続
されたビット線に、センスアンプＳＡ１およびＳＡ２で
増幅した信号を書き込むための第２および第３のスイッ
チ手段すなわちトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，
Ｔｒ４および第４のスイッチ手段すなわちトランジスタ
Ｔｒ５，Ｔｒ６が配置され、トランジスタＴｒ２とＴｒ
４は制御信号ＷＳ１により、トランジスタＴｒ１とＴｒ
３は制御信号ＷＳ２により、トランジスタＴｒ５とＴｒ
６は制御信号ＢＷＳにより活性化される。
【００２９】センスアンプＳＡ１に接続されたビット線
対に関するタイミング図を、図２に示す。
対に関するタイミング図を、図２に示す。
【００３０】図１中のメモリセルＣＬ０には、ＨＩＧＨ
のデータが、メモリセルＣＬ１には、ＬＯＷのデータが
それぞれ記憶されているものとする。
のデータが、メモリセルＣＬ１には、ＬＯＷのデータが
それぞれ記憶されているものとする。
【００３１】初期状態では、制御信号ＷＳ１およびＷＳ
２，制御信号ＢＷＳおよびＴＧＳｎ（ｎ＝０〜３）は、
ＨＩＧＨレベルで、ビット線がＨＩＧＨレベルとＬＯＷ
レベルの中間の電位に平衡化されている。読み出し動作
が始まると、信号ＢＷＳおよびＴＧＳｎ（ｎ＝０〜３）
がＬＯＷレベルになる。ワード線ＷＬ０が選択される
と、メモリセルＣＬｎ（ｎ＝０〜７）のデータがビット
線ＢＬｎ（ｎ＝０〜７）に読み出される。まず、制御信
号ＴＧＳ０がＨＩＧＨレベルに活性化され、トランジス
タＴＧ０およびＴＧ８がオン状態になり、ビット線対Ｂ
Ｌ０・ＢＬ０（反位）がセンスアンプＳＡ１に接続され
る。
２，制御信号ＢＷＳおよびＴＧＳｎ（ｎ＝０〜３）は、
ＨＩＧＨレベルで、ビット線がＨＩＧＨレベルとＬＯＷ
レベルの中間の電位に平衡化されている。読み出し動作
が始まると、信号ＢＷＳおよびＴＧＳｎ（ｎ＝０〜３）
がＬＯＷレベルになる。ワード線ＷＬ０が選択される
と、メモリセルＣＬｎ（ｎ＝０〜７）のデータがビット
線ＢＬｎ（ｎ＝０〜７）に読み出される。まず、制御信
号ＴＧＳ０がＨＩＧＨレベルに活性化され、トランジス
タＴＧ０およびＴＧ８がオン状態になり、ビット線対Ｂ
Ｌ０・ＢＬ０（反位）がセンスアンプＳＡ１に接続され
る。
【００３２】制御信号ＷＳ１およびＷＳ２がＧＮＤレベ
ルになった後に、センスアンプが活性化されて、ビット
線対の電位差が増幅される。そして、信号ＷＳ１および
ＢＷＳをＨＩＧＨレベルに活性化すると、リファレンス
側のビット線ＢＬ０には、データ側のビット線ＢＬ０と
同電位が書き込まれる。制御信号ＴＧＳ０がＬＯＷレベ
ルになり、ビット線対ＢＬ０・ＢＬ０（反位）に対する
書き込みが終了する。その後は、制御信号ＴＧＳ１およ
びＴＧＳ２およびＴＧＳ３が時分割で活性化されて、対
応するビット線に対して、読み出し及び書き込み動作が
行われる。
ルになった後に、センスアンプが活性化されて、ビット
線対の電位差が増幅される。そして、信号ＷＳ１および
ＢＷＳをＨＩＧＨレベルに活性化すると、リファレンス
側のビット線ＢＬ０には、データ側のビット線ＢＬ０と
同電位が書き込まれる。制御信号ＴＧＳ０がＬＯＷレベ
ルになり、ビット線対ＢＬ０・ＢＬ０（反位）に対する
書き込みが終了する。その後は、制御信号ＴＧＳ１およ
びＴＧＳ２およびＴＧＳ３が時分割で活性化されて、対
応するビット線に対して、読み出し及び書き込み動作が
行われる。
【００３３】ビット線ＢＬ０・ＢＬ０（反位）に書き込
みが行われた際の、ビット線ＢＬ０・ＢＬ０（反位）に
隣接するビット線ＢＬ１・ＢＬ１（反位）が受ける隣接
ノイズの様子を、図３に示す。ΔＶは、メモリセルのデ
ータをビット線対に読み出したときの、ビット線のデー
タ側とリファレンス側の電位差である。δは、ビット線
間の容量結合による隣接ノイズの大きさを示す。
みが行われた際の、ビット線ＢＬ０・ＢＬ０（反位）に
隣接するビット線ＢＬ１・ＢＬ１（反位）が受ける隣接
ノイズの様子を、図３に示す。ΔＶは、メモリセルのデ
ータをビット線対に読み出したときの、ビット線のデー
タ側とリファレンス側の電位差である。δは、ビット線
間の容量結合による隣接ノイズの大きさを示す。
【００３４】図３に示すように、隣接するビット線対Ｂ
Ｌ１・ＢＬ１（反位）は、データ側とリファレンス側が
同相のノイズを受けるので、ビット線ＢＬ１とＢＬ１
（反位）の電位差は変化しない。
Ｌ１・ＢＬ１（反位）は、データ側とリファレンス側が
同相のノイズを受けるので、ビット線ＢＬ１とＢＬ１
（反位）の電位差は変化しない。
【００３５】（実施形態２）本発明の実施形態２では、
図１において、制御信号ＢＷＳが入力されるトランジス
タＴｒ５およびＴｒ６を削除し、センスアンプで増幅し
た信号をビット線へ書き込む際、制御信号ＷＳ１を活性
化し、制御信号ＷＳ２を活性化させずに、データ側のビ
ット線（ＢＬ０およびＢＬ４）に対してだけ書き込み動
作を行うことにより、実現される。図１における制御信
号のタイミングは、図２と同様となる。
図１において、制御信号ＢＷＳが入力されるトランジス
タＴｒ５およびＴｒ６を削除し、センスアンプで増幅し
た信号をビット線へ書き込む際、制御信号ＷＳ１を活性
化し、制御信号ＷＳ２を活性化させずに、データ側のビ
ット線（ＢＬ０およびＢＬ４）に対してだけ書き込み動
作を行うことにより、実現される。図１における制御信
号のタイミングは、図２と同様となる。
【００３６】ビット線ＢＬ０に対して書き込みが行われ
た場合の隣接するビット線対ＢＬ１・ＢＬ１（反位）が
受ける隣接ノイズの様子を図４に示す。この場合では、
ビット線対ＢＬ１・ＢＬ１（反位）のデータ側だけが隣
接ノイズを受ける。従来のようなビット線対に逆相のデ
ータを書き込む方式と比較して、隣接するビット線対の
隣接ノイズによる読み出し信号の減少量を半分に抑える
ことができる。ノイズ量の減少を半分に抑えるだけでセ
ンスアンプの動作マージンが十分である場合は、実施形
態１に比較して、制御信号ＢＷＳが入力されるトランジ
スタの分だけセンスアンプの面積を小さくすることがで
きるという利点を有する。
た場合の隣接するビット線対ＢＬ１・ＢＬ１（反位）が
受ける隣接ノイズの様子を図４に示す。この場合では、
ビット線対ＢＬ１・ＢＬ１（反位）のデータ側だけが隣
接ノイズを受ける。従来のようなビット線対に逆相のデ
ータを書き込む方式と比較して、隣接するビット線対の
隣接ノイズによる読み出し信号の減少量を半分に抑える
ことができる。ノイズ量の減少を半分に抑えるだけでセ
ンスアンプの動作マージンが十分である場合は、実施形
態１に比較して、制御信号ＢＷＳが入力されるトランジ
スタの分だけセンスアンプの面積を小さくすることがで
きるという利点を有する。
【００３７】（実施形態３）本発明の形態３では、図１
において、隣り合うセンスアンプに対してビット線対が
対称に接続されるように、第４のスイッチ手段すなわち
トランジスタＴＧＳｎを活性化させることにより実現す
る。
において、隣り合うセンスアンプに対してビット線対が
対称に接続されるように、第４のスイッチ手段すなわち
トランジスタＴＧＳｎを活性化させることにより実現す
る。
【００３８】図５に示すタイミング図のように、制御信
号ＴＧＳ０とＴＧＳ７、ＴＧＳ１とＴＧＳ６、ＴＧＳ２
とＴＧＳ５、ＴＧＳ３とＴＧＳ４を同時に活性化させた
場合、ビット線ＢＬ３，ＢＬ３（反位）は、ＢＬ２，Ｂ
Ｌ２（反位）に書き込みが行われるときと、ビット線Ｂ
Ｌ４，ＢＬ４（反位）に書き込みが行われるときの２度
隣接ノイズを受けることになる。
号ＴＧＳ０とＴＧＳ７、ＴＧＳ１とＴＧＳ６、ＴＧＳ２
とＴＧＳ５、ＴＧＳ３とＴＧＳ４を同時に活性化させた
場合、ビット線ＢＬ３，ＢＬ３（反位）は、ＢＬ２，Ｂ
Ｌ２（反位）に書き込みが行われるときと、ビット線Ｂ
Ｌ４，ＢＬ４（反位）に書き込みが行われるときの２度
隣接ノイズを受けることになる。
【００３９】このような問題を回避するために、本実施
形態３では、図６に示すタイミング図の様に、制御信号
ＴＧＳ０とＴＧＳ４、ＴＧＳ１とＴＧＳ５、ＴＧＳ２と
ＴＧＳ６、ＴＧＳ３とＴＧＳ７を同時に活性化させて、
ビット線ＢＬ３に書き込み動作が行われるときに、ビッ
ト線ＢＬ４へも書き込み動作を行うようにする。これに
より、異なるセンスアンプに接続されたビット線からの
ノイズを受けることがなくなるため、読み出し信号の増
幅および書き込み動作が行われる前に、２度隣接ノイズ
を受けるビット線対がなくなる。尚、実施形態２では、
隣接ノイズを受ける回数に比例して、ビット線の読み出
し信号が減少してしまうため、本実施形態３に示すよう
に、制御信号ＴＧＳｎを活性化させる必要がある。
形態３では、図６に示すタイミング図の様に、制御信号
ＴＧＳ０とＴＧＳ４、ＴＧＳ１とＴＧＳ５、ＴＧＳ２と
ＴＧＳ６、ＴＧＳ３とＴＧＳ７を同時に活性化させて、
ビット線ＢＬ３に書き込み動作が行われるときに、ビッ
ト線ＢＬ４へも書き込み動作を行うようにする。これに
より、異なるセンスアンプに接続されたビット線からの
ノイズを受けることがなくなるため、読み出し信号の増
幅および書き込み動作が行われる前に、２度隣接ノイズ
を受けるビット線対がなくなる。尚、実施形態２では、
隣接ノイズを受ける回数に比例して、ビット線の読み出
し信号が減少してしまうため、本実施形態３に示すよう
に、制御信号ＴＧＳｎを活性化させる必要がある。
【００４０】このように、本発明の実施形態１、２、３
によれば、図１に示したように、ビット線対への書き込
みをデータ側とリファレンス側で独立に制御し、ビット
線対のデータ側とリファレンス側に同電位を書き込む
か、又はデータ側にだけ信号を書き込むことにより、隣
接ノイズによる隣接するビット線対の読み出し信号の減
少を抑えることができる。
によれば、図１に示したように、ビット線対への書き込
みをデータ側とリファレンス側で独立に制御し、ビット
線対のデータ側とリファレンス側に同電位を書き込む
か、又はデータ側にだけ信号を書き込むことにより、隣
接ノイズによる隣接するビット線対の読み出し信号の減
少を抑えることができる。
【００４１】また、隣り合うセンスアンプに対して、セ
ンスアンプに接続されるビット線が対称に接続されるよ
うに選択することにより、読み出し信号の増幅・書き込
み動作が行われる前に、隣接ノイズの影響を２度受ける
ビット線をなくすことができる。
ンスアンプに接続されるビット線が対称に接続されるよ
うに選択することにより、読み出し信号の増幅・書き込
み動作が行われる前に、隣接ノイズの影響を２度受ける
ビット線をなくすことができる。
【００４２】（実施形態４）図７は、本発明の実施形態
４を示す回路構成図である。本実施例は、ビット線が主
副ビット線構成であり、副ビット線はオープンビット線
方式、主ビット線はフォールデッド方式によりそれぞれ
構成される。４対の副ビット線対で、１つの分センスア
ンプＳＳＡを共有し、副ビット線と副センスアンプの接
続は、実施形態１と同様に制御信号ＴＧＳｎおよびトラ
ンジスタＴＧｎによって行われる。
４を示す回路構成図である。本実施例は、ビット線が主
副ビット線構成であり、副ビット線はオープンビット線
方式、主ビット線はフォールデッド方式によりそれぞれ
構成される。４対の副ビット線対で、１つの分センスア
ンプＳＳＡを共有し、副ビット線と副センスアンプの接
続は、実施形態１と同様に制御信号ＴＧＳｎおよびトラ
ンジスタＴＧｎによって行われる。
【００４３】副センスアンプおよび主センスアンプとし
ては、図８および図９のような構成が考えられる。図８
の副センスアンプは、副ビット線の電位をゲートで受け
るトランジスタＮ１およびＮ２で構成され、副ビット線
対ＳＢＬ・ＳＢＬ（反位）の電位差に応じて、トランジ
スタＮ１およびＮ２の電流能力に差が生じ、その結果、
主ビット線対ＭＢＬ・ＭＢＬ（反位）に電位差が生じ
る。
ては、図８および図９のような構成が考えられる。図８
の副センスアンプは、副ビット線の電位をゲートで受け
るトランジスタＮ１およびＮ２で構成され、副ビット線
対ＳＢＬ・ＳＢＬ（反位）の電位差に応じて、トランジ
スタＮ１およびＮ２の電流能力に差が生じ、その結果、
主ビット線対ＭＢＬ・ＭＢＬ（反位）に電位差が生じ
る。
【００４４】図９の主センスアンプは、ＣＭＯＳのラッ
チタイプのセンスアンプで、主ビット線対ＭＢＬ・ＭＢ
Ｌ（反位）の電位差を増幅する。
チタイプのセンスアンプで、主ビット線対ＭＢＬ・ＭＢ
Ｌ（反位）の電位差を増幅する。
【００４５】図７において、実施形態１（図１）と同様
に、制御信号ＷＳ１と同時に制御信号ＢＷＳも活性化さ
せれば、副ビット線対ＳＢＬ・ＳＢＬ（反位）のデータ
側とリファレンス側に同電位を書き込むことができる。
制御信号ＢＷＳを活性化させなければ、ビット線対のデ
ータ側だけに信号を書き込むことができる。その結果、
実施形態１と同様に、ビット線間の隣接ノイズによる読
み出し信号の減少を抑えることができる。
に、制御信号ＷＳ１と同時に制御信号ＢＷＳも活性化さ
せれば、副ビット線対ＳＢＬ・ＳＢＬ（反位）のデータ
側とリファレンス側に同電位を書き込むことができる。
制御信号ＢＷＳを活性化させなければ、ビット線対のデ
ータ側だけに信号を書き込むことができる。その結果、
実施形態１と同様に、ビット線間の隣接ノイズによる読
み出し信号の減少を抑えることができる。
【００４６】また、同電位の書き込みにより、副ビット
線間の信号量を確保しても、ノイズを受ける回数が多い
と、図１０に示すように、副ビット線対の電位がＬＯＷ
側へ大きく変動した場合、副センスアンプを構成するト
ランジスタＮ１とＮ２の電流能力の差が小さくなり、副
センスアンプのゲインが小さくなってしまう。その結
果、メインビット線の信号量が減少してしまう。したが
って、実施形態３と同様に、隣合う副センスアンプに対
して、副ビット線が対称に接続されるように、制御信号
ＴＧＳｎを活性化することが有効である。
線間の信号量を確保しても、ノイズを受ける回数が多い
と、図１０に示すように、副ビット線対の電位がＬＯＷ
側へ大きく変動した場合、副センスアンプを構成するト
ランジスタＮ１とＮ２の電流能力の差が小さくなり、副
センスアンプのゲインが小さくなってしまう。その結
果、メインビット線の信号量が減少してしまう。したが
って、実施形態３と同様に、隣合う副センスアンプに対
して、副ビット線が対称に接続されるように、制御信号
ＴＧＳｎを活性化することが有効である。
【００４７】なお、本発明は上述した実施形態に限定さ
れるものではなく、本発明の要旨を逸脱しない範囲で、
変形して実施することができる。
れるものではなく、本発明の要旨を逸脱しない範囲で、
変形して実施することができる。
【００４８】
【発明の効果】以上説明したように本発明によれば、再
書き込み時におけるビット線対に同電位を書き込むか、
又はデータ側にだけ信号を書き込むことにより、再書き
込み時における隣接ビット線の読み出し信号の減少を抑
えることができ、動作マージンの拡大をはかり得る半導
体記憶装置を実現することができる。
書き込み時におけるビット線対に同電位を書き込むか、
又はデータ側にだけ信号を書き込むことにより、再書き
込み時における隣接ビット線の読み出し信号の減少を抑
えることができ、動作マージンの拡大をはかり得る半導
体記憶装置を実現することができる。
【図１】本発明の実施形態１、２、３に係る半導体記憶
装置を示す回路構成図である。
装置を示す回路構成図である。
【図２】本発明の実施形態１、２、３の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図３】本発明の実施形態１におけるビット線間隣接ノ
イズの影響を抑える効果を説明するための図である。
イズの影響を抑える効果を説明するための図である。
【図４】本発明の実施形態２におけるビット線間隣接ノ
イズの影響を抑える効果を説明するための図である。
イズの影響を抑える効果を説明するための図である。
【図５】本発明の実施形態３を説明するためのタイミン
グ図である。
グ図である。
【図６】本発明の実施形態３を説明するためのタイミン
グ図である。
グ図である。
【図７】本発明の実施形態４に係る半導体記憶装置を示
す回路構成図である。
す回路構成図である。
【図８】本発明の実施形態４における副センスアンプを
示す回路構成図である。
示す回路構成図である。
【図９】本発明の実施形態４における主センスアンプを
示す回路構成図である。
示す回路構成図である。
【図１０】本発明の実施形態４を説明する図である。
【図１１】従来の半導体装置を示す回路構成図である。
【図１２】従来装置におけるタイミング図である。
【図１３】特開平７−２０１１７０号に開示された半導
体記憶装置を示す回路構成図である。
体記憶装置を示す回路構成図である。
ＢＬ ビット線 ＷＬ ワード線 ＣＬ メモリセル ＳＡ センスアンプ Ｃｂｂ ビット線間隣接容量 Ｔｒ トランジスタ ＴＧ トランジスタ ＴＧＳ 制御信号 ＷＳ 制御信号 ＢＷＳ 制御信号 ＳＳＡ 副センスアンプ ＭＳＡ 主センスアンプ ＳＢＬ 副ビット線 ＭＢＬ 主ビット線 ΔＶ 読み出し時のビット線対の電位差 δ ビット線間隣接ノイズによるビット線の変化量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−147559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (5)
- 【請求項１】 第１のスイッチ手段と、第２，第３のス
イッチ手段の組とを有し、複数本のワード線と複数本の
ビット線との交点にメモリセルを配置したセルアレイを
複数個配設してなり、ビット線対がオープンビット線方
式で構成され、２組以上のビット線対で１つのセンスア
ンプを共有し、ビット線対とセンスアンプを接続する第
１のスイッチ手段を有し、時分割で読み出し又は書き込
み動作を行う半導体記憶装置において、 センスアンプからビット線対への信号の書き込みを、ビ
ット線のデータ側とリァレンス側に対して、独立して制
御するための第２のスイッチ手段と第３のスイッチ手段
とを、ビット線のデータ側とリファレンス側にそれぞれ
有するものであることを特徴とする半導体記憶装置。 - 【請求項２】 前記対をなすビット線のデータ側とリフ
ァレンス側を接続するための第４のスイッチ手段を有す
るものであることを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記センスアンプからビット線対への信
号の書き込みの際に、第３のスイッチ手段を活性化させ
ず、かつ第２のスイッチ手段と第４のスイッチ手段を活
性化することにより、ビット線のデータ側とリファレン
ス側に同電位を書き込むようにしたものであることを特
徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記センスアンプからビット線対への信
号の書き込みの際に、第３のスイッチ手段を活性化させ
ず、第２のスイッチ手段のみを活性化して、ビット線対
のデータ側にだけ信号を書き込み、リファレンス側へは
信号の書き込みを行わないようにしたものであることを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項５】 前記センスアンプに接続されるビット線
対同士が、対称に接続されるように第１のスイッチ手段
を活性化させるものであることを特徴とする請求項３又
は４に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09212110A JP3075220B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体記憶装置 |
| TW087112707A TW430799B (en) | 1997-08-06 | 1998-07-31 | Semiconductor memory device having sense amplifiers shared between open bit lines less affected by adjacent ones |
| US09/128,740 US5953275A (en) | 1997-08-06 | 1998-08-04 | Semiconductor memory device having sense amplifiers shared between open bit line less affected by adjacent ones |
| KR1019980032076A KR100287546B1 (ko) | 1997-08-06 | 1998-08-06 | 인접하는 오픈비트라인들에 의해 보다 적게 영향받는 오픈비트라인들 사이에 공유된 센스증폭기들을 갖는 반도체 메모리기기 |
| CN98117467A CN1208232A (zh) | 1997-08-06 | 1998-08-06 | 开路位线之间具有共用读出放大器的半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09212110A JP3075220B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1153881A JPH1153881A (ja) | 1999-02-26 |
| JP3075220B2 true JP3075220B2 (ja) | 2000-08-14 |
Family
ID=16617051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09212110A Expired - Fee Related JP3075220B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5953275A (ja) |
| JP (1) | JP3075220B2 (ja) |
| KR (1) | KR100287546B1 (ja) |
| CN (1) | CN1208232A (ja) |
| TW (1) | TW430799B (ja) |
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| JP4427847B2 (ja) * | 1999-11-04 | 2010-03-10 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍと半導体装置 |
| JP2002216471A (ja) * | 2001-01-17 | 2002-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100610015B1 (ko) * | 2004-09-10 | 2006-08-09 | 삼성전자주식회사 | 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법 |
| KR100585169B1 (ko) | 2004-12-23 | 2006-06-02 | 삼성전자주식회사 | 반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스조절방법 |
| KR100575005B1 (ko) | 2005-03-23 | 2006-05-02 | 삼성전자주식회사 | 공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치 |
| KR100680395B1 (ko) * | 2005-06-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 센스앰프 및 이를 포함하는 반도체 소자 |
| KR100604946B1 (ko) * | 2005-08-08 | 2006-07-31 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 비트라인 제어방법 |
| KR100843139B1 (ko) * | 2005-12-15 | 2008-07-02 | 삼성전자주식회사 | 오픈 비트 라인 구조를 갖는 멀티레벨 동적 메모리 장치 및그 구동 방법 |
| US7420862B2 (en) * | 2006-04-25 | 2008-09-02 | Infineon Technologies Ag | Data inversion device and method |
| KR100869541B1 (ko) | 2006-05-26 | 2008-11-19 | 삼성전자주식회사 | 오픈 비트라인 구조의 메모리 장치 및 이 장치의 비트라인데이터 센싱 방법 |
| DE102007012902B3 (de) * | 2007-03-19 | 2008-07-10 | Qimonda Ag | Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern |
| US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
| JP5266085B2 (ja) * | 2009-02-17 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR20110006449A (ko) | 2009-07-14 | 2011-01-20 | 삼성전자주식회사 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법 |
| US9177631B2 (en) * | 2009-09-22 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit with switch between sense amplifier and data line and method for operating the same |
| KR102048255B1 (ko) * | 2012-10-25 | 2019-11-25 | 삼성전자주식회사 | 비트 라인 감지 증폭기 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템 |
| CN104317137B (zh) * | 2014-10-16 | 2018-02-16 | 浙江大学 | 模块化可扩展的n2×n2波长和空间全光路由器 |
| US10943624B1 (en) * | 2019-08-15 | 2021-03-09 | Micron Technology, Inc. | Countering digit line coupling in memory arrays |
| CN115240733B (zh) * | 2022-09-23 | 2023-01-03 | 浙江力积存储科技有限公司 | 减小读出放大器面积的方法、电路及dram存储装置 |
| CN116564375B (zh) * | 2023-07-12 | 2023-12-01 | 长鑫存储技术有限公司 | 存储器及其配置方法和读取控制方法 |
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|---|---|---|---|---|
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| JPH0887887A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 半導体記憶装置 |
| KR0179097B1 (ko) * | 1995-04-07 | 1999-04-15 | 김주용 | 데이타 리드/라이트 방법 및 장치 |
-
1997
- 1997-08-06 JP JP09212110A patent/JP3075220B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-31 TW TW087112707A patent/TW430799B/zh not_active IP Right Cessation
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