KR950006962B1

KR950006962B1 - 반도체 기억 장치

Info

Publication number: KR950006962B1
Application number: KR1019920009248A
Authority: KR
Inventors: 토루 후루야마
Original assignee: 가부시기가이샤 도시바; 아오이 죠이치
Priority date: 1991-05-29
Filing date: 1992-05-29
Publication date: 1995-06-26
Also published as: JP3181311B2; JPH04351789A; KR920022292A; US5359566A

Abstract

내용 없음.

Description

반도체 기억 장치

제1도는 본 발명의 DRAM의 제1실시예에 있어서의 메모리 셀 어레이의 1컬럼을 뽑아내어 일부를 나타낸 회로도.

제2도는 제1도의 DRAM의 어느 칼럼에 있어서의 동작예를 설명하기 위해 각종 신호의 타이밍을 나타낸 파형도.

제3도는 본 발명의 DRAM의 제2실시예에 있어서의 1컬럼의 일부를 나타낸 회로도.

제4도는 제3도의 DRAM의 어느 칼럼에 있어서의 동작예를 설명하기 위해 각종 신호의 타이밍을 나타낸 파형도.

제5도는 본 발명의 DRAM의 제3실시예에 있어서의 1컬럼의 일부를 나타낸 회로도.

제6도는 제5도의 DRAM의 어느 칼럼에 있어서의 동작예를 설명하기 위해 각종 신호의 타이밍을 나타낸 파형도.

제7도는 본 발명의 DRAM의 제4실시예에 있어서의 1컬럼의 일부를 나타낸 회로도.

제8도는 제7도의 DRAM에 있어서의 레지스터의 각 엘레멘트의 변형예를 나타낸 회로도.

제9도는 현재 제안되고 있는 캐스케이드·게이트형의 반도체 메모리 셀의 일예를 나타낸 등가 회로도.

제10도는 현재 제안되고 있는 캐스케이드·게이트형의 반도체 메모리 셀의 다른 예를 나타낸 등가 회로도.

제11도는 제9도의 DRAM셀의 구조의 일예를 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

MC0,MC1 : 메로리 셀 Q1~Q5 : 셀 트랜지스터

C1~C4 : 셀 캐피시터 BL : 비트선

WL01~WL05,WL11~WL15 : 워드선

PL : 캐패시터 플레이트선 T1 : 비트선 프리차지용 트랜지스터

PREBIL: 비트선 프리차지 신호 VBL : 비트선 프리차지 전위

T2 : 캐패시터 플레이트선 프리차지용 트랜지스터

PREPL : 캐패시터 플레이트선 프리차지 신호

VPL : 캐패시터 플레이트선 프리차지 전위

SA : 비트선 센스 앰프 T3 : 제1의 트랜스퍼 게이트

T4 : 제2의 트랜스퍼 게이트 øBL,øPL : 트랜스퍼 게이트 제어신호

REG : 격납 회로 RL1~RL4 : 격납 엘레멘트의 제어 신호선

본 발명은 반도체 기억 장치에 관한 것이며 특히 케스케이드 접속된 복수의 MOS 트랜지스터와 그 각 일단에 각기 일단이 접속된 정보 기억용의 캐패시터를 구비한 다이나믹형 메모리셀의 어레이를 갖는 다이나믹형 랜덤 액세스 메모리(DRAM)에 관한 것이다.

현재 실용화되어 있는 DRAM 셀은 워드선 및 비트선에 접속되는 트랜스퍼 게이트용의 1개의 MOS(절연 게이트형) 트랜지스터와, 이것에 접속되는 정보 기억용의 1개의 캐패시터로 구성되어 있다.

한편, DRAM 셀은 고집적화하여, 비트 단가를 저감하기 위해 본원 발명자는 예를 들어 제9도 또는 제10도에 나타낸 바와 같은 캐스케이드·게이트형의 회로 구성을 갖는 반도체 메모리 셀을 제안했다(본원 출원인에 의한 특원평 2-104576호의 출원). 제9도에 나타낸 DRAM 셀은 캐스케이드 접속된 MOS 트랜지스터 Q1~Q4와, 이 트랜지스터 Q1~Q4의 각 일단에 각기 일단이 접속된 정보 기억용의 캐패시터 C1~C4를 갖는다. 상기 트랜지스터 Q1~Q4를 소정의 순서로 온/오프 제어함으로써, 캐스케이드 접속의 일단측(독출/기록용의 노드 N1)에 가까운 쪽의 캐패시터 C1에서 순서대로 각 캐패시터 C1~C4의 기억 정보를 노드 N1에 독출하고, 이 노드 N1에서 먼쪽의 캐패시터 C4에서 순서대로 각 캐패시터 C4~C1에 상기 노드 N1의 정보를 기록할 수 있게 된다.

제10도의 드럼 셀은 제9도의 DRAM 셀의 트랜지스터 Q4의 타단과 제2의 노드 N2와의 사이에 다시 MOS 트랜지스터, Q5를 접속한 것이다. 상기 트랜지스터 Q1~Q5를 소정의 순서로 온/오프 제어함으로써, 노드 N1에 가까운 쪽의 캐패시터 C1에서 순서대로 각 캐패시터 C1~C4의 기억 정보를 노드 N1에 독출하고, 이 노드 N1에 가까운 쪽의 캐패시터 C1에서 순서대로 각 캐패시터 C1~C4에 제2도의 노드 N2의 정보를 기록할 수 있게 된다.

상기 제9도, 제10도와 같은 캐스케이드형의 메모리 셀은 복수 비트의 정보를 비트 단위로 격납할 수 있으며, 이 메모리 셀의 어레이를 구성하면, 메모리 셀과 비트선과의 콘택트는 복수 비트당 1개 밖에 필요로 하지 않으므로, 종래의 1트랜지스터·1캐패시터형 셀의 어레이를 사용한 DRAM 보다도 현저하게 높은 집적도를 실현할 수 있어 비트 단가를 대폭 저감할 수 있다.

제11도는 제9도의 DRAM셀의 구조의 일예를 나타낸 단면도이다. 여기서는 셀을 예를 들어 스택 셀 구조로서 실현하고, 워드선과 비트선과의 교점 근방에 캐패시터가 존재하도록 배치한 예를 들어 오픈 세트선 방식의 DRAM 셀 어레이에 사용한 경우를 나타내고 있다. 제11도중 90은 반도체 기판, 91은 소자 분리 영역, 92는 반도체 기판 표면에서 4개의 트랜지스터 Q1~Q4의 활성 영역(소스, 드레인, 채널의 각 영역으로 이루어짐)이 직선 형상으로 배치된 셀 활성 영역, WL1~WL4는 각기 상기 4개의 트랜지스터 Q1~Q4의 게이트(워드선), 931~934는 각기 4개의 정보 기억용 캐패시터 C1~C4의 스토리지 노드(941)~(944)는 각기 상기 4개의 스토리지 노드(931)~(934)와 상기 4개의 트랜지스터 Q1~Q4의 각 소스 영역과의 콘택트, 95는 트랜지스터 Q1의 드레인 영역과 비트선, BL과의 콘택트(비트선 콘택트), 96은 게이트 절연막, 97은 절연막, 98은 각기 4개의 캐패시터 C1~C4의 절연막, 99는 4개의 캐패시터 C1~C4의 플레이트 전극, 100은 층간 절연막이다.

그런데, 상기한 바와 같은 캐스케이드 게이트형의 메모리 셀을 사용하여 DRAM을 구성할 경우 셀의 기억 정보가 파괴 독출되므로, 항상 재기록할 필요가 있다. 그러나 상기 캐스케이드·게이트형의 메모리 셀은 하나의 메모리 셀내의 캐패시터의 독출, 기록의 순서가 규정되므로, 임의의 캐패시터에 대해서 보면 기억 정보를 독출한 직후에 재기록하는 것은 허용되지 않는다. 즉, 임의의 캐패시터로부터의 독출에 계속되는 동안 셀내의 다른 캐패시터로부터의 독출을 기다리지 않으면 재기록할 수 없다.

따라서, 상기한 바와 같은 캐스케이드·게이트형의 메모리 셀의 어레이를 사용하여 DRAM을 구성할 경우는 메모리 셀에서 시계열로 복수 비트의 독출이 종료된 다음에 순서대로 재기록(또는 기록)할 수 있는 수단이 필요해진다.

상기한 바와 같은 사정을 감안하여, 본원 발명자는 상기한 바와 같은 캐스케이드형의 DRAM 셀에서 시계열로 독출되는 복수 비트의 정보를 일시 격납하기 위한 격납 수단을 구비한 반도체 기억 장치를 제안했다(본원 출원인에 의한 특원평 3-41316호의 출원). 이 반도체 기억 장치에 의하면 DRAM 셀에서 각 캐패시터의 기억 정보를 순서대로 비트선에 독출하는 동시에 기억 정보를 격납 수단에 격납하고, 상기 비트선의 정보를 상기 메모리 셀의 각 캐패시터에 순서대로 기록할 수 있게 된다. 따라서 자기 디스크등의 기억 매체의 대체로서 사용하기 위해 저가격으로 대용량의 DRAM을 기존 기술로 실현시킬 경우에는 적합하다.

또, 본원 발명자는 상기한 바와 같은 캐스케이드형의 DRAM 셀에서 시계열로 독출하는 복수 비트의 정보를 일시 격납하기 위한 격납 수단을 캐쉬 메모리로서 사용하는 캐쉬탑재형의 반도체 기억 장치를 제안했다(본원 출원인에 의한 특원평 3-41315호의 출원).

또, 본원 발명자는 상기한 바와 같은 캐스케이드형의 DRAM 셀의 시리얼 액세스성을 그대로 살려, 캐스케이드형의 DRAM 셀의 어레이의 컬럼에 있어서의 메로리 셀군을 시리얼로 액세스하는 방식의 기억 장치를 제안했다(본원 출원인에 의한 특원평 3-74830호의 출원).

그런데, 상기한 바와 같은 캐스케이드의 DRAM 셀의 캐스케이드 접속된 복수의 MOS 트랜지스터의 최소한 일단을 비트선에 접속하고, 정보 기억용 캐패시터가 비트선과 워드선과의 교점 근방에 존재하는 바와 같은 패턴 레이아웃으로 메모리 셀 어레이를 구성할 경우, 폴데드 비트선 구성보다도 오픈·비트선 구성이나 싱글엔드형 센스 앰프 구성(센스 앰프의 한쌍의 입력 노드중의 한쪽에만 비트선이 직접 또는 트랜스퍼 게이트 등을 통해 간접적으로 접속되는 구성)에 적합하다. 이 경우, 싱글 엔드형 센스 앰프 구성을 채용할 경우에는 더미용 메모리 셀을 사용하지 않으므로 비트선 센스 앰프의 한쌍의 입력 노드중의 다른쪽 노드에 참조 전위(기준 전위)를 부여하기 위한 회로적인 궁리가 필요해진다.

또 상기한 바와 같은 캐스케이드형의 DRAM 셀은 상기 특원평 2-104576호의 출원에서도 상술한 바와 같이, 비트당의 캐패시터 사이즈가 작아져서 캐패시터 용량 Cs가 자칫 작아지지만 메모리 셀과 비트선과의 콘택트는 복수 비트당 1개밖에 필요로하지 않으므로, 비트선용량 Cb도 작아진다. 그러나 셀 어레이의 대용량화에 수반해서 비트선당의 비트수를 증가시키려고 하면, Cb/cS의 값이 커져서 독출시의 비트선 센스 앰프의 센스 동작의 마진이 저하될 염려가 생긴다.

본 발명은 상기 사정을 감안하여 이루어진 것으로서, 캐스케이드형의 DRAM 셀의 어레이에 있어서의 독출시의 비트선 센스 앰프의 신호를 입력량을 증가시키고, 센스 동작의 마진을 확대할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명은 캐스케이드형의 DRAM 셀의 정보 기억용 캐패시터가 비트선과 워드선과의 교점 근방에 존재하게끔 배치된 DRAM 셀군을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 컬럼에 설치되어, 대응하는 컬럼의 메모리 셀의 캐패시터군의 각 타단에 공통으로 접속된 캐패시터 플레이트선과, 상기 비트선에 접속된 비트선 프리차지 회로와, 상기 캐패시터 플레이트선에 접속된 캐패시터 플레이트선 프리차지 회로와, 상기 메모리 셀 어레이의 컬럼에 설정되고, 독출시에 상기 비트선·캐패시터 플레이트선간의 전위를 센스하는 센스 앰프 회로를 구비하는 것을 특징으로 한다.

독출시에, 셀 캐패시터의 일단측의 전하가 비트선 용량에 분배되어 비트선 전위가 변화하고, 셀 캐패시터의 타단측의 전하가 캐패시터 플레이트선 용량에 분배되어 캐패시터 플레이트선 전위가 비트선 전위 변화 방향과는 역방향으로 변화한다. 그리고, 비트선, 캐패시터 플레이트선 간의 전위를 센스 앰프 회로가 센스하므로, 센스 앰프의 신호 입력량을 캐패시터 플레이트선 전위가 고정되어 있을 경우의 신호 입력량의 2배 이상으로 되어, 센스 동작의 마진이 확대한다.

다음에 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 DRAM의 제1실시예에 있어서의 메모리 셀 어레이의 1컬럼을 뽑아내어 나타내고 있다.

이 메모리 셀 어레이는 제9도에 나타낸 바와 같은 캐스케이드·게이트형의 메모리 셀 군이 싱글엔드형 센스 앰프 구성 또는 오픈 비트선 구성을 갖도록 배치되어 있으며, 표시의 간단화를 위해 대표적으로 2개의 메모리 셀 MC0, MC1을 나타내고 있다. BL은 비트선 WL01~WL04 및 WL11~WL14는 워드선 구동회로(도시생략)에 의해 구동되는 워드선이다.

상기 메모리 셀 MCi(i=0, 1, …)는 캐스케이드 접속된 복수개(본 예에서는 4개)의 MOS 트랜지스터 Q1~Q4를 갖는 캐스케이드·게이트와, 상기 캐스케이드 접속된 MOS 트랜지스터 Q1~Q4의 노드 NL에서 먼 쪽의 각 일단에 대응하여 각 일단이 접속된 복수의 정보 기억 용의 캐패시터 C1~C4를 구비하고 있다. 상기 캐스케이드·게이트형의 일단측(노드 N1)은 비트선 BL에 접속되어 있다. 또, 상기 캐패시터 C1~C4의 각 타단(플레이트 전극)은 캐스케이드 플레이트선 PL에 공통으로 접속되어 있다. 이 메모리 셀 MC0의 트랜지스터 Q1~Q4의 각 게이트는 대응해서 워드선 WL01~WL04에 접속되고 이 워드선 WL01~WL04는 메모리 셀 어레이의 동일한 로의 메모리 셀군(도시생략)이 대응하는 트랜지스터 Q1~Q4의 게이트에 공통으로 접속되어 있다. 마찬가지로, 상기 메모리 셀 MC1의 트랜지스터 Q1~Q4의 각 게이트는 대응하여 워드선 WL11~WL41에 접속되며, 이 워드선 WL11~WL41은 메모리 셀 어레이의 동일한 로의 메모리 셀군(도시 생략)이 대응하는 트랜지스터 Q1~Q4의 게이트에 공통으로 접속되어 있다.

상기 캐패시터 플레이트선 PL은 컬럼별로 독립해서 설치되어 있으며, 대응하는 컬럼의 비트선의 예를 들어 하층 배선으로서 형성되어 있다. T1은 비트선 프리차지용의 MOS 트랜지스터, PREBL은 이 트랜지스터 T1을 온/오프 제어하는 비트선 프리차지 신호, VBL은 비트선 프리차지전위이다. T2은 캐패시터 플레이트선 프리차지용 MOS 트랜지스터, PREPL은 트랜지스터 T2을 온/오프 제어하는 캐패시터 플레이트선 프리차지 신호, VPL은 캐패시터 플레이트선 프리차지 전위이다. SA는 비트선 BL·캐패시터 플레이트선 PL간의 전위를 센스하는 센스 앰프 회로이며, 본 예에서는 한쌍의 입출력 노드가 대응하여 상기 비트선 BL 및 캐패시터 플레이트선 PL에 접속된 래치형 앰프(예를 들어 CMOS 플립플롭 회로)가 사용되고 있다. T3는 비트선 BL과 센스 앰프 SA의 한쪽의 입력 노드와의 사이에 삽입된 제1의 트랜스퍼 게이트(MOS 트랜지스터), øBL은 이 트랜스퍼 게이트 T3를 온/오프 제어하는 제어 신호이다. T4는 캐패시터 플레이트선과 센스 앰프 SA의 다른쪽의 입력 노드와의 사이에 삽입된 제2의 트랜스퍼 게이트(MOS 트랜지스터), øPL은 이 트랜지스터 게이트 T4를 온/오프 제어하는 제어 신호이다. REG는 선택된 메모리 셀에서 시계열로 독출되는 복수 비트의 정보를 일시 격납하는 격납 회로이며, 본 예에서는 상기 메모리 셀 MCi의 캐패시터수(비트수)보다 1개 적은 격납 엘레멘트(REG1~REG3, 도시생략)를 갖는 레지스터 회로가 사용된다. Cs는 컬럼 디코더 회로(도시생략)의 출력 CD에 의해 제어되는 컬러 선택 스위치, (I/O),/(I/O)는 상보적인 입출력 선이다.

제2도는 제1도의 DRAM이 있는 컬럼에 있어서의 동작예를 설명하기 위해 각종 신호의 타이밍을 나타낸 파형도이다. 여기서 WL1~WL4는 어느 1개의 메모리 셀 MCi에 접속되어 있는 워드선, RL1~RL3은 상기 컬럼의 레지스터 회로 REG의 제1엘레멘트 REG1~제3엘레멘트 REG3의 제어 신호 선이다. t1은 독출시에 비트선 BL 및 캐패시터 플레이트선 PL을 각기 프리차지하는 타이밍, t2는 독출시에 제1의 트랜스퍼 게이트 T3 및 제2의 트랜스퍼 게이트 T4를 각기오프시키는 타이밍, t3는 세스 앰프 SA를 동작시키는 타이밍, t4는 기록시에 제1의 트랜스퍼 게이트 T3를 온시키는 타이밍, t5는 기록시에 비트선 BL을 프리차지 하는 동시에 제2의 트랜스퍼 게이트 T4를 온시키는 타이밍, t6는 기록시에 비트선의 프리차지를 오프시키는 동시에 제1의 트랜스퍼 게이트 T3 및 제2의 트랜스퍼 게이트 T4를 각기 오프시키는 타이밍이다. 상기 프리차지용 트랜지스터 T1 및 T2는 독립적으로 온/오프 제어되지만, 본 예에서는 메모리 셀의 독출시에는 같은 타이밍으로 같은 온/오프 상태로 제어된다. 또, 본 예에서는 상기 프리차지용 트랜지스터 T2는 메모리 셀의 기록시에는 캐패시터 플레이트선 PL을 캐패시터 플레이트선 프리차지 전위 VPL에 고정시키기 위해 온상태로 제어된다. 또 본 예에서는 상기 트랜스퍼 게이트 T3 및 T4는 독립적으로 온/오프 제어되며, 메모리 셀의 독출시에는 같은 타이밍으로 같은 온/오프 상태로 제어되며, 메모리 셀의 기록(재기록)시에는 상이한 타이밍에 의해 온 상태로 제어된다.

먼저, 이 컬럼에 있어서의 동작의 개요를 설명한다. 워드선 WL1~WL4를 도시한 바와 같은 타이밍으로 온/오프 제어하여 트랜지스터 Q1~Q4의 순서로 온, 트랜지스터 Q4~Q1의 순서로 오프시키는 것으로 한다. 또, 제어 신호선 RL1~RL3을 도시한 바와 같은 타이밍으로 온/오프 제어함으로써, 1회째는 제1엘레멘트 REG1~제3엘레멘트 REG3의 순서로 동작시키고, 2회째는 제3엘레멘트 REG3~제1엘레멘트 REG1의 순서로 동작시키는 것으로 한다. 이와 같은 제어에 의해, 메모리 셀 MCi의 비트선 BL에 가까운 쪽의 캐패시터 C1에 순서대로 각 캐패시터 C1~C4의 기억 정보를 상기 비트선 BL에 순차적으로 독출하는 동시에 캐패시터 C1~C3의 기억 정보를 레지스터 REG의 제1엘레멘트 REG1~제3엘레멘트 REG3에 격납할 수 있게 된다. 그리고, 상기 비트선 BL에 먼쪽의 캐패시터 C4에서 순서대로 각 캐패시터 C4~C1에, 캐패시터 C4의 독출정보 및 상기 레지스터 REG의 제3엘레멘트 REG3~제1엘레멘트 REG1의 격납 정보를 순차 기록할 수 있게 된다.

따라서, 메모리 셀 MCi의 캐패시터 C1~C4의 기억 정보는 각 대응하는 워드선 WL1~WL4가 온으로되어 센스 앰프 SA가 동작한 시점 t3에서 DRAM 칩 밖으로의 독출이 가능해진다. 즉 4개의 디지탈 정보(4비트)가 결정된 순서로 독출 가능하게 된다.

다음에 상기 동작을 상세히 기술한다. 즉 t1의 타이밍으로, 비트선 BL 및 캐패시터 플레이트선에 대응해서 프리차지용 트랜지스터 T1 및 T2에 의해 각기 전위 VBL, VPL에 프리차지 된다(통상, VBL=VPL로 설정된다). 프리차지 종료후, 워드선 WL1이 온으로 되면 메모리 셀의 트랜지스터 Q1이 온으로 되어 캐패시터 C1의 기억 정보가 트랜지스터 Q1을 거쳐 비트선 BL에 독출된다. 이와 동시에, 캐패시터 C1의 타단측의 전하가 캐패시터 플레이트선 용량에 배분된다. 그리고 t2의 타이밍으로, 트랜지스퍼 게이트 T3 및 T4가 각기 오프하고, t3의 타이밍으로, 센스 앰프 SA가 동작하여 비트선·캐패시터 플레이트선간 전위를 센스 증폭한다. 이 다음, 제어 신호선 RL1이 온으로 되고, 상기 센스 앰프 SA에 의해 증폭된 캐패시터 C1의 기억 정보가 레지스터 REG의 제1엘레멘트 REG1에 격납되어 제어 신호선 RL1이 오프로 되돌아간다.

다음에 t1의 타이밍으로 비트선 BL 및 캐패시터 플레이트선 PL이 다시 프리차지된 다음, 상기 워드선 WL1이 온으로 된 채의 상태로, 워드선 WL2가 온으로 된다. 이것에 의해 메모리 셀의 트랜지스터 Q2가 온으로 되어 캐패시터 C2의 기억 정보가 트랜지스터 Q2 및 Q1을 거쳐 비트선 BL에 독출되고, 이와 동시에 캐패시터 C2 타단측의 전하가 캐패시터 플레이트선 용량에 분배된다. 그리고, t2의 타이밍으로 트랜스퍼 게이트 T3 및 T4가 각기 오프하고, t3의 타이밍으로 센스 앰프 SA가 동작하여 비트선·캐패시터 플레이트선간 전위를 센스 증폭한다. 이 다음, 제어 신호선 RL2가 온으로 되고, 상기 센스 앰프 SA에 의해 증폭된 캐패시터 C2의 기억 정보가 레지스터 REG의 제2엘레멘트 REG2에 격납되어 제어 신호선 RL2가 오프로 되돌아간다.

같은 요령으로 캐패시터 C3의 기억 정보가 레지스터 REG의 제3엘레멘트 REG3에 격납된다. 또한 t1의 타이밍으로 비트선 BL 및 캐패시터 플레이트선 PL이 다시 프리차지된 다음, 워드선 WL4가 온으로 된다. 이것에 의해 메모리 셀의 트랜지스터 Q4가 온으로 되어 캐패시터 C4의 기억 정보가 트랜지스터 Q4~Q1을 거쳐 비트선 BL에 독출되고, 이와 동시에 캐패시터 C4의 타단측의 전하가 캐패시터 플레이트선 용량에 분배된다. 그리고 t2의 타이밍으로 트랜스퍼 게이트 T3 및 T4가 각기 오프하고, t3의 타이밍으로 센스 앰프 SA가 동작하여 비트선·캐패시터 플레이트선간 전위를 센스 증폭한다.

다음에 제2의 트랜스퍼 게이트 T4가 오프 상태인 채로, t4의 타이밍으로, 캐패시터 플레이트선 PL이 프리차지되는 동시에 제1의 트랜스퍼 게이트 T3가 온한다. 이것에 의해 비트선 BL은 캐패시터 C4로부터의 독출 정보에 준한 재기록 전위가 설정된다. 이 다음, 워드선 WL4가 오프로 되어 트랜지스터 Q4가 오프로 되면, 캐패시터 C4의 재기록이 행해진다. 다음에 t5의 타이밍으로 비트선 BL이 프리차지되는 동시에 제2의 트랜스퍼 게이트 T4가 온하여 센스 앰프 SA의 2개의 입력 노드가 프리차지된 다음, t6의 타이밍으로, 비트선 BL의 프리차지가 오프하는 동시에 트랜스퍼 게이트 T3 및 T4가 각기 오프한다. 그리고 제어 신호선 RL3가 온으로 되고, t3의 타이밍으로 센스 앰프 SA가 동작하며, 캐패시터 플레이트선 PL이 프리차지 상태인 채(즉, 캐패시터 플레이트선 프리차지 전위 VPL에 고정된 상태), t4의 타이밍으로 제1의 트랜스퍼 게이트 T3가 온하면, 상기 제3엘레멘트 REG3에 일시 격납되어 있던 데이타에 따라 비트선 BL에 재기록 전위가 설정된다. 이 상태로 워드선 WL3가 오프로 되면, 트랜지스터 Q3가 오프로 되어 캐패시터 C3의 재기록이 행해진다. 같은 요령으로 캐패시터 C2, C1의 재기록이 순차적으로 행해진다.

이와 같은 동작시에, 메모리 셀의 독출시의 센스 앰프 SA의 신호 입력량이 증가하여, 센스 동작의 마진이 확대되는 것에 대해 다음에 설명한다.

메모리 셀 각 캐패시터 C1~C4의 용량, 전하량, 양단 전압을 각기 CS, QS, VS로 나타내고, 비트선 BL의 용량(센스 앰프 SA의 입력 노드의 용량을 포함)을 Cb, 캐패시터 플레이트선 PL의 용량(센스 앰프 SA의 입력 노드의 용량을 포함)을 Cp로 표시하고, 상기 캐패시터 용량 Cs와 캐패시터 플레이트선 용량 Pp와의 직렬 접속 용량 Cs·Cp(Cs+Cp)로 Csp로 나타낸다.

각 캐패시터 C1~C4의 기억 정보의 독출시에 각기 대응하는 워드선 WL1~WL4가 온으로 되었을때의 비트선 BL의 전위 변화는 ΔVBL은

로 된다.

이때, 캐패시터 플레이트선 PL에 나타나는 전위 변화 ΔVPL은 전하 보존의 법칙에서

로 된다.

따라서 센스 앰프 SA의 신호 입력량 VSA는 예를 들어 VBL=VPL로 설정해 두면

VSA=ΔVBL-ΔVBL

={1+(Cb/Cp)}ΔVBL

=(Vs-VBL)/[1+(Cb+Cs){Cp/(Cb+Cp)}]……………(3)

로 된다.

종래는 캐패시터 플레이트선 전위가 VCC/2에 고정되어 있고, 센스 앰프 SA의 신호 입력량 VSAcony는

VSAcony=ΔVBLcony

=(Vs-VBL)/{1+(Cb/Cs)}………………………(4)

였다.

센스 앰프 신호 입력량의 개선도를 보기 위해 윗식(3)과 (4)와의 비를 취하면

VSA/VSAcony

={1+(Cb/Cs)}/[1+(Cb/Cs){Cp/(Cb/Cs)}]………………(5)

로 된다.

여기서 캐패시터 C1~C4의 일단측은 메모리 셀의 트랜지스터 Q1~Q4가 오프 상태일때는 플로팅 상태이므로 캐패시터 플레이트선 용량 Cp는 비트선 용량 Cb와 같은 오더이거나 그 보다 작다.

따라서, Cb Cp라는 관계가 성립되어, 센스 앰프 신호 입력량의 개선도는

VSA/VSAcony {1+(Cb/Cs)}/{(Cb/Cs)/2}……………(6)

로 된다.

통상, Cb는 Cs와 비교하여 충분히 크므로 우변은 대략 2로 된다.

즉, 본 발명에 있어서의 센스 앰프 SA의 신호 입력량 VSA는 캐패시터 플레이트선 전위가 고정되어 있을 경우의 신호 입력량 VSAcony의 대략 2배 이상으로 된다.

또, 캐패시터의 정보가 센스 앰프 SA에 전달된 다음에 센스 앰프 SA의 동작시 t3에서 트랜스퍼 게이트 T3 및 T4가 오프 상태로 제어되어 비트선 BL 및 캐패시터 플레이트선 PL을 센스 앰프 SA에서 분리하여, 센스 앰프 SA의 센스 동작의 고속화가 가능해진다. 또, 센스 앰프 SA가 비트선 BL을 충방전하는 것은 캐패시터에 재기록(또는 기록)할때 뿐이며, 저소비 전력화가 가능해진다.

또, 제1도의 DRAM에 있어서의 기록은 상술한 바와 같은 재기록의 타이밍으로, 데이타 기록 회로(도시생략)에 의해 기록 데이타에 따라 Vcc 또는 0V를 비트선 BL에 설정하면 된다. 각 컬럼과 데이타 입출력 회로(도시생략)와의 사이는 입출력선(I/O), (I/O)에 의해 선택적으로 접속되는 것에 의해, 입력 데이타의 기록이나 독출 데이타의 출력측으로의 전송이 행해진다. 상기 입출력선(I/O), /(I/O)는 입출력 겸용이라도 좋고, 입력용, 출력용을 나누어도 된다.

그리고, 상기 제어 신호선 RL1~RL3에 의해 레지스터 REG의 각 엘레멘트가 2회째로 열려서 캐패시터의 기록이 종료된 다음에 오프로 되는 타이밍은 반드시 제2도에 나타낸 것과 같지 않아도 되며, 비트선 BL의 프리차지가 끝나고 나서도 된다. 단, 레지스터 REG를 캐쉬 메모리로서 사용할 경우(후술함)등과 같이, 메모리 셀의 기록 종료후도 레지스터 REG에 정확한 데이타를 보존할 필요가 있을 경우에는 제2도와 같은 제어 신호선 RL1~RL3의 타이밍으로 레지스터 REG의 각 엘레멘트를 닫는 것이 바람직하다. 또한 엄밀하게 말하면 제어 신호선 RL1~RL3에 의해 레지스터 REG의 각 엘레멘트가 첫번째로 열리는 타이밍은 반드시 제2도에 나타낸 것과 같지 않아도 되며, 캐패시터로부터의 독출 정보를 에러 없이 격납할 수 있는 한 더욱 빠른 타이밍이라도 좋다.

또, 비트선, 캐패시터 플레이트선간에 전위 이퀼라이즈 회로(도시생략)를 접속하고, 이것을 상기 비트선 프리차지 신호 PREBL에 의해 온/오프 제어하도록 해도 된다.

또, 상기 트랜스퍼 게이트 T3, T4에서 센스 앰프 SA측의 비트선, 캐패시터 플레이트선(센스 앰프 SA의 신호 입력 노드)에 프리차지 회로나 전위 이퀼라이즈 회로를 접속하고, 이것을 상기 비트선 프리차지 신호 PREBL에 의해 온/오프 제어하도록 해도 된다. 이 경우에는 상기 비트선 프리차지용 트랜지스터 T1에 의한 비트선 프리차지를 생략하도록 해도 된다.

그리고, 상기 제1도중의 메모리 셀 MCi의 각 캐패시터 C1~C4의 용량치의 관계로서 정보의 독출 순서와 관계하는 규칙을 부여하고, 정보의 독출순으로 용량치가 커지도록 설정해두면, 각 캐패시터의 기억 정보를 순차적으로 독출하는 경우의 비트선 BL의 전압 변화분이 점차 감소하는 것을 완화 또는 방지하고, 각각의 전압 변화분을 대략 같게 할 수 있게 되어, 정보의 독출 에러를 방지할 수 있다.

또, 상기 격납 회로 REG는 상기 특원평 3-41316호의 반도체 기억 장치에 나타낸 바와 같이 여러 가지 구성이 가능하며, 메모리 셀 MCi의 캐패시터수와 동수의 격납 엘레멘트를 갖는 레지스터 회로라도 되며, 이 경우에는 메모리 셀의 4개의 캐패시터의 정보를 대응하여 4 엘레멘트에 일시 격납하면 된다.

또, 상기 캐패시터 플레이트선 PL은 비트선 BL의 하층 배선에 한정되지 않으며, “스토리지 캐패시터에 의해 특징되는 비트선 구조체상의 신규 스택 캐패시터 DRAM 셀(A New Stacked Capacitor DRAM Cell Characterazed by a Storage Capacitor on a Bit-line Structure, S. Kimura et al. IEDM 1988 pp. 596-598)”에 개시되어 있는 바와 같은 기술을 사용하여 비트선 BL의 상층 배선으로 하여 형성해도 된다.

그리고, 제1도의 DRAM은 메모리 셀의 시리얼 액세스성(순차 독출, 순차 기록)에 의해, DRAM의 랜덤 액세스성이나 액세스 타임에 어느 정도의 제한이 가해지게 된다. 그러나 이와 같은 제한도, 실제로 DRAM을 설계할때, 메모리 셀의 4 비트의 돌출/기록 데이타의 시리얼·패러렐 변환을 하면 X4 비트 구성의 DRAM으로서 완전히 랜덤 액세스성을 유지할 수 있다. 더구나, 메모리 셀 어레이를 복수개의 서브 어레이에 분할하고, 전력 절약을 위해 복수개의 서브 어레이중의 일부(예를 들면 2개 또는 4개)만을 동시에 활성화시키도록 구성할 경우에는 시리얼·패러렐 변환에 의해 X8 비트 구성 또는 X16 비트 구성의 DRAM을 실현할 수 있다. 또, 시리얼·패러렐 변환을 하지 않고 필요한 데이타만 독출하는 랜덤 액세스시에는 항상 독출 노드에서 가장 먼 캐패시터까지 독출한 필연성은 없으며, 메모리 셀 내의 몇번째의 캐패시터의 정보가 액세스되어 있는가에 따라 해당되는 캐패시터까지 독출하여 그 데이타를 출력하면 된다. 이 경우, 액세스 타임은 선택된 캐패시터와 비트선 BL과의 거리에 따라 변한다. 이것에 대응하기 위해서는 (a) 가장 느린 액세스 타임으로 사양을 규정하는 방법이라든지, (b) DRAM에서 독출 데이타가 출력하기까지 웨이트 신호를 출력하고, 독출 데이타가 출력하면 웨이트 신호를 해제하는 방법 등을 생각할 수 있다.

그리고, 기존의 DRAM에도 니블 모드와 같은 4비트 시리얼 액세스의 동작이 있으며, 또한 근년의 DRAM의 응용을 보면 캐시 메모리와의 사이에 블록 전송이나 화상용 데이타의 처리, 유지등과 같이 시리얼 액세스로 대응 가능한 분야가 급속하게 확대하고 있다. 따라서, 본 발명의 DRAM은 상기한 바와 같은 시리얼 액세스성을 그대로 살리도록 해도 되며, 상기한 정도의 랜덤 액세스성의 제한은 고집적화 가능하다고 하는 본 발명의 특징을 방해하는 것으로는 되지 않는다.

제3도는 본 발명의 DRAM의 제2실시예에 있어서의 메모리 셀 어레이의 1컬럼을 뽑아내서 나타내고 있다. 이 메모리 셀 어레이는 제10도에 나타낸 바와 같은 캐스케이드·게이트형의 메모리 셀군이 싱글 엔드형 센스 앰프 구성 또는 오픈 비트선 구성을 갖도록 배치되어 있고 표시의 간소화를 위해 대표적으로 2개의 메모리 셀 MC0, MC1을 나타내고 있다.

상기 메모리 셀 MCi(i=0, 1, …)는 제1의 노드 N1와 제2의 노드 N2와의 사이에 캐스케이드 접속된 3개 이상(본 예에서는 5개)의 MOS 트랜지스터 Q1~Q5를 갖는 캐스케이트·게이트와 상기 캐스케이트 접속된 MOS 트랜지스터 상호간의 접속 노드에 대응하여 각 일단이 접속된 복수의 정보 기억용의 캐패시터 C1~C4를 구비하고 있다. 상기 제1의 독출/기록 노드 N1와 제2의 독출/기록 노드 N2와는 공통으로 접속되며, 비트선 BL에 접속되어 있다. 그리고, 상기 메모리 셀 MCO의 트랜지스터 Q1~Q5의 각 게이트는 대응하여 워드선 WL01~WL05에 접속되며, 이 워드선 WL01~WL05는 메모리 셀 어레이의 동일한 로의 메모리 셀군(도시생략)의 대응하는 트랜지스터 Q1~Q5의 게이트에 공통으로 접속되어 있다. 마찬가지로 상기 메모리 셀 MC1의 트랜지스터 Q1~Q5의 각 게이트는 대응해서 워드선 WL11~WL15에 접속되며, 이 워드선 WL11~WL15는 메모리 셀 어레이의 동일한 로의 메모리 셀군(도시생략)의 대응하는 트랜지스터 Q1~15의 게이트에 공통으로 접속되어 있다. 또, 레지스터 REG는 메모리 셀 MC1의 캐패시터수와 같은 수의 4개의 엘레멘트(REG1~REG4, 도시생략)를 사용하고 있으며, 엘레멘트 REG1~REG4의 각 게이트가 대응해서 제어 신호선 RL1~RL4에 접속되어 있다. 제3도중, 그 밖의 부분은 제1도의 DRAM과 같으므로 제1도중과 동일 부호를 붙이고 있다.

제4도는 제3도의 DRAM의 어느 컬럼에 있어서의 동작예를 설명하기 위해 각종 신호의 타이밍을 나타낸 파형도이다. 여기서, WL1~WL5는 어느 1개의 메모리 셀 MCi에 접속되어 있는 워드선, RL1~RL4는 상기 컬럼의 레지스터 회로 REG의 제1엘레멘트 REG2~제4엘레멘트 REG4의 제어 신호이며, 도면중의 타이밍 t1~t6는 제2도중과 같은 의미를 갖는다.

제4도에서 알 수 있듯이, 제3도의 DRAM의 동작은 제2도를 참조하여 상술한 제1도의 DRAM의 동작에 준해서 행해지므로, 그 상술은 생략하지만 각 캐스케이트 C1~C4의 기억 정보를 비트선 BL에 순차 독출하는 동시에 레지스터 REG에 격납하고, 계속해서 각 캐패시터 C1~C4에 비트선 BL의 정보를 순차적으로 기록할 수 있게 된다. 이 경우, 캐스케이드 접속된 트랜지스터 Q1~Q5 및 레지스터의 엘레멘트 REG1~REG4의 온/오프 제어의 순서를 상기와는 반대로 하면 제2의 노드 N2에 가까운 쪽의 캐스케이트 C4에서 각 캐스케이트 C4~C1의 기억 정보를 비트선 BL에 순차적으로 독출하는 동시에 레지스터 REG에 격납하고, 계속해서 제2도의 노드 N2에 가까운 쪽의 캐패시터 C4에서 각 캐패시터 C4~C1에 비트선 BL의 정보를 순차적으로 기록할 수 있게 된다.

그리고,상기 각 실시예에 있어서, 레지스터 REG를 4개의 SRAM 셀로 구성하고, 이 SRAM 셀을 캐시 메모리로서 사용하도록 하면, 캐시 메모리가 탑재된 복합 메모리를 실현할 수 있다. 이 경우, 상기 각 실시예에서 사용되는 메모리 셀 MCi가 시리얼 액세스성을 갖는다고 하는 제한이, 캐시 메모리에 의해 대폭으로 보완된다.

그리고, 상기 각 실시예에 있어서, 센스 앰프 SA로서, 한쌍의 입력 노드가 대응해서 상기 비트선 BL 및 캐패시터 플레이트선 PL에 접속된 차동형 앰프를 사용하고 그 센스 출력에 의거하여 데이타 기록 회로(도시생략)에 의해 비트선 BL에 재기록 전위를 설정하도록 해도 된다. 이 경우에는 상기 트랜스퍼 게이트 T 및 T4를 공통의 제어 신호 øBL에 의해 온/오프 제어하게끔 해도 된다. 또한 상기 트랜스퍼 게이트 T3 및 T4를, 상기 메모리 셀의 기록(재기록)시에는 오프 상태로 제어하여 비트선 BL 및 캐패시터 플레이트선 PL을 센스 앰프 SA에서 분리하면, 센스 앰프 동작의 고속화가 가능해진다.

제5도는 본 발명의 DRAM의 제3실시예에 있어서의 1컬럼의 일부를 나타내고 있으며, 상기 제1실시예의 레지스터 REG 대신, 메모리 셀 1개당의 캐패시터수와 같은 수의 비트선 앰프 SA1~SA4를 설치하여 격납 회로와 겸용하도록 한 것이다. 여기서, 4개의 비트선 센스 앰프 SA1~SA4가 각기 대응하여 트랜스퍼 게이트 쌍 TG, TG를 통하여 비트선 쌍 BL 및 캐패시터 플레이트선 PL에 접속되어 있고, 상기 트랜지스터 게이트 쌍 TG, TG는 제어 신호선 ø1~ø4에 의해 개폐 제어된다.

제6도는 제5도의 DRAM의 어떤 컬럼에 있어서의 동작예를 설명하기 위해, 어느 1개의 메모리 셀 MCi에 접속되어 있는 워드선 WLi(i=1, 2, 3, 4) 및 상기 제어 신호선 ø1(i=1, 2, 3, 4)의 동작 타이밍을 나타내는 파형도이다. 여기서는 제2도중에 나타낸 타이밍 t1~t6중의 t1, t5에 해당하는 타이밍과, 센스 앰프 SA1~SA4중의 1개가 동작하는 타이밍 t3을 나타내고 있다.

즉 어떤 1개의 제어 신호선 øi가 온으로 되고, 비트선 BL, 캐패시터 플레이트선 PL 및 센스 앰프 SAi가 프리차지된 다음, 워드선 WLi가 온으로 되고, 메모리 셀 MCi의 캐패시터 Ci로부터의 독출 정보(비트선·캐패시터 플레이트선간 전위)가 센스 앰프 SAi에 전달된다. 다음에, 상기 제어 신호선 øi가 오프로된 다음, 상기 센서 앰프 SAi가 동작하고, 캐패시터 Ci로부터의 독출 정보를 증폭하는 동시에 래치한다. 재기록(또는 기록)은 캐패시터 플레이트선 PL이 프리차지된 상태채로 비트선 BL이 프리차지된 다음, 센스 앰프 SAi가 접속되며, 이 센스 앰프 SAi가 비트선 BL을 충방전한 다음에 워드선 WKi가 오프로 되는 것에 의해 달성된다. 센스 앰프 SA1~SA4가 예를 들어 CMOS 구성이며, 비트선 BL의 전위를 Vcc 전원측에도 Vss 전원(접지 전위)측에도 설정할 수 있는 자유도가 있으면, 재기록(또는 기록)시의 비트선 BL의 프리차지는 생략할 수도 있다. 또, 이 센스 앰프 SA1~SA4를 SRAM 셀과 같이 취급함으로써, 캐시 메모리의 역할을 시킬 수도 있다.

제7도는 본 발명의 DRAM의 제4실시예에 있어서의 1컬럼의 일부를 나타내고 있다. 이 DRAM은 레지스터의 각 엘레멘트 REGi(i=1, 2, 3, 4)에 SRAM 셀이 사용되며, 또한 제어 신호선 RLi(i=1, 2, 3, 4)에 의해 게이트가 제어되는 트랜스퍼 게이트 TG가 각 엘레멘트 REGi와 비트선(또는 센스 앰프의 신호 입력 노드)과의 사이에 접속되며, 컬럼 선택선 CSL에 의해 게이트가 제어되는 트랜스퍼 게이트(TG2)가 각 엘레멘트 REGi와 입출력선(I/O)i, (I/O)i와의 사이에 각기 접속되어 있다. 이 DRAM에 있어서는 1컬럼에서 4비트분이 일제히 독출된다.

제8도는 제7도의 DRAM에 있어서의 레지스터의 각 엘레멘트 REGi로서, SRAM셀을 센스 앰프 SAi로 치환했을 경우의 엘레멘트 1개분을 나타내고 있다.

그리고, 본 발명의 DRAM은 세어드 센스 앰프 방식을 채용할 수도 있다. 즉 싱글 엔드형 센스 앰프 구성을 사용하는 동시에, 세어드 센스 앰프 방식을 적용할 경우에는 복수의 비트선과 트랜스퍼 게이트가 하나의 센스 앰프를 공유하며, 상기 트랜스퍼 게이트의 제어에 의해 복수의 비트선중의 하나만을 선택적으로 센스 앰프에 접속하도록 하면 된다. 또 셀 어레이의 구성으로서 오픈 비트선 구조를 사용하는 동시에 세어드 센스 앰프 방식을 적용할 경우에는, 복수쌍의 트랜스퍼 게이트가 하나의 센스 앰프를 공유하며, 이 트랜지스퍼 게이트의 제어에 의해 복수쌍의 비트선중의 한 쌍만을 선택적으로 센스 앰프에 접속하도록 하면 된다.

그리고, 본 발명은 상기 실시예에 한정되지 않으며, 상기 특원평 3-41315호의 반도체 기억 장치에 나타낸 기술과 같이, 상기 격납 수단으로서, 메모리 셀 1개당의 캐패시터수와 같은 격납 엘레멘트를 갖는 레지스터, 또는 메모리 셀 1개당의 캐패시터수와 같은 수의 센스 앰프를 사용하여, 상기 격납 수단을 메모리 셀의 어레이와는 독립해서 액세스하는 수단을 설치함으로써, 상기 격납 수단을 캐시 메모리로서 사용하는 캐시 탑재형의 반도체 기억 장치에도 적용할 수 있다.

또, 본 발명은 상기 특원평 3-74830호의 반도체 기억 장치에 나타낸 기술과 같이, 상기 메모리 셀 어레이의 동일 컬럼내의 메모리 셀에 대해 시리얼하게 액세스하며, 기억 정보를 격납하고 있는 메모리 셀에서 특수 비트의 정보를 시계열로 독출하고, 이 복수 비트를 정보를 동일 컬럼내의 다른 1개의 비사용 상태의 메모리 셀에 순차적으로 재기록하도록 제어하는 액세스 수단을 설치함으로써, 메모리 셀 어레이의 컬럼에 있어서의 메모리 셀 군을 시리얼하게 액세스하는 방식의 반도체 기억 장치에도 적용할 수 있다.

상술한 바와 같이 본 발명의 반도체 기억 장치에 의하면, 캐스케이드형의 DRAM 셀의 어레이에 있어서의 독출시의 비트선 센스 앰프의 신호 입력량을 증가시키고, 센스 동작의 마진을 확대할 수 있다. 따라서, 셀 어레이의 대용량화에 수반해서 비트선당의 비트수를 증가시키고 했을 때에, 비트선 용량/캐패시터 용량의 값이 커졌다고 해도, 비트선 센스 앰프의 센스 동작을 정확하게 할 수 있어서, 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.

Claims

캐스케이트 접속된 복수의 MOS 트랜지스터(Q1~Q4, Q1~Q5)와, 그들의 각 일단에 각기 일단이 접속된 정보 기억용의 캐패시터(C1~C4)를 구비하고, 상기 캐스케이트 접속된 복수의 MOS 트랜지스터의 최소한 일단이 비트선(BL)에 접속된 캐스케이트 게이트형의 다이나믹형 메모리 셀 군을 가지며, 상기 정보 기억용 캐패시터가 비트선과 워드선(WL01~WL04, WL11~WL14 ; WL01~WL05, WL11~WL15)과의 교점 근방에 존재하도록 배치된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 컬럼에 설치되며, 대응하는 컬럼의 메모리 셀의 캐패시터군의 각 타단에 공통으로 접속된 캐패시터 플레이트선(PL)과, 상기 비트선에 접속된 비트선 프리차지 회로(T1)와, 상기 캐패시터 플레이트선에 접속된 캐패시터 플레이트선 프리차지 회로(T2)와, 상기 캐패시터 어레이의 컬럼에 설치되며, 독출시에 상기 비트선, 캐패시터 플레이트선 간의 전위를 검지하는 센스 앰프 회로(SA, SA1~SA4)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀 어레이의 컬럼에 설치되며, 선택된 메모리 셀에서 시계열로 독출되는 복수 비트의 정보를 일시 격납하는 격납 회로(REG, SA1~SA4, REG1~REG4)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 격납 회로는 상기 메모리 셀 1개당의 캐패서터수보다 1개 적은 또는 상기 캐퍼서터수와 같은 수의 격납 엘레멘트(REG1~REG4)를 갖는 레지스터임을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 격납 회로는 상기 메모리 셀 1개당의 캐패서터수와 같은 수의 센스 앰프(SA1~SA4)가 사용되며, 이 복수개의 센스 앰프에 의해 상기 비트선 캐패시터 플레이트선 간의 전위를 검지하여 트랜지스터 DRAM의 각 캐패시터의 기억 정보의 독출/기록을 제어하는 동시에 데이타의 일시 격납도 행하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 격납 회로의 상기 메모리 셀의 어레이와는 독립해서 액세스하는 수단(RL~RL4, ø1~ø4)을 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀 어레이의 동일 컬럼내의 복수의 메모리 셀에 대해 시리얼로 액세스하고, 기억 정보를 격납하고 있는 메모리 셀에서 복수 비트의 정보를 시계열에서 독출하며, 이 복수 비트의 정보를 동일 컬럼내의 다른 1개의 비사용 상태의 메모리 셀에 순차적으로 재기록하도록 제어하는 액세스 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 캐패시터 플레이트선은 대응하는 컬럼의 비트선의 하층 배선 또는 상층 배선으로서 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 비트선 프리차지 회로가 비트선을 프리차지하는 프리차지 전위와, 상기 캐패시터 플레이트선 프리차지 회로가 캐패시터 플레이트선을 프리차지하는 전위와는 같은 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 비트선 프리차지 회로 및 캐패시터 플레이트선 프리차지 회로는, 독립해서 온/오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 비트선 프리차지 회로 및 캐패시터 플레이트선 프리차지 회로는 메모리 셀의 독출시에는 같은 타이밍으로 같은 온/오프 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 캐패시터 플레이트선 프리차지 회로는 메모리 셀의 기록시에는 온 상태로 제어되어 상기 캐패시터 플레이트선의 전위를 고정시키는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 센스 앰프 회로는 한쌍의 입출력 노드가 대응하여 상기 비트선 및 캐패시터 플레이트선에 접속된 래치형 앰프임을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 센스 앰프 회로는 한쌍의 입력 노드가 대응해서 상기 비트선 및 캐패시터 플레이트선에 접속된 차동형 앰프임을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 상기 센스 앰프 회로의 센스 출력에 의거하여 상기 비트선에 재기록 전위를 설정하는 데이타 기록 회로를 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 센스 앰프 회로의 한쪽의 입력 노드와 비트선과의 사이에 삽입되며, 소정의 타이밍으로 온/오프 제어되는 제1의 트랜스퍼 게이트를 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서, 상기 센스 앰프 회로의 다른쪽의 입력 노드와 캐패시터 플레이트선과의 사이에 삽입되며, 소정의 타이밍으로 온/오프 제어되는 제2의 트랜스퍼 게이트를 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제16항에 있어서, 상기 제1의 트랜스퍼 게이트 및 제2의 트랜스퍼 게이트는, 독립해서 온/오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
제16항에 있어서, 상기 제1의 트랜스퍼 게이트 및 제2의 트랜스퍼 게이트는 메모리 셀의 독출시에는 같은 타이밍으로 같은 온/오프 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제16항 내지 제18항에 어느 한 항에 있어서, 상기 제1의 트랜스퍼 게이트 및 제2의 트랜스퍼 게이트는, 메모리 셀의 기록(재기록)시에는 상이한 타이밍으로 온 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제16항에 있어서, 상기 센스 앰프 회로가 차동형 앰프이며, 그 센스 출력에 의거하여 상기 비트선에 재기록 전위를 설정하는 데이타 기록 회로를 추가로 구비하며, 상기 제1의 트랜스퍼 게이트 및 제2의 트랜스퍼 게이트는 공통의 제어 신호에 의해 온/오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
제20항에 있어서, 상기 제1의 트랜스퍼 게이트 및 제2의 트랜스퍼 게이트는, 메모리 셀의 기록(재기록)시에는 오프 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.
제18항이나 제20항 또는 제21항에 있어서, 상기 제1의 트랜스퍼 게이트 및 제2의 트랜스퍼 게이트는 메모리 셀의 독출시에 상기 센스 앰프 회로가 비트선·캐패시터 플레이트선 간의 전위를 검지하는 동안은 오프 상태로 제어되는 것을 특징으로 하는 반도체 기억 장치.