JPH06223569A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 リフレッシュサイクルを長くしても大きなセ
ンスマージンを得ることのできるＤＲＡＭを提供するこ
と。 【構成】 マトリクス配置された複数個のダイナミック
型メモリセルＭＣと、ＭＣと情報の授受を行う複数本の
ビット線ＢＬと、ＢＬと交差配設されセル選択を行う複
数本のワード線ＷＬと、線ＢＬと平行に配設されたダミ
ービット線ＤＢＬと、ＷＬにより選択されてＤＢＬと基
準信号電荷の授受を行う複数個のダミーセルＤＣと、Ｂ
Ｌにゲートが接続されるドライバトランジスタＱＮを持
つインバータ型回路ＩＮ，ＤＢＬにゲートが接続される
ドライバトランジスタＱＤ１を持つインバータ型回路Ｉ
ＮＤからなり、ＤＢＬ側を参照入力とするカレントミラ
ー型差動増幅器により構成されたセンスアンプとを備え
たＤＲＡＭにおいて、ＩＮの出力端とＢＬの間にフリッ
プフロップ型の差動増幅器ＦＡを配設したことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にセンスアンプ構成
の改良をはかったＤＲＡＭに関する。

【０００２】

【従来の技術】１トランジスタ／１キャパシタのダイナ
ミック型メモリセルをマトリクス状に配列形成してなる
ＤＲＡＭにおいては、各メモリセルの情報電荷を読み出
す際に、メモリセルに比べて十分に容量が大きいビット
線を介して読み出す。このため情報の“Ｈ”，“Ｌ”を
正しく増幅するためには、高感度のセンス方式が必要と
される。通常のＤＲＡＭでは、読み出しを行うメモリセ
ルが接続されたビット線と、これと対をなすダミーセル
が接続されたビット線の電圧レベルを比較増幅する方式
が用いられる。ダミーセルには、メモリセルから読み出
される“Ｈ”レベルと“Ｌ”レベルの中間電位を発生す
るように、通常（１／２）Ｖccが書込まれている。

【０００３】従来の（１／２）Ｖccプリチャージ方式の
ＤＲＡＭの構成例を図７に示す。このＤＲＡＭのセンス
動作を図８に従って簡単に説明する。待機時、ビット線
対ＢＬ，／ＢＬは、制御信号／ＥＱＬ＝“Ｈ”によりＶ
BL＝（１／２）Ｖccに固定されている。セル情報読み出
し操作が開始されると、制御信号／ＥＱＬ＝“Ｌ”と
し、ビット線対ＢＬ，／ＢＬをフローティング状態にし
た後、選択されたワード線ＷＬを立ち上げ、このワード
線により選択されたメモリセルの情報をビット線対の一
方、例えばＢＬに読み出す。このビット線ＢＬと対をな
すビット線／ＢＬには、ダミーワード線ＤＷＬを“Ｈ”
レベルにすることによりダミーセルの信号を読み出す。
ダミーセルには、メモリセルと同じ容量のものを用いて
予めＶDC＝（１／２）Ｖccなるレベルを書込んでおく。

【０００４】これにより、読み出した後のビット線／Ｂ
Ｌのレベルは、ビット線ＢＬに“１”情報が読み出され
た場合と“０”情報が読み出された場合の中間電位にな
る。そこで、これらビット線対ＢＬ，／ＢＬの電位差を
センスアンプにより増幅することによって、“１”読み
と“０”読みに対して等しいセンスマージンが得られ
る。

【０００５】しかしながらこの様な従来のＤＲＡＭに
は、次にような問題があった。メモリセルの蓄積ノード
はワード線が閉じられた後はフローティングとなるた
め、そこに蓄えられた電荷は時間と共にリークにより減
少し続ける。所定時間毎に情報の再書き込みを行うリフ
レッシュが必要とされる所以である。ところが、ダミー
セルは通常２本のダミーワード線により、１つのメモリ
セルが選択される毎に半分ずつ選択され、その度に再書
込みがなされているため、ほぼ（１／２）Ｖccの電位が
固定されている。このため、メモリセルの情報を正しく
読み出すためには、例えば図９に示すように、メモリセ
ル電位がＶccから（１／２）Ｖcc＋△Ｖまで減衰する時
間△ｔ以上メモリセルを放置しておくことはできない。
これは、ＤＲＡＭのリフレッシュサイクルを伸ばすこと
に対し、大きい障害となる。

【０００６】

【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭのダミーセル方式では、メモリセルの書き込みレ
ベルが時間と共に減衰した場合に“１”或いは“０”の
いずれか一方の読み出しマージンが著しく低下し、その
結果、リフレッシュサイクルを十分長くすることができ
なかった。

【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、新しいダミーセル方式
とカレントミラー型差動増幅器を利用したセンスアンプ
方式を採用して、リフレッシュサイクルを長くしても大
きなセンスマージンを得ることのできるＤＲＡＭを提供
することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【０００９】即ち本発明は、マトリクス状に配置された
複数個のダイナミック型メモリセルと、これらのメモリ
セルと情報のやりとりを行う複数本のビット線と、これ
らのビット線と交差して配設されてメモリセル選択を行
う複数本のワード線と、ビット線と平行に配設されたダ
ミービット線と、ワード線により選択されてダミービッ
ト線と基準信号電荷のやりとりを行う複数個のダミーセ
ルと、各ビット線にゲートが接続されるドライバトラン
ジスタを持つインバータ型回路，ダミービット線にゲー
トが接続されるドライバトランジスタを持つインバータ
型回路からなりダミービット線側を参照入力端子とする
カレントミラー型差動増幅器により構成されたセンスア
ンプとを備えたＤＲＡＭにおいて、センスアンプの出力
端と各ビット線との間にフリップフロップ型の差動増幅
器を配設したことを特徴としている。

【００１０】また本発明は、上記の構成において、メモ
リセルアレイを折り返し型ビット線構成とし、ビット線
に接続されたインバータ型回路の出力端はトランスファ
ゲートトランジスタを介して、該ビット線とは同時に選
択されない他のビット線に接続され、インバータ型回路
が接続されたビット線とトランスファゲートトランジス
タが接続されたビット線との間にフリップフロップ型の
差動増幅器を備えたことを特徴とする。

【００１１】

【作用】本発明によれば、各ワード線にダミーセルが設
けられ、カレントミラー型差動増幅器からなるセンスア
ンプにより、メモリセルの電位はこれと同一のワード線
に接続されたダミーセルの電位を参照して検出される。
そして、同一のワード線に接続されたメモリセル及びダ
ミーセルは同じ時期にリフレッシュされる。このため、
ダミーセルは常にそれが参照されるメモリセルと同様の
時間放置されることになり、ダミーセルの電位はメモリ
セルの電位と同様の減衰特性を示す。その結果、従来の
ダミーセル方式に比べて、高いセンスマージンを長い時
間保つことができる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例のＤＲＡＭセルアレイ部
の概略構成を示し、図２はその一部を具体的に示してい
る。

【００１３】複数のメモリセルＭＣ（ＭＣ１〜４）がマ
トリックス状に配置され、これらと情報電荷のやりとり
を行う複数本のビット線ＢＬ（ＢＬ１，〜ＢＬ４）が平
行に配置されている。メモリセルＭＣはよく知られてい
る１トランジスタ／１キャパシタ構造のものであり、セ
ルアレイは折り返し形ビット線構成となっている。メモ
リセルＭＣを選択するワード線ＷＬ（ＷＬ１，ＷＬ２）
には、それぞれにダミーセルＤＣ（ＤＣ１，２）が配設
されている。ダミーセルＤＣはメモリセルＭＣと同じ構
造であり、ビット線と平行に配列形成されたダミービッ
ト線ＤＢＬ（ＤＢＬ１，２）との間で電荷のやりとりを
行うようになっている。

【００１４】各ビット線ＢＬにはそれぞれＮＭＯＳドラ
イバトランジスタＱＮ１，ＱＮ２…とＰＭＯＳ負荷トラ
ンジスタＱＰ１，ＱＰ２…からなるインバータ型回路Ｉ
Ｎ（ＩＮ１，ＩＮ２…）が接続されている。ダミービッ
ト線ＤＢＬにはＮＭＯＳドライバトランジスタＱＤ１と
ＰＭＯＳ負荷トランジスタＱＤ２からなるインバータ型
回路ＩＮＤが接続されている。ＰＭＯＳ負荷トランジス
タＱＤ２のゲート・ドレインは共通接続されている。

【００１５】そして、各ビット線ＢＬのインバータ型回
路ＩＮとダミービット線ＤＢＬのインバータ型回路ＩＮ
Ｄとが対をなして、それらのＰＭＯＳ負荷トランジスタ
のゲートを共通接続したカレントミラー型差動増幅器を
構成しており、これがビット線センスアンプとなってい
る。

【００１６】各ビット線ＢＬには、１本のワード線ＷＬ
で同時に選択されない他のビット線との間にフリップフ
ロップ型差動増幅器ＦＡ（ＦＡ１，ＦＡ２…）が設けら
れており、このＦＡはセルデータの再書き込み及び書き
込みデータのリストアを行うものであり、リストア回路
活性化信号ＲＳＴＲ信号を入力するセンスアンプ制御回
路により制御されるものとなっている。

【００１７】また、各ビット線ＢＬにはＦＡと同様に、
各ビット線ＢＬを基準電位ＶBLに充電するためのビット
線イコライズ回路ＥＱ（ＥＱ１，ＥＱ２…）が設けられ
ている。同様に、ダミービット線ＤＢＬにもビット線イ
コライズ回路ＥＱＤが設置されている。

【００１８】カレントミラー型差動増幅器及びフリップ
フロップ型差動増幅器ＦＡで増幅された出力信号は、カ
ラム選択線ＣＬＳ（ＣＬＳ１，ＣＬＳ２…）を選択的に
立ち上げることにより、入出力線ＩＯから外部に転送さ
れる。また図２においては、２つのセルアレイで１つの
センスアンプを共有しているために、セルアレイの分
離、接続を行うトランジスタＱＴ（ＱＴ１，ＱＴ２…）
が各ＢＬの両端に設けられている。

【００１９】本実施例の回路動作を、図３のタイミング
図を用いて詳細に説明する。／ＲＡＳ＝“Ｈ”のプリチ
ャージ状態においては、ビット線プリチャージ信号ＥＱ
Ｌ＝“Ｈ”とし、各ビット線ＢＬ、及びダミービット線
ＤＢＬは全てビット線基準電位に接続されて、ＶBLの電
位にプリチャージされている。ここで、ＶBLは特に限定
しないが例えば（１／２）Ｖccとする。

【００２０】次に、／ＲＡＳ＝“Ｌ”でアクティブサイ
クルに入ると（ｔ１）、ＥＱＬ＝“Ｌ”となって（ｔ
２）、各ビット線ＢＬがフローティング状態となる。そ
して、セルアレイ選択信号ＰＨＴにより、ＱＴ１，ＱＴ
２…が動作し、選択されたセルアレイだけがセンスアン
プと接続された状態となる。その後、１本のワード線Ｗ
Ｌが立ち上がる（ｔ３）。これにより、メモリセル情報
が各ビット線ＢＬに読み出される。このとき、ダミーセ
ルＤＣの情報もダミービット線ＤＢＬに読み出される。
このワード線ＷＬの立ち上げにより、各センスアンプは
それぞれのビット線電位とダミービット線電位とを比較
増幅して、各出力端子に出力する。

【００２１】カレントミラー型センスアンプにデータが
出力された後、データ転送信号ＴＦＲにより、トランス
ファゲートＱＲがオンして、セルデータが読み出されて
ないビット線に出力される。また、この状態ではセルア
レイ選択用トランジスタＱＴはオン，オフどちらでもよ
いが、高速化の観点からは、センスアンプＦＡの負荷を
軽くするために、ビット線のリストアが開始されるまで
オフ状態にすることが望ましい。

【００２２】次に、リストア回路活性化信号ＲＳＴＲに
よりフリップフロップ型差動増幅器ＦＡが動作し（ｔ
４）、センスアンプ出力の情報が各ビット線ＢＬに反転
書込みされる。センスアンプ出力はセルデータの反転デ
ータであるため、リストア回路で、ビット線に出力され
るデータはセルデータと同相であり、そのままメモリセ
ルに書き込むことができる。次に、ダミーセル書込み信
号ＤＣＷが“Ｈ”となって（ｔ５）、ダミービット線Ｄ
ＢＬがダミーセル書込みレベルＶDCにセットされる。こ
こで、ＶDCのレベルは例えば（１／２）Ｖccとする。

【００２３】その後、／ＲＡＳ＝“Ｈ”となり再度のプ
リチャージ状態に入ると、ワード線ＷＬが立下がり、続
いて各制御信号がリセットされる。これら一連の動作に
より各ビット線ＢＬはＶBLにプチチャージされ、メモリ
セルＭＣの記憶ノードはリフレッシュされ、またダミー
セルＤＣの記憶ノードはＶDCにセットされる。そして次
に同じワード線ＷＬが再度選択されるまで、そのワード
線ＷＬに接続されているメモリセルＭＣとダミーセルＤ
Ｃの記憶ノードの電位は、同様の減衰過程を経ることに
なる。

【００２４】図４は、この実施例でのメモリセルとダミ
ーセルの記憶ノードの電位減衰過程を、従来の図９と比
較して示している。図に示すように、メモリセルとダミ
ーセルが同様の減衰過程を経ることになるため、ダミー
セル電位ＶDCをメモリセルの“１”情報と“０”情報の
ほぼ中間レベルに設定しておけば、どの時刻においても
ダミーセルの記憶ノードの電位はメモリセルの“１”，
“０”の中間レベルに自動的に設定されている。従っ
て，リフレッシュ間隔が長くなっても高いセンスマージ
ンが得られる。

【００２５】このように本実施例によれば、ビット線Ｂ
Ｌに接続されたインバータ型回路ＩＮとダミービット線
ＤＢＬに接続されたインバータ型回路ＩＮＤとからなる
カレントミラー型差動増幅器によりセンスアンプを構成
しているので、ダミーセルＣＤは常にそれが参照される
メモリセルＭＣと同様の時間（書き込み又はリフレッシ
ュからの経過時間）放置されることになり、従来のダミ
ーセル方式に比べて、高いセンスマージンを長い時間保
つことができる。逆に言えば、同じセンスマージンを確
保するのであれば、リフレッシュの間隔を長くすること
ができる。

【００２６】また、メモリセルアレイを折り返しビット
線構成とし、インバータ型回路ＩＮ，フリップフロップ
型差動増幅器ＦＡ，ビット線イコライズ回路ＥＱ等の回
路を図１に示すようにビット線間の一つおきに配置する
ことにより、これらの回路のレイアウト設計の自由度が
増す利点もある。このようなことから、ビット線構成に
よらず、またチップサイズ，動作速度等に悪影響を与え
ることなく、ポーズ特性の良い、消費電流の小さいＤＲ
ＡＭを得ることができる。

【００２７】図５は、本発明の第２の実施例のＤＲＡＭ
のセルアレイ部の概略構成を示す図である。なお、図１
と同一部分には同一符号を付して、その詳しい説明は省
略する。

【００２８】センスアンプ部の構成は、インバータ型回
路ＩＮ，ＩＮＤからなるカレントミラー型差動増幅器を
用いており第１の実施例とほぼ同じであるが、本実施例
ではセルアレイ選択信号線ＰＨＴがＰＨＴＡ，ＰＨＴＢ
の２系統となっている。図５においては、分かり易い例
として、隣接するビット線が同時に選択されないセルア
レイ構造としている。

【００２９】今、ワード線ＷＬ１が選択された場合を考
えると、ビット線ＢＬ１にはセルデータが読み出される
が、ＢＬ２にはセルデータは読み出されない。従って、
ＢＬ２はセンスアンプと接続する必要はないため、ＰＨ
ＴＡ１をオン状態、ＰＨＴＢ１をオフ状態にすること
で、ＢＬ１をセンスアンプに接続してセルデータの読み
出し、再書込み等を行う。一方、ワード線ＷＬ２が選択
された場合、ＢＬ１はセンスアンプと接続する必要はな
いため、ＰＨＴＡ１をオフ状態、ＰＨＴＢ１をオン状態
にすることで、ＢＬ２をセンスアンプに接続してセルデ
ータの読み出し、再書込み等を行う。

【００３０】このように、同じセルアレイ内で同時に選
択されない複数のビット線で一つのセンスアンプを共有
することにより、動作速度に影響なくセンスアンプピッ
チを緩めることができ、センスアンプ部のレイアウト設
計ルールの緩和、チップサイズの縮少等の効果が得られ
る。

【００３１】図６は、本発明の第３の実施例のＤＲＡＭ
のセルアレイ部の概略構成を示す図である。なお、図１
と同一部分には同一符号を付して、その詳しい説明は省
略する。第１及び第２の実施例は折り返し形ビット線型
セルアレイに適用した例であるが、本実施例はオープン
ビット線型セルアレイに適用した例を示している。

【００３２】即ち、ビット線ＢＬとワード線ＷＬの交差
部の全てにメモリセルＭＣが配列され、カレントミラー
型センスアンプの出力側，フリップフロップ型差動増幅
器ＦＡ，ビット線イコライズ回路ＥＱＬ等はビット線Ｂ
Ｌとは別に設けた配線により接続されている。なお、イ
ンバータ型回路ＩＮ，ＩＮＤ、フリップフロップ型差動
増幅器ＦＡ及びビット線イコライズ回路ＥＱ等の回路構
成は、前記図２に示したものと同様である。

【００３３】このような構成であっても、セルデータの
読み出し，書き込み及び再書き込み等は第１の実施例と
ほぼ同様の回路動作となり、第１の実施例と同様の効果
が得られる。

【００３４】なお、本発明は上述した各実施例に限定さ
れるものではない。例えばカレントミラー型センスアン
プ回路はＮＭＯＳドライバ，ＰＭＯＳ負荷としたが、Ｐ
ＭＯＳドライバ，ＮＭＯＳ負荷としてもよい。また、本
発明に直接関係の少ないビット線イコライズ回路，カラ
ム選択回路等も代表的な例を示しているに過ぎず、その
構成は適宜変更することが可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。

【００３５】

【発明の効果】以上述べたように本発明によれば、ビッ
ト線に接続されたインバータ型回路とダミービット線に
接続されたインバータ型回路とからなるカレントミラー
型差動増幅器によりセンスアンプを構成し、ダミービッ
ト線側を参照入力としてメモリセルの電位を検出してい
るので、読み出すべきメモリセルはこれと同じワード線
に接続されて同じ時期にリフレッシュされたダミーセル
の電位を参照することになり、これにより高いセンスマ
ージンを長い時間保つことができる。即ち、新しいダミ
ーセル方式とカレントミラー型差動増幅器を利用したセ
ンスアンプ方式を採用して、リフレッシュサイクルを長
くしても大きなセンスマージンを得ることのできるＤＲ
ＡＭを実現することが可能となる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭセルアレイ部の
概略構成を示す図。

【図２】同実施例の一部を具体化して示す図。

【図３】同実施例のＤＲＡＭの動作を説明するためのタ
イミング図。

【図４】同実施例のメモリセルとダミーセルの書き込み
レベルの時間変化を示す図。

【図５】第２の実施例に係わるＤＲＡＭセルアレイ部の
概略構成を示す図。

【図６】第３の実施例に係わるＤＲＡＭセルアレイ部の
概略構成を示す図。

【図７】従来のＤＲＡＭの構成を示す図。

【図８】従来のＤＲＡＭの動作波形を示す図。

【図９】従来のメモリセル及びダミーセルの書き込みレ
ベルの時間変化を示す図。

【符号の説明】

ＭＣ…メモリセル ＤＣ…ダミーセル ＢＬ…ビット線 ＤＢＬ…ダミービット線 ＷＬ…ワード線 ＱＮ１，ＱＮ２〜，ＱＤ１…ＮＭＯＳドライバトランジ
スタ ＱＰ１，ＱＰ２〜，ＱＤ２…ＰＭＯＳ負荷トランジスタ ＩＮ，ＩＮＤ…インバータ型回路 ＦＡ…フリップフロップ型差動増幅器 ＥＱ，ＥＱＤ…イコライズ回路 ＣＬＳ…カラム選択線 ＩＯ…出力線 ＥＱＬ…ビット線プリチャージ信号 ＰＨＴ…セルアレイ選択信号 ＲＳＴＲ…リストア回路活性化信号 ＶBL…基準電位

Claims (2)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配置された複数個のダイナ
   ミック型メモリセルと、 これらのメモリセルと情報のやりとりを行う複数本のビ
   ット線と、 これらのビット線と交差して配設されてメモリセル選択
   を行う複数本のワード線と、 前記ビット線と平行に配設されたダミービット線と、 前記ワード線により選択されて、前記ダミービット線と
   基準信号電荷のやりとりを行う複数個のダミーセルと、 前記ビット線にゲートが接続されるドライバトランジス
   タを持つインバータ型回路と、前記ダミービット線にゲ
   ートが接続されるドライバトランジスタを持つインバー
   タ型回路とからなり、ダミービット線側を参照入力端子
   とするカレントミラー型差動増幅器により構成されたセ
   ンスアンプと、 前記ビット線に接続されたインバータ型回路の出力端と
   前記ビット線との間に配設されたフリップフロップ型の
   差動増幅器とを具備してなることを特徴とするダイナミ
   ック型半導体記憶装置。
2. 【請求項２】前記メモリセルアレイは折り返し型ビット
   線構成であり、前記ビット線に接続されたインバータ型
   回路の出力端はトランスファゲートトランジスタを介し
   て、前記ビット線とは同時に選択されない他のビット線
   に接続され、前記インバータ型回路が接続されたビット
   線と、前記トランスファゲートトランジスタが接続され
   たビット線との間に、前記フリップフロップ型の差動増
   幅器を備えたことを特徴とする請求項１記載のダイナミ
   ック型半導体記憶装置。