JP2668165B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2668165B2 JP2668165B2 JP2400688A JP40068890A JP2668165B2 JP 2668165 B2 JP2668165 B2 JP 2668165B2 JP 2400688 A JP2400688 A JP 2400688A JP 40068890 A JP40068890 A JP 40068890A JP 2668165 B2 JP2668165 B2 JP 2668165B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、高速読出が可能な半導体記憶装置
に関する。
し、より特定的には、高速読出が可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】近年、たとえばダイナミック型ＭＯＳＲ
ＡＭ（ＭＯＳトランジスタを用いたランダム・アクセス
・メモリ）等の高集積半導体記憶装置に対しては、その
記憶容量を増大させるための高集積化とともに、アクセ
ス時間（データ読出に要する時間）を大幅に短縮するこ
とによる読出動作の高速化が望まれている。
ＡＭ（ＭＯＳトランジスタを用いたランダム・アクセス
・メモリ）等の高集積半導体記憶装置に対しては、その
記憶容量を増大させるための高集積化とともに、アクセ
ス時間（データ読出に要する時間）を大幅に短縮するこ
とによる読出動作の高速化が望まれている。
【０００３】図４は、従来から用いられている半導体記
憶装置の全体構成を概略的に示す図である。
憶装置の全体構成を概略的に示す図である。
【０００４】図４において、メモリセルアレイ１０１
は、折返しビット線構成を有するように行列状に配列さ
れる複数個のメモリセルを含む。アドレスバッファ１０
２は、外部から与えられるアドレス信号ＡＤＤを受けて
内部行アドレス信号および内部列アドレス信号を発生す
る。ロウデコーダ１０３は、アドレスバッファ１０２か
らの内部行アドレス信号に応答してメモリセルアレイ１
０１から１行（１本のワード線）を選択する。コラムデ
コーダ１０４は、アドレスバッファ１０２からの内部列
アドレス信号に応答してメモリセルアレイ１０１から１
列（１組のビット線対）を選択する。（センスアンプ＋
Ｉ／Ｏ）ブロック１０５は、ビット線対上の信号電位差
を増幅するとともに、コラムデコーダ１０４からのコラ
ムデコード信号に応答して、選択されたビット線対をデ
ータ入出力線へ接続する。書込バッファ１０６は、外部
から与えられる書込データＤINを受け、たとえば互いに
相補なデータの組（ＤIN，ＤINバー）に変換してブロッ
ク１０５のＩ／Ｏ部へ伝達する。なお、データＤINバー
は、データＤINの反転データである。読出バッファ１０
７は、ブロック１０５のＩ／Ｏ部分からのデータを受け
て出力信号ＤOUT として外部へ出力する。クロックジェ
ネレータ１０８は、メモリサイクルの開始、アドレス信
号の取込みタイミングなどを与えるためのロウアドレス
ストローブ信号ＲＡＳバー（ＲＡＳバーは、図面上で
は、ＲＡＳの上に横線を引いたものに対応する）および
コラムアドレスストローブ信号ＣＡＳバー（ＣＡＳバー
は、図面上ではＣＡＳの上に横線を引いたものに対応す
る）等を発生する。
は、折返しビット線構成を有するように行列状に配列さ
れる複数個のメモリセルを含む。アドレスバッファ１０
２は、外部から与えられるアドレス信号ＡＤＤを受けて
内部行アドレス信号および内部列アドレス信号を発生す
る。ロウデコーダ１０３は、アドレスバッファ１０２か
らの内部行アドレス信号に応答してメモリセルアレイ１
０１から１行（１本のワード線）を選択する。コラムデ
コーダ１０４は、アドレスバッファ１０２からの内部列
アドレス信号に応答してメモリセルアレイ１０１から１
列（１組のビット線対）を選択する。（センスアンプ＋
Ｉ／Ｏ）ブロック１０５は、ビット線対上の信号電位差
を増幅するとともに、コラムデコーダ１０４からのコラ
ムデコード信号に応答して、選択されたビット線対をデ
ータ入出力線へ接続する。書込バッファ１０６は、外部
から与えられる書込データＤINを受け、たとえば互いに
相補なデータの組（ＤIN，ＤINバー）に変換してブロッ
ク１０５のＩ／Ｏ部へ伝達する。なお、データＤINバー
は、データＤINの反転データである。読出バッファ１０
７は、ブロック１０５のＩ／Ｏ部分からのデータを受け
て出力信号ＤOUT として外部へ出力する。クロックジェ
ネレータ１０８は、メモリサイクルの開始、アドレス信
号の取込みタイミングなどを与えるためのロウアドレス
ストローブ信号ＲＡＳバー（ＲＡＳバーは、図面上で
は、ＲＡＳの上に横線を引いたものに対応する）および
コラムアドレスストローブ信号ＣＡＳバー（ＣＡＳバー
は、図面上ではＣＡＳの上に横線を引いたものに対応す
る）等を発生する。
【０００５】クロックジェネレータ１０８からのロウア
ドレスストローブ信号ＲＡＳバーはアドレスバッファ１
０２，ロウデコーダ１０３などへ与えられ、コラムアド
レスストローブ信号ＣＡＳバーはアドレスバッファ１０
２，コラムデコーダ１０４などへ与えられる。
ドレスストローブ信号ＲＡＳバーはアドレスバッファ１
０２，ロウデコーダ１０３などへ与えられ、コラムアド
レスストローブ信号ＣＡＳバーはアドレスバッファ１０
２，コラムデコーダ１０４などへ与えられる。
【０００６】図５に示すように、ロウアドレスストロー
ブ信号ＲＡＳバーは、アドレスバッファ１０２における
行アドレス信号を取込むタイミングを与え、コラムアド
レスストローブ信号ＣＡＳバーはアドレスバッファ１０
２における列アドレス信号を取込むタイミングを与え
る。この構成においては、アドレスバッファ１０２には
行アドレスと列アドレスとが時系列に与えられる。ま
た、ロウデコーダ１０３およびコラムデコーダ１０４に
おけるアドレス信号のデコードのタイミングは、それぞ
れ、ロウアドレスストローブ信号ＲＡＳバー，コラムア
ドレスストローブ信号ＣＡＳバーにより与えられる。
ブ信号ＲＡＳバーは、アドレスバッファ１０２における
行アドレス信号を取込むタイミングを与え、コラムアド
レスストローブ信号ＣＡＳバーはアドレスバッファ１０
２における列アドレス信号を取込むタイミングを与え
る。この構成においては、アドレスバッファ１０２には
行アドレスと列アドレスとが時系列に与えられる。ま
た、ロウデコーダ１０３およびコラムデコーダ１０４に
おけるアドレス信号のデコードのタイミングは、それぞ
れ、ロウアドレスストローブ信号ＲＡＳバー，コラムア
ドレスストローブ信号ＣＡＳバーにより与えられる。
【０００７】図６は、図４に示されるメモリセルアレイ
の要部の構成を示す図であり、点線で示されるブロック
１５０の構成の一例を具体的に示す図である。
の要部の構成を示す図であり、点線で示されるブロック
１５０の構成の一例を具体的に示す図である。
【０００８】図６において、折返しビット線を構成する
１組のビット線ＢＬａ，ＢＬｂが代表的に示される。ビ
ット線ＢＬａ，ＢＬｂは対をなし、折返しビット線対を
構成する。すなわち、ビット線ＢＬａ，ＢＬｂ上には互
いに相補な信号が現れることになる。ビット線ＢＬａ，
ＢＬｂと直交する方向に複数のワード線が設けられる。
ただし、図６においては、１本のワード線ＷＬのみが代
表的に示される。ワード線とビット線との交点にはメモ
リセルが設けられる。したがって、メモリセルは行列状
に配列される。図６においては、ビット線ＢＬａとワー
ド線ＷＬとの交点に設けられる１個のメモリセル１のみ
が代表的に示される。メモリセル１は１トランジスタ・
１キャパシタ型の構成を有し、情報を記憶するメモリ容
量Ｃ０と、ＮチャンネルＮＩＳ（金属−絶縁膜−半導
体）トランジスタＱ０とを備える。
１組のビット線ＢＬａ，ＢＬｂが代表的に示される。ビ
ット線ＢＬａ，ＢＬｂは対をなし、折返しビット線対を
構成する。すなわち、ビット線ＢＬａ，ＢＬｂ上には互
いに相補な信号が現れることになる。ビット線ＢＬａ，
ＢＬｂと直交する方向に複数のワード線が設けられる。
ただし、図６においては、１本のワード線ＷＬのみが代
表的に示される。ワード線とビット線との交点にはメモ
リセルが設けられる。したがって、メモリセルは行列状
に配列される。図６においては、ビット線ＢＬａとワー
ド線ＷＬとの交点に設けられる１個のメモリセル１のみ
が代表的に示される。メモリセル１は１トランジスタ・
１キャパシタ型の構成を有し、情報を記憶するメモリ容
量Ｃ０と、ＮチャンネルＮＩＳ（金属−絶縁膜−半導
体）トランジスタＱ０とを備える。
【０００９】ビット線対ＢＬａ，ＢＬｂ上の信号電位差
を差動増幅するために、フリップフロップ型のセンスア
ンプ２，３が設けられる。センスアンプ２はＮチャネル
ＮＩＳトランジスタＱ１，Ｑ２から構成される。センス
アンプ２は、センスアンプ活性化手段４からの信号に応
答して活性化され、低電位側のビット線電位を接地電位
に放電する。センスアンプ活性化手段４は、センスアン
プ活性化信号Ｓ０に応答してＯＮ状態となりノードＮ１
を接地電位に接続するＮチャネルＮＩＳトランジスタＱ
５から構成される。センスアンプ３は、ＰチャネルＮＩ
ＳトランジスタＱ３，Ｑ４から構成される。センスアン
プ３は、センスアンプ活性化手段５からの信号に応答し
て活性化され、高電位側のビット線電位を電源電位Ｖｃ
ｃに充電する。センスアンプ活性化手段５は、センスア
ンプ活性化信号Ｓ０バー（Ｓ０バーは、図面上ではＳ０
の記号の上に横線を引いたものに対応する）に応答して
ＯＮ状態となりノードＮ２を電源電位Ｖｃｃに接続する
ＰチャネルＮＩＳトランジスタＱ６から構成される。
を差動増幅するために、フリップフロップ型のセンスア
ンプ２，３が設けられる。センスアンプ２はＮチャネル
ＮＩＳトランジスタＱ１，Ｑ２から構成される。センス
アンプ２は、センスアンプ活性化手段４からの信号に応
答して活性化され、低電位側のビット線電位を接地電位
に放電する。センスアンプ活性化手段４は、センスアン
プ活性化信号Ｓ０に応答してＯＮ状態となりノードＮ１
を接地電位に接続するＮチャネルＮＩＳトランジスタＱ
５から構成される。センスアンプ３は、ＰチャネルＮＩ
ＳトランジスタＱ３，Ｑ４から構成される。センスアン
プ３は、センスアンプ活性化手段５からの信号に応答し
て活性化され、高電位側のビット線電位を電源電位Ｖｃ
ｃに充電する。センスアンプ活性化手段５は、センスア
ンプ活性化信号Ｓ０バー（Ｓ０バーは、図面上ではＳ０
の記号の上に横線を引いたものに対応する）に応答して
ＯＮ状態となりノードＮ２を電源電位Ｖｃｃに接続する
ＰチャネルＮＩＳトランジスタＱ６から構成される。
【００１０】イコライズ／プリチャージ手段６は、メモ
リサイクルの開始前および終了後（すなわちスタンバイ
時）に、各ビット線ＢＬａ，ＢＬｂを所定のプリチャー
ジ電位ＶBLにプリチャージし、かつ各ビット線電位をイ
コライズする。通常、プリチャージ電位ＶBLは内部電圧
発生回路により発生され、所定の電位（たとえば電源電
位Ｖｃｃの半分、すなわちＶｃｃ／２の電位）に設定さ
れている。
リサイクルの開始前および終了後（すなわちスタンバイ
時）に、各ビット線ＢＬａ，ＢＬｂを所定のプリチャー
ジ電位ＶBLにプリチャージし、かつ各ビット線電位をイ
コライズする。通常、プリチャージ電位ＶBLは内部電圧
発生回路により発生され、所定の電位（たとえば電源電
位Ｖｃｃの半分、すなわちＶｃｃ／２の電位）に設定さ
れている。
【００１１】さらに、各ビット線対ＢＬａ，ＢＬｂとデ
ータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂとの間には、コラム
デコーダ（図４参照）からのコラムデコード信号Ｙに応
答してＯＮ状態となるＮチャネルＮＩＳトランジスタＱ
１０，Ｑ１１がそれぞれ接続される。データ入出力線対
Ｉ／Ｏａ，Ｉ／Ｏｂは、通常、クロック信号ＣＬＫに応
答してＯＮ状態となるＮチャネルＮＩＳトランジスタＱ
２２，Ｑ２３により所定の電位Ｖ′BLにプリチャージさ
れる。データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂは入出力バ
ッファを介してデータのやり取りを行なう。
ータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂとの間には、コラム
デコーダ（図４参照）からのコラムデコード信号Ｙに応
答してＯＮ状態となるＮチャネルＮＩＳトランジスタＱ
１０，Ｑ１１がそれぞれ接続される。データ入出力線対
Ｉ／Ｏａ，Ｉ／Ｏｂは、通常、クロック信号ＣＬＫに応
答してＯＮ状態となるＮチャネルＮＩＳトランジスタＱ
２２，Ｑ２３により所定の電位Ｖ′BLにプリチャージさ
れる。データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂは入出力バ
ッファを介してデータのやり取りを行なう。
【００１２】図７は、図４および図６に示す従来の半導
体記憶装置の読出時の動作を示す信号波形図である。図
７において、図６に示される符号と同一の符号は対応部
の電位変化を示す。以下、図７を参照して図６に示す従
来の半導体記憶装置の読出動作を説明する。
体記憶装置の読出時の動作を示す信号波形図である。図
７において、図６に示される符号と同一の符号は対応部
の電位変化を示す。以下、図７を参照して図６に示す従
来の半導体記憶装置の読出動作を説明する。
【００１３】時刻Ｔ１以前においてはイコライズ信号Ｅ
Ｑがハイレベルにあり、イコライズ用トランジスタＱ
７，プリチャージ用トランジスタＱ８，Ｑ９はすべてＯ
Ｎ状態にあり、ビット線ＢＬａ，ＢＬｂは所定の電位Ｖ
BLにプリチャージされている。
Ｑがハイレベルにあり、イコライズ用トランジスタＱ
７，プリチャージ用トランジスタＱ８，Ｑ９はすべてＯ
Ｎ状態にあり、ビット線ＢＬａ，ＢＬｂは所定の電位Ｖ
BLにプリチャージされている。
【００１４】時刻Ｔ１においてイコライズ信号ＥＱがハ
イレベルからロウレベルに低下すると、トランジスタＱ
７，Ｑ８，Ｑ９がすべてＯＦＦ状態となり、ビット線Ｂ
Ｌａ，ＢＬｂは電気的にフローティング状態となる。こ
れにより、プリチャージ／イコライズ動作が終了する。
イレベルからロウレベルに低下すると、トランジスタＱ
７，Ｑ８，Ｑ９がすべてＯＦＦ状態となり、ビット線Ｂ
Ｌａ，ＢＬｂは電気的にフローティング状態となる。こ
れにより、プリチャージ／イコライズ動作が終了する。
【００１５】時刻Ｔ２において、ロウデコーダからの行
デコード信号に応答して１本のワード線ＷＬが選択され
ると、ワード線ＷＬの電位がロウレベルからハイレベル
へ移行する。これにより、ワード線ＷＬに接続されるメ
モリセル１のトランジスタＱ０がＯＮ状態となり、メモ
リキャパシタＣ０がビット線ＢＬａ，ＢＬｂに接続され
る。その結果、メモリセル１が有する情報に応じた電位
変化がビット線ＢＬａ，ＢＬｂに生じる。今、メモリセ
ルが情報“１”を記憶している場合には、図７に実線で
示すように、ビット線ＢＬａの電位がプリチャージ電位
よりわずかに上昇し、ビット線ＢＬｂの電位はプリチャ
ージ電位を保持する。
デコード信号に応答して１本のワード線ＷＬが選択され
ると、ワード線ＷＬの電位がロウレベルからハイレベル
へ移行する。これにより、ワード線ＷＬに接続されるメ
モリセル１のトランジスタＱ０がＯＮ状態となり、メモ
リキャパシタＣ０がビット線ＢＬａ，ＢＬｂに接続され
る。その結果、メモリセル１が有する情報に応じた電位
変化がビット線ＢＬａ，ＢＬｂに生じる。今、メモリセ
ルが情報“１”を記憶している場合には、図７に実線で
示すように、ビット線ＢＬａの電位がプリチャージ電位
よりわずかに上昇し、ビット線ＢＬｂの電位はプリチャ
ージ電位を保持する。
【００１６】ビット線対ＢＬａ，ＢＬｂ上の読出信号電
位が確定すると、時刻Ｔ３においてセンスアンプ活性化
信号Ｓ０，Ｓ０バーがそれぞれ上昇，下降し始める。こ
れにより、トランジスタＱ５，Ｑ６がＯＮ状態となり、
ノードＮ１は接地電位、ノードＮ２は電源４電位Ｖｃｃ
にそれぞれ充放電される。この結果、フリップフロップ
型センスアンプ２，３がともに活性化され、ビット線Ｂ
Ｌａ，ＢＬｂのうち高電位側のビット線ＢＬａの電位が
センスアンプ３を介して電源電位Ｖｃｃまで充放電さ
れ、低電位側のビット線ＢＬｂの電位がセンスアンプ２
を介して接地電位まで放電される。すなわち、ビット線
対ＢＬａ，ＢＬｂ上に生じていた微小な信号電位差が増
幅される。
位が確定すると、時刻Ｔ３においてセンスアンプ活性化
信号Ｓ０，Ｓ０バーがそれぞれ上昇，下降し始める。こ
れにより、トランジスタＱ５，Ｑ６がＯＮ状態となり、
ノードＮ１は接地電位、ノードＮ２は電源４電位Ｖｃｃ
にそれぞれ充放電される。この結果、フリップフロップ
型センスアンプ２，３がともに活性化され、ビット線Ｂ
Ｌａ，ＢＬｂのうち高電位側のビット線ＢＬａの電位が
センスアンプ３を介して電源電位Ｖｃｃまで充放電さ
れ、低電位側のビット線ＢＬｂの電位がセンスアンプ２
を介して接地電位まで放電される。すなわち、ビット線
対ＢＬａ，ＢＬｂ上に生じていた微小な信号電位差が増
幅される。
【００１７】センスアンプ２，３の増幅動作の後、時刻
Ｔ４において、コラムデコーダからのコラムデコード信
号Ｙがハイレベルになると、トランジスタＱ１０，Ｑ１
１がＯＮ状態となり、ビット線対ＢＬａ，ＢＬｂ上の電
位がデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上に伝達され
る。このデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上に伝達
された電位は、図示しないプリアンプ等の増幅手段によ
り増幅された後、データ出力バッファ、外部出力端子
（図示せず）を介して外部に伝達される。
Ｔ４において、コラムデコーダからのコラムデコード信
号Ｙがハイレベルになると、トランジスタＱ１０，Ｑ１
１がＯＮ状態となり、ビット線対ＢＬａ，ＢＬｂ上の電
位がデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上に伝達され
る。このデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上に伝達
された電位は、図示しないプリアンプ等の増幅手段によ
り増幅された後、データ出力バッファ、外部出力端子
（図示せず）を介して外部に伝達される。
【００１８】データの外部出力端子への伝達が終了する
と、時刻Ｔ５においてワード線ＷＬの電位がハイレベル
からローレベルに低下し、コラムデコード信号Ｙのレベ
ルもハイレベルからローレベルに低下する。これによ
り、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上の電位はプ
リチャージ電位に戻る。
と、時刻Ｔ５においてワード線ＷＬの電位がハイレベル
からローレベルに低下し、コラムデコード信号Ｙのレベ
ルもハイレベルからローレベルに低下する。これによ
り、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上の電位はプ
リチャージ電位に戻る。
【００１９】次に、時刻Ｔ６において、センスアンプ活
性化信号Ｓ０，Ｓ０バーがローレベルおよびハイレベル
へとそれぞれ移行し、センスアンプ２，３がともに不活
性状態とされる。このときまた、イコライズ信号ＥＱが
ハイレベルとなり、プリチャージ／イコライズ手段６が
活性化され、ビット線対ＢＬａ，ＢＬｂが所定の電位Ｖ
BLにプリチャージされ、かつ各ビット線対ＢＬａ，ＢＬ
ｂの電位がイコライズされる。上述の動作がデータ読出
時における動作の概略である。
性化信号Ｓ０，Ｓ０バーがローレベルおよびハイレベル
へとそれぞれ移行し、センスアンプ２，３がともに不活
性状態とされる。このときまた、イコライズ信号ＥＱが
ハイレベルとなり、プリチャージ／イコライズ手段６が
活性化され、ビット線対ＢＬａ，ＢＬｂが所定の電位Ｖ
BLにプリチャージされ、かつ各ビット線対ＢＬａ，ＢＬ
ｂの電位がイコライズされる。上述の動作がデータ読出
時における動作の概略である。
【００２０】一方、データ書込時においては、信号波形
のタイミングは図７に示されるものと同様であり、デー
タの流れが読出時と逆方向になり、読出バッファ→デー
タ入出力線対→選択されたメモリセルとなる。すなわ
ち、書込バッファ（図示せず）により外部から与えられ
る書込データが相補の形（たとえばＤIN，ＤINバー）で
データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上に伝達される。
時刻Ｔ１からＴ３までの動作のシーケンスを経た後に、
時刻Ｔ４においてコラムデコード信号Ｙがローレベルか
らハイレベルになると、トランジスタＱ１０，Ｑ１１が
ＯＮ状態となり、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ
上の信号電位が選択されたメモリセルへ伝達されること
になる。このようにして書込が行なわれる。
のタイミングは図７に示されるものと同様であり、デー
タの流れが読出時と逆方向になり、読出バッファ→デー
タ入出力線対→選択されたメモリセルとなる。すなわ
ち、書込バッファ（図示せず）により外部から与えられ
る書込データが相補の形（たとえばＤIN，ＤINバー）で
データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上に伝達される。
時刻Ｔ１からＴ３までの動作のシーケンスを経た後に、
時刻Ｔ４においてコラムデコード信号Ｙがローレベルか
らハイレベルになると、トランジスタＱ１０，Ｑ１１が
ＯＮ状態となり、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ
上の信号電位が選択されたメモリセルへ伝達されること
になる。このようにして書込が行なわれる。
【００２１】このとき、センスアンプ２，３も時刻Ｔ３
において活性化されており、ワード線ＷＬの電位のハイ
レベルへの移行によりビット線ＢＬａ，ＢＬｂ上へ表わ
れた信号電位差を増幅している。しかし、外部から書込
バッファによりデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上
に書込データが伝達されているため、たとえセンスアン
プ２，３により増幅された信号レベルと書込データの信
号電位レベルとが逆であっても、書込データに応じて信
号電位がビット線対ＢＬａ，ＢＬｂ上に現れることにな
る。これにより、書込データの選択メモリセルへの書込
がＯＮ状態のトランジスタＱ０を介して行われることに
なる。
において活性化されており、ワード線ＷＬの電位のハイ
レベルへの移行によりビット線ＢＬａ，ＢＬｂ上へ表わ
れた信号電位差を増幅している。しかし、外部から書込
バッファによりデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂ上
に書込データが伝達されているため、たとえセンスアン
プ２，３により増幅された信号レベルと書込データの信
号電位レベルとが逆であっても、書込データに応じて信
号電位がビット線対ＢＬａ，ＢＬｂ上に現れることにな
る。これにより、書込データの選択メモリセルへの書込
がＯＮ状態のトランジスタＱ０を介して行われることに
なる。
【００２２】
【発明が解決しようとする課題】上述のように、従来の
半導体記憶装置の構成においては、データの読出時にお
いて、ビット線対ＢＬａ，ＢＬｂとデータ入出力線対Ｉ
／Ｏａ，Ｉ／ＯｂがトランジスタＱ１０，Ｑ１１を介し
て接続される。メモリセルに記憶されたデータを高速に
読出すためには、このビット線対をデータ入出力線対と
の接続をできるだけ速く行なうことが好ましい。
半導体記憶装置の構成においては、データの読出時にお
いて、ビット線対ＢＬａ，ＢＬｂとデータ入出力線対Ｉ
／Ｏａ，Ｉ／ＯｂがトランジスタＱ１０，Ｑ１１を介し
て接続される。メモリセルに記憶されたデータを高速に
読出すためには、このビット線対をデータ入出力線対と
の接続をできるだけ速く行なうことが好ましい。
【００２３】しかしながら、図７において、たとえばワ
ード線ＷＬの電位の立上り時刻Ｔ２からセンスアンプ
２，３が活性化されるセンス開始時刻Ｔ３との間に、ビ
ット線対とデータ入出力線対との接続を行なった場合、
データ入出力線の有する負荷容量がビット線に加わるの
で、ビット線上の読出信号レベルは低下し、センスアン
プが確実なセンス動作を行なうことができなくなり、場
合によっては誤動作が生じる恐れもある。したがって、
ビット線対とデータ入出力線対との接続は、センスアン
プ２，３が活性化され、ビット線対ＢＬａ，ＢＬｂ上の
信号電位が確定した後に行なう必要がある。
ード線ＷＬの電位の立上り時刻Ｔ２からセンスアンプ
２，３が活性化されるセンス開始時刻Ｔ３との間に、ビ
ット線対とデータ入出力線対との接続を行なった場合、
データ入出力線の有する負荷容量がビット線に加わるの
で、ビット線上の読出信号レベルは低下し、センスアン
プが確実なセンス動作を行なうことができなくなり、場
合によっては誤動作が生じる恐れもある。したがって、
ビット線対とデータ入出力線対との接続は、センスアン
プ２，３が活性化され、ビット線対ＢＬａ，ＢＬｂ上の
信号電位が確定した後に行なう必要がある。
【００２４】このため、従来の半導体記憶装置では、読
出動作の高速化を図る上で限界があり、アクセス時間を
より短縮することが困難であるという問題があった。
出動作の高速化を図る上で限界があり、アクセス時間を
より短縮することが困難であるという問題があった。
【００２５】それゆえに、この発明の目的は、従来の半
導体記憶装置に比べて読出動作のアクセス時間がより短
縮化された半導体記憶装置を提供することである。
導体記憶装置に比べて読出動作のアクセス時間がより短
縮化された半導体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、複数のワード線と、ワード線と交差し
て配置される複数組のビット線対と、ワード線とビット
線対との各交点に配置された複数のメモリセルと、ワー
ド線の１本を選択するためのワード線選択手段と、ビッ
ト線対の１組を選択するためのビット線対選択手段と、
ビット線対毎に設けられ、それぞれ対応するビット線対
の電位差を増幅するための複数のビット線対電位差増幅
手段と、データ入出力線対と、ビット線対とデータ入出
力線対との間に設けられ、ビット線対選択手段の出力に
応答して選択されたビット線対とデータ入出力線対とを
結合するための複数のゲート手段と、ゲート電極が一方
のデータ入出力線に接続され、ドレイン電極にデータ入
出力線対イコライズレベルに対してしきい値電圧だけ高
い電位レベルが与えられ、ソース電極が他方のデータ入
出力線に接続される第１のトランジスタと、ゲート電極
が他方のデータ入出力線に接続され、ドレイン電極にデ
ータ入出力線対イコライズレベルに対してしきい値電圧
だけ高い電位レベルが与えられ、ソース電極が一方のデ
ータ入出力線に接続される第２のトランジスタとを備え
て構成される。
導体記憶装置は、複数のワード線と、ワード線と交差し
て配置される複数組のビット線対と、ワード線とビット
線対との各交点に配置された複数のメモリセルと、ワー
ド線の１本を選択するためのワード線選択手段と、ビッ
ト線対の１組を選択するためのビット線対選択手段と、
ビット線対毎に設けられ、それぞれ対応するビット線対
の電位差を増幅するための複数のビット線対電位差増幅
手段と、データ入出力線対と、ビット線対とデータ入出
力線対との間に設けられ、ビット線対選択手段の出力に
応答して選択されたビット線対とデータ入出力線対とを
結合するための複数のゲート手段と、ゲート電極が一方
のデータ入出力線に接続され、ドレイン電極にデータ入
出力線対イコライズレベルに対してしきい値電圧だけ高
い電位レベルが与えられ、ソース電極が他方のデータ入
出力線に接続される第１のトランジスタと、ゲート電極
が他方のデータ入出力線に接続され、ドレイン電極にデ
ータ入出力線対イコライズレベルに対してしきい値電圧
だけ高い電位レベルが与えられ、ソース電極が一方のデ
ータ入出力線に接続される第２のトランジスタとを備え
て構成される。
【００２７】
【作用】この発明においては、第１および第２のトラン
ジスタによって、データ入出力線対の電位差を増幅す
る。そのため、読出時において、選択されたビット線対
とデータ入出力線対との結合のタイミングを早めても、
ビット線対にわずかな電位差すなわち読出データがあれ
ば、第１および第２のトランジスタはそれを増幅し、正
確な読出が行なわれ、読出時における高速アクセスが可
能となる。
ジスタによって、データ入出力線対の電位差を増幅す
る。そのため、読出時において、選択されたビット線対
とデータ入出力線対との結合のタイミングを早めても、
ビット線対にわずかな電位差すなわち読出データがあれ
ば、第１および第２のトランジスタはそれを増幅し、正
確な読出が行なわれ、読出時における高速アクセスが可
能となる。
【００２８】
【実施例】図１は、この発明の一実施例に係る半導体記
憶装置の主要部分の構成を示した回路図であり、従来例
の図６に対応している。なお、この発明の一実施例に係
る半導体記憶装置の全体の構成は、図４に示す従来例と
同様であるので、その図示を省略する。
憶装置の主要部分の構成を示した回路図であり、従来例
の図６に対応している。なお、この発明の一実施例に係
る半導体記憶装置の全体の構成は、図４に示す従来例と
同様であるので、その図示を省略する。
【００２９】図１において、データ入出力線対Ｉ／Ｏ
ａ，Ｉ／Ｏｂには、フリップフロップ型の電位差増幅回
路７が設けられている。この電位差増幅回路７は、トラ
ンジスタＱ３１，Ｑ３２を含む。トランジスタＱ３１，
Ｑ３２の各ソースには、高レベルの電圧Ｖ′BL＋ΔＶが
与えられている。トランジスタＱ３１のゲートはトラン
ジスタＱ３２のドレインに接続されている。トランジス
タＱ３２のゲートはトランジスタＱ３１のドレインに接
続されている。トランジスタ３１のドレンインには、デ
ータ入出力線Ｉ／Ｏａが接続されている。トランジスタ
Ｑ３２のドレインには、データ入出力Ｉ／Ｏｂが接続さ
れている。図１に示す実施例のその他の構成は、図６に
示す従来の半導体記憶装置と同様であり、相当する部分
には同一の参照番号を付し、その説明を省略する。
ａ，Ｉ／Ｏｂには、フリップフロップ型の電位差増幅回
路７が設けられている。この電位差増幅回路７は、トラ
ンジスタＱ３１，Ｑ３２を含む。トランジスタＱ３１，
Ｑ３２の各ソースには、高レベルの電圧Ｖ′BL＋ΔＶが
与えられている。トランジスタＱ３１のゲートはトラン
ジスタＱ３２のドレインに接続されている。トランジス
タＱ３２のゲートはトランジスタＱ３１のドレインに接
続されている。トランジスタ３１のドレンインには、デ
ータ入出力線Ｉ／Ｏａが接続されている。トランジスタ
Ｑ３２のドレインには、データ入出力Ｉ／Ｏｂが接続さ
れている。図１に示す実施例のその他の構成は、図６に
示す従来の半導体記憶装置と同様であり、相当する部分
には同一の参照番号を付し、その説明を省略する。
【００３０】次に、図１に示す電位差増幅回路７の作用
を説明する。トランジスタＱ３１，Ｑ３２の各ソースに
は、前述したように、電圧Ｖ′BL＋ΔＶが与えられる。
ここで、ΔＶは適当な値、たとえば、トランジスタＱ３
１，Ｑ３２の閾値電圧｜ＶTP｜に選ばれている。そのた
め、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂにわずかな電
位差が生じると、各データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏ
ｂの電位に応じて、トランジスタＱ３１，Ｑ３２が相補
的にＯＮまたはＯＦＦ状態となる。たとえば、データ入
出力線Ｉ／Ｏａの電位がデータ入出力線Ｉ／Ｏｂの電位
よりも高い場合は、トランジスタＱ３１がＯＮ状態とな
り、トランジスタＱ３２がＯＦＦ状態となる。その結
果、データ入出力線Ｉ／Ｏａの電位が電圧Ｖ′BL＋ΔＶ
−｜ＶTP｜まで高められる。逆に、データ入出力線Ｉ／
Ｏｂの電位がデータ入出力線Ｉ／Ｏａの電位よりも高い
場合は、トランジスタＱ３１がＯＦＦ状態となり、トラ
ンジスタＱ３２がＯＮ状態となる。その結果、データ入
出力線Ｉ／Ｏｂの電位が電圧Ｖ′BL＋ΔＶ−｜ＶTP｜ま
で高められる。このように、電位差増幅回路７は、デー
タ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂに生じた微小電位差
を、ただちに増幅する。
を説明する。トランジスタＱ３１，Ｑ３２の各ソースに
は、前述したように、電圧Ｖ′BL＋ΔＶが与えられる。
ここで、ΔＶは適当な値、たとえば、トランジスタＱ３
１，Ｑ３２の閾値電圧｜ＶTP｜に選ばれている。そのた
め、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂにわずかな電
位差が生じると、各データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏ
ｂの電位に応じて、トランジスタＱ３１，Ｑ３２が相補
的にＯＮまたはＯＦＦ状態となる。たとえば、データ入
出力線Ｉ／Ｏａの電位がデータ入出力線Ｉ／Ｏｂの電位
よりも高い場合は、トランジスタＱ３１がＯＮ状態とな
り、トランジスタＱ３２がＯＦＦ状態となる。その結
果、データ入出力線Ｉ／Ｏａの電位が電圧Ｖ′BL＋ΔＶ
−｜ＶTP｜まで高められる。逆に、データ入出力線Ｉ／
Ｏｂの電位がデータ入出力線Ｉ／Ｏａの電位よりも高い
場合は、トランジスタＱ３１がＯＦＦ状態となり、トラ
ンジスタＱ３２がＯＮ状態となる。その結果、データ入
出力線Ｉ／Ｏｂの電位が電圧Ｖ′BL＋ΔＶ−｜ＶTP｜ま
で高められる。このように、電位差増幅回路７は、デー
タ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂに生じた微小電位差
を、ただちに増幅する。
【００３１】図２は、図１に示す実施例の読出動作にお
ける信号波形図である。以下、この図２を参照して、図
１に示す実施例の利点を説明する。
ける信号波形図である。以下、この図２を参照して、図
１に示す実施例の利点を説明する。
【００３２】図２を図７と対比して分かるように、図１
に示す実施例の読出時の動作は、図６に示す従来の半導
体記憶装置とほぼ同様である。ただし、図１に示す実施
例では、選択されたビット線対ＢＬａ，ＢＬｂとデータ
入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂとを接続するタイミング
Ｔ４が、図６に示す従来の半導体記憶装置に比べて早め
られている。なぜならば、ビット線対ＢＬａ，ＢＬｂか
らデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂに伝達される電
位差がたとえ微小であっても、その微小電位差は電位差
増幅回路７によって正確に増幅されるからである。すな
わち、ビット線対ＢＬａ，ＢＬｂの電位差がセンスアン
プ２，３により増幅されて所定の値に確定するまで、ビ
ット線対ＢＬａ，ＢＬｂとデータ入出力線対Ｉ／Ｏａ，
Ｉ／Ｏｂとの接続を待機する必要がない。したがって、
図２に示すように、センスアンプ２，３が活性化された
時刻Ｔ３の直後にビット線対ＢＬａ，ＢＬｂとデータ入
出力線対Ｉ／Ｏａ，Ｉ／Ｏｂとを接続することができ
る。さらにいえば、図１の実施例では、原理的には、セ
ンスアンプ２，３が活性化される時刻Ｔ３の前に、ビッ
ト線対ＢＬａ，ＢＬｂとデータ入出力線対Ｉ／Ｏａ，Ｉ
／Ｏｂとを接続することも可能である。
に示す実施例の読出時の動作は、図６に示す従来の半導
体記憶装置とほぼ同様である。ただし、図１に示す実施
例では、選択されたビット線対ＢＬａ，ＢＬｂとデータ
入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂとを接続するタイミング
Ｔ４が、図６に示す従来の半導体記憶装置に比べて早め
られている。なぜならば、ビット線対ＢＬａ，ＢＬｂか
らデータ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂに伝達される電
位差がたとえ微小であっても、その微小電位差は電位差
増幅回路７によって正確に増幅されるからである。すな
わち、ビット線対ＢＬａ，ＢＬｂの電位差がセンスアン
プ２，３により増幅されて所定の値に確定するまで、ビ
ット線対ＢＬａ，ＢＬｂとデータ入出力線対Ｉ／Ｏａ，
Ｉ／Ｏｂとの接続を待機する必要がない。したがって、
図２に示すように、センスアンプ２，３が活性化された
時刻Ｔ３の直後にビット線対ＢＬａ，ＢＬｂとデータ入
出力線対Ｉ／Ｏａ，Ｉ／Ｏｂとを接続することができ
る。さらにいえば、図１の実施例では、原理的には、セ
ンスアンプ２，３が活性化される時刻Ｔ３の前に、ビッ
ト線対ＢＬａ，ＢＬｂとデータ入出力線対Ｉ／Ｏａ，Ｉ
／Ｏｂとを接続することも可能である。
【００３３】上記のごとく、図１に示す実施例では、選
択されたビット線対とデータ入出力線対との接続タイミ
ングを、従来の半導体記憶装置に比べて速くすることが
できるので、読出動作時におけるアクセスの高速化を図
ることができる。
択されたビット線対とデータ入出力線対との接続タイミ
ングを、従来の半導体記憶装置に比べて速くすることが
できるので、読出動作時におけるアクセスの高速化を図
ることができる。
【００３４】図１に示す実施例では、電位差増幅回路７
として、Ｐチャネル型ＭＯＳトランジスタＱ３１，Ｑ３
２で構成されたものを用いたが、電位差増幅回路７の構
成は、種々の変形が可能である。たとえば、図３に示す
ように、２つのＰチャネルＭＯＳトランジスタＱ３１，
Ｑ３２と、２つのＮチャネルＭＯＳトランジスタＱ３
３，Ｑ３４とで、電位差増幅回路を構成するようにして
もよい。図３において、トランジスタＱ３１，Ｑ３２の
各ソースには、電圧Ｖ′BL＋ΔＶが与えられている。ト
ランジスタＱ３１のゲートはトランジスタＱ３２のドレ
インおよびトランジスタＱ３３のゲートに接続されてい
る。トランジスタＱ３２のゲートは、トランジスタＱ３
１のドレインおよびトランジスタＱ３４のゲートに接続
されている。トランジスタＱ３１のドレインは、トラン
ジスタＱ３３のドレインおよびデータ入出力線Ｉ／Ｏａ
に接続されている。トランジスタＱ３２のドレインは、
トランジスタＱ３４のドレインおよびデータ入出力線Ｉ
／Ｏｂに接続されている。トランジスタＱ３３，Ｑ３４
の各ソースは、接地されている。
として、Ｐチャネル型ＭＯＳトランジスタＱ３１，Ｑ３
２で構成されたものを用いたが、電位差増幅回路７の構
成は、種々の変形が可能である。たとえば、図３に示す
ように、２つのＰチャネルＭＯＳトランジスタＱ３１，
Ｑ３２と、２つのＮチャネルＭＯＳトランジスタＱ３
３，Ｑ３４とで、電位差増幅回路を構成するようにして
もよい。図３において、トランジスタＱ３１，Ｑ３２の
各ソースには、電圧Ｖ′BL＋ΔＶが与えられている。ト
ランジスタＱ３１のゲートはトランジスタＱ３２のドレ
インおよびトランジスタＱ３３のゲートに接続されてい
る。トランジスタＱ３２のゲートは、トランジスタＱ３
１のドレインおよびトランジスタＱ３４のゲートに接続
されている。トランジスタＱ３１のドレインは、トラン
ジスタＱ３３のドレインおよびデータ入出力線Ｉ／Ｏａ
に接続されている。トランジスタＱ３２のドレインは、
トランジスタＱ３４のドレインおよびデータ入出力線Ｉ
／Ｏｂに接続されている。トランジスタＱ３３，Ｑ３４
の各ソースは、接地されている。
【００３５】次に、図３に示す他の実施例の電位差増幅
回路の動作を説明する。まず、データ入出力線Ｉ／Ｏａ
の電位がデータ入出力線Ｉ／Ｏｂの電位よりも高い場合
は、トランジスタＱ３１，Ｑ３４がＯＮ状態となり、ト
ランジスタＱ３２，Ｑ３３がＯＦＦ状態となる。その結
果、データ入出力線Ｉ／Ｏａの電位が電圧Ｖ′BL＋ΔＶ
−｜ＶTP｜まで高められ、データ入出力線Ｉ／Ｏｂの電
位が接地電位まで下げられる。逆に、データ入出力線Ｉ
／Ｏｂの電位がデータ入出力線Ｉ／Ｏａの電位よりも高
い場合は、トランジスタＱ３２，Ｑ３３がＯＮ状態とな
り、トランジスタＱ３１，Ｑ３４がＯＦＦ状態となる。
その結果、データ入出力線Ｉ／Ｏｂの電位が電圧Ｖ′BL
＋ΔＶ−｜ＶTP｜まで高められ、データ入出力線Ｉ／Ｏ
ａの電位が接地電位まで下げられる。このように、図３
に示す電位差増幅回路は、データ入出力線Ｉ／Ｏａ，Ｉ
／Ｏｂの一方の電位を上昇させ、他方の電位を下降させ
るため、図１に示す電位差増幅回路７のように高電位側
のデータ入出力線の電位のみを上昇させるものに比べ
て、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂの電位差をよ
り大きく増幅することができる。
回路の動作を説明する。まず、データ入出力線Ｉ／Ｏａ
の電位がデータ入出力線Ｉ／Ｏｂの電位よりも高い場合
は、トランジスタＱ３１，Ｑ３４がＯＮ状態となり、ト
ランジスタＱ３２，Ｑ３３がＯＦＦ状態となる。その結
果、データ入出力線Ｉ／Ｏａの電位が電圧Ｖ′BL＋ΔＶ
−｜ＶTP｜まで高められ、データ入出力線Ｉ／Ｏｂの電
位が接地電位まで下げられる。逆に、データ入出力線Ｉ
／Ｏｂの電位がデータ入出力線Ｉ／Ｏａの電位よりも高
い場合は、トランジスタＱ３２，Ｑ３３がＯＮ状態とな
り、トランジスタＱ３１，Ｑ３４がＯＦＦ状態となる。
その結果、データ入出力線Ｉ／Ｏｂの電位が電圧Ｖ′BL
＋ΔＶ−｜ＶTP｜まで高められ、データ入出力線Ｉ／Ｏ
ａの電位が接地電位まで下げられる。このように、図３
に示す電位差増幅回路は、データ入出力線Ｉ／Ｏａ，Ｉ
／Ｏｂの一方の電位を上昇させ、他方の電位を下降させ
るため、図１に示す電位差増幅回路７のように高電位側
のデータ入出力線の電位のみを上昇させるものに比べ
て、データ入出力線対Ｉ／Ｏａ，Ｉ／Ｏｂの電位差をよ
り大きく増幅することができる。
【００３６】
【発明の効果】以上のように、この発明によれば、デー
タ入出力線対に第１および第２のトランジスタを接続
し、第１および第２のトランジスタのドレイン電極に入
出力線対イコライズレベルに対してしきい値電圧だけ高
い電位レベルを与え、第１および第２のトランジスタに
よってデータ入出力線対の電位差を増幅するようにした
ので、選択されたビット線対とデータ入出力線対との結
合のタイミングを早めてもビット線対にわずかな電位差
があれば、それを増幅し、正確な読出を行なうことがで
き、読出時における高速アクセスが可能となる。
タ入出力線対に第１および第２のトランジスタを接続
し、第１および第２のトランジスタのドレイン電極に入
出力線対イコライズレベルに対してしきい値電圧だけ高
い電位レベルを与え、第１および第２のトランジスタに
よってデータ入出力線対の電位差を増幅するようにした
ので、選択されたビット線対とデータ入出力線対との結
合のタイミングを早めてもビット線対にわずかな電位差
があれば、それを増幅し、正確な読出を行なうことがで
き、読出時における高速アクセスが可能となる。
【図１】この発明の一実施例の主要部分の構成を示した
回路図である。
回路図である。
【図２】図１に示す実施例の読出時における信号波形図
である。
である。
【図３】データ入出力線対の電位差を増幅するための電
位差増幅回路の他の構成例を示す回路図である。
位差増幅回路の他の構成例を示す回路図である。
【図４】従来の半導体記憶装置の全体構成を示すブロッ
ク図である。
ク図である。
【図５】図４に示す従来の半導体記憶装置におけるアド
レス取込みタイミングを示すタイミングチャートであ
る。
レス取込みタイミングを示すタイミングチャートであ
る。
【図６】図４に示す従来の半導体記憶装置の主要部分の
構成を示す回路図である。
構成を示す回路図である。
【図７】図４および図６に示す従来の半導体記憶装置の
読出動作時における信号波形図である。
読出動作時における信号波形図である。
１ メモリセル ２，３ センスアンプ ＷＬ ワード線 ＢＬａ，ＢＬｂ ビット線対 Ｉ／Ｏａ，Ｉ／Ｏｂ データ入出力線対 Ｑ１０，Ｑ１１ ビット線対とデータ入出力線対との接
続用トランジスタ ７ データ入出力線対の電位差増幅回路 １０１ メモリセルアレイ １０２ アドレスバッファ １０３ ロウデコーダ １０４ コラムデコーダ １０５ （センスアンプ＋Ｉ／Ｏ）ブロック
続用トランジスタ ７ データ入出力線対の電位差増幅回路 １０１ メモリセルアレイ １０２ アドレスバッファ １０３ ロウデコーダ １０４ コラムデコーダ １０５ （センスアンプ＋Ｉ／Ｏ）ブロック
フロントページの続き (56)参考文献 特開 平４−216394（ＪＰ，Ａ) 特開 平１−169798（ＪＰ，Ａ) 特開 平１−185896（ＪＰ，Ａ) 特開 平１−199393（ＪＰ，Ａ) 特開 平２−9081（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 複数のワード線と、 前記ワード線と交差して配置される複数組のビット線対
と、 前記ワード線と前記ビット線対との各交点に配置された
複数のメモリセルと、 前記ワード線の１本を選択するためのワード線選択手段
と、 前記ビット線対の１組を選択するためのビット線対選択
手段と、 前記ビット線対ごとに設けられ、それぞれ対応するビッ
ト線対の電位差を増幅するための複数のビット線対電位
差増幅手段と、 データ入出力線対と、 各前記ビット線対と前記データ入出力線対との間に設け
られ、前記ビット線対選択手段の出力に応答して、選択
されたビット線対と前記データ入出力線対とを結合する
ための複数のゲート手段と、 そのゲート電極が一方のデータ入出力線に接続され、そ
のドレイン電極にデータ入出力線対イコライズレベルに
対してしきい値電圧だけ高い電位レベルが与えられ、そ
のソース電極が他方のデータ入出力線に接続される第１
のトランジスタと、 そのゲート電極が他方のデータ入出力線に接続され、そ
のドレイン電極にデータ入出力線対イコライズレベルに
対してしきい値電圧だけ高い電位レベルが与えられ、そ
のソース電極が一方のデータ入出力線に接続される第２
のトランジスタとを備えた、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400688A JP2668165B2 (ja) | 1990-12-06 | 1990-12-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400688A JP2668165B2 (ja) | 1990-12-06 | 1990-12-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209394A JPH04209394A (ja) | 1992-07-30 |
| JP2668165B2 true JP2668165B2 (ja) | 1997-10-27 |
Family
ID=18510571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400688A Expired - Lifetime JP2668165B2 (ja) | 1990-12-06 | 1990-12-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668165B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000100172A (ja) | 1998-07-22 | 2000-04-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000243086A (ja) | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685357B2 (ja) * | 1990-12-14 | 1997-12-03 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-12-06 JP JP2400688A patent/JP2668165B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04209394A (ja) | 1992-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970527 |