JPH01199393A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック型半導体記憶装置に関し、特に
データ読出時におけるアクセス時間を大幅に短縮するこ
とができるダイナミック型半導体記憶装置の構成に関す
る。

［従来の技術］ 近年、たとえばダイナミック型ＭＯＳＲＡＭ（ＭＯＳ）
ランジスタを用いたランダム書アクセス・メモリ）等の
高集積メモリ装置に対しては、その記憶容量を増大させ
るための高集積化とともに、アクセス時間（データ読出
しに要する時間）を大幅に短縮することによる読出動作
の高速化が望まれている。

第５図は従来から用いられている半導体記憶装置の全体
の構成を概略的に示す図である。まず第５図を参照して
従来の半導体記憶装置の構成について説明する。

第５図を参照して、従来の半導体記憶装置は、折返しビ
ット線構成を有するように行および列状に配列される複
数個のメモリセルを有するメモリセルアレイ１０１と、
外部から与えられるアドレス信号ＡＤＤを受けて内部行
アドレスおよび内部列アドレスを発生するアドレスバッ
ファ１０２と、アドレスバッファ１０２からの内部行ア
ドレスを受けてメモリセルアレイ１０１から１行のメモ
リセルを選択するローデコーダ１０３と、アドレスバッ
ファ１０２からの内部列アドレス信号に応答してメモリ
セルアレイ１０１から１列（１組のビット線対）を選択
するコラムデコーダ１０４と、ビット線対上の信号電位
差を増幅するとともに、コラムデコーダ１０４からのコ
ラムデコード信号に応答して、選択されたビット線対を
データ入出力へ接続するための（センスアンプ＋！１０
）ブロック１０５と、外部から与えられる書込データＤ
ＩＮを受けてたとえば互いに相補なデータの組（Ｄ＋　
Ｎ　Ｉ　Ｄ＋　Ｎ　）に変換してブロック１０５のＩ１
０部へ伝達する書込バッファ１０６と、ブロック１０５
の１１０部分からのデータを受けて出力信号Ｄｏ　ＬＩ
　Ｔとして外部へ出力するための読出バッファ１０７と
、メモリサイクルの開始、アドレス信号の取込みタイミ
ングなどを与えるための信号ＲＡＳ　（ローアドレスス
トローブ信号）およびＣＡＳ　（コラムアドレスストロ
ーブ信号）を発生するクロック発生器１０８とから構成
される。

クロック発生器１０８からのローアドレスストローブ信
号ＲＡＳはアドレスバッファ１ｏ２、ローデコーダ１０
３などへ与えられ、コラムアドレスストローブ信号ＣＡ
Ｓはアドレスバッファ１０２、コラムデコーダ１０４な
どへ与えられる。

第６図に示すように、ローアドレスストローブ信号ＲＡ
Ｓは、アドレスバッファ１０２における行アドレスを取
込むためのタイミングを与え、コラムアドレスストロー
ブ信号ＣＡＳはアドレスバッファ１０２における列アド
レスを取込むタイミングを与える。この構成においては
、アドレスバッファ１０２へは行アドレスと列アドレス
とが時系列的に与えられる構成となっている。また、ロ
ーデコーダ１０３およびコラムデコーダ１０４における
アドレス信号のデコードのタイミングはそれぞれ信号Ｒ
ＡＳ、ＣＡＳにより与えられる。

第７図は第５図に示されるメモリセルアレイ部の要部の
構成を示す図であり、点線で示されるブロック１５０の
構成の一例を具体的に示す図である。

第７図を参照して、折返しビット線を構成する１組のビ
ット線対ＢＬ、ＢＬが代表的に示され、またメモリセル
の１行を選択するためのワード線も１本のワード線ＷＬ
が代表的に示される。さらに、行および列状に配列され
る複数個のメモリセルのうちビット線ＢＬとワード線Ｗ
Ｌとの交点に配設されるメモリセル１が代表的に示され
る。

メモリセル１は、情報を電荷の形態で記憶するメモリキ
ャパシタＣＯと、ワード線ＷＬが選択されたときにオン
状態となってメモリキャパシタＣＯをビット線ＢＬに接
続するためのｎチャネルＭＩｓ（金属−絶縁膜一半導体
構造）トランジスタＱＯとから構成される。メモリキャ
パシタのセルプレート（キャパシタの一方電極）は所定
の電位ＶｓＧに接続される。

ビット線対ＢＬ、ＢＬ上に現われる信号電位差を差動的
に増幅するために、センスアンプ活性化回路部分４．５
によりそれぞれ活性化されるフリップフロップ型のセン
スアンプ２．３が設けられる。センスアンプ２は、その
ゲートがビット線ＢＬに接続され、その一方導通端子が
ビット線ＢＬに接続され、その他方導通端子がノードＮ
１に接続されるｎチャネルＭＩＳトランジスタＱ１と、
そのゲートがビット線ＢＬに接続され、その一方導通端
子がビット線ＢＬに接続され、その他方導通端子がノー
ドＮ１に接続されるｎチャネルＭＩＳトランジスタＱ２
とから構成される。センスアンプ２を活性化するための
センスアンプ活性化回路部分４は、センスアンプ活性化
信号ＳＯに応答してオン状態となり、ノードＮ１を接地
電位に接続するｎチャネルＭＩＳトランジスタＱ５から
構成される。

センスアンプ３は、そのゲートがビット線ＢＬに接続さ
れ、その一方導通端子がビット線ＢＬに接続され、その
他方導通端子がノードＮ２に接続されるｐチャネルＭＩ
Ｓ）ランジスタＱ３と、そのゲートがビット線ＢＬに接
続され、その一方導通端子がビット線ＢＬに接続され、
かつその他方導通端子がノードＮ２に接続されるＰチャ
ネルＭＩＳ）ランジスタＱ４とから構成される。センス
アンプ３を活性化するための回路部分５は、センスアン
プ活性化信号ＳＯに応答してオン状態となリノードＮ２
を電源電位Ｖｃｃに接続するｐチャネルＭＩＳ）ランジ
スタＱ６から構成される。上述の構成において、センス
アンプ２は、ノードＮ１が接地電位にされると活性化さ
れ、ビット線対ＢＬ、ＢＬのうち電位の低い方のビット
線電位を接地電位に放電する。センスアンプ３はノード
Ｎ２が電源電位Ｖｃｃになったときに活性化され、ビッ
ト線対ＢＬ、ＢＬのうち高電位のビット線電位を電源電
位Ｖｃｃに充電する。

メモリサイクルの開始前および終了後（すなわちスタン
バイ時）においてビット線ＢＬ、ＢＬの電位をイコライ
ズしかつ所定電位ＶＢＬにプリチャージするために、イ
コライズ信号ＥＱに応答してオン状態となりビット線Ｂ
Ｌ、ＢＬを電気的に短絡するｎチャネルＭＩＳ）ランジ
スタＱ７と、イコライズ信号ＥＱに応答してオン状態と
なり、所定電位ＶａＬをビット線ＢＬへ伝達するｎチャ
ネルＭＩＳ）ランジスタＱ８と、イコライズ信号ＥＱに
応答してオン状態となり所定電圧ｖａＬをビット線ＢＬ
へ伝達するｎチャルＭＩＳトランジスタＱ９が設けられ
る。所定のプリチャージ／イコライズ電位Ｖ８Ｌは、電
源電位Ｖｃｃの２分の１すなわち、Ｖｃｃ／２のレベル
に通常設定される。

さらに、選択されたビット線対をデータ入出力バス対Ｉ
１０．Ｉ１０に接続するために、コラムデコーダからの
ビット線対選択信号（コラムデコード信号）Ｙに応答し
てオン状態となり、ビット線ＢＬ、ＢＬをそれぞれデー
タバスＩ１０．Ｉ１０へ接続するｎチャネルＭＩＳトラ
ンジスタＱ１０、Ｑｌｌが設けられる。

通常、データバスＩ１０．Ｉ１０はクロック信号ＣＬＫ
に応答してオン状態となるｎチャネルＭＩＳトランジス
タＱ２２．Ｑ２３によりそれぞれ所定の電位ＶＢＬにプ
リチャージされる。

第８図は従来の半導体記憶装置の読出し動作を示す信号
波形図であり、第７図に示される符号と同一の符号は対
応部の電位変化を示している。以下、第７図および第８
図を参照して従来の半導体記憶装置の動作について説明
する。

時刻Ｔ１以前においてはイコライズ信号ＥＱがハイレベ
ルにあり、イコライズ用トランジスタＱ７、プリチャー
ジ用トランジスタＱ８．Ｑ９はすべてオン状態あり、ビ
ット線ＢＬ、ＢＬは所定の電位ＶａＬにプリチャージさ
れている。

時刻Ｔ１においてイコライズ信号ＥＱがハイレベルから
ローレベルに低下すると、トランジスタＱ７．Ｑ８．Ｑ
９がすべてオフ状態となりビット線ＢＬ、ＢＬは電気的
にフローティング状態となり、次のメモリサイクルの開
始に備える。

時刻Ｔ２において、ローデコーダからの行デコード信号
に応答して１本のワード線ＷＬが選択されると、ワード
線ＷＬの電位がローレベルからハイレベルへ移行する。

これにより、メモリセル１のトランジスタＱＯがオン状
態となり、メモリキャパシタＣＯがビット線ＢＬに接続
される。今メモリセルが情報“１”を記憶している場合
には、第８図において実線で示すように、ビット線ＢＬ
電位がプリチャージ電位よりわずかに上昇し、ビット線
ＢＬ電位はプリチャージ電位を保持する。

時刻Ｔ３において、センスアンプ活性化信号ＳＯがロー
レベルからハイレベル、センスアンプ活性化信号ＳＯが
ハイレベルからローレベルへ移行すると、センスアンプ
活性化トランジスタＱ５゜Ｑ６がともにオン状態となる
。これにより、ノードＮ１が接地電位、ノードＮ２電位
が電源電位ＶＣＣとなる。これによりセンスアンプ２．
３が活性化されてビット線対ＢＬ、ＢＬ上の信号電位差
を差動的に増幅する。すなわち、ビット線ＢＬ上の信号
電位がトランジスタＱ４を介して電源電位Ｖｃｃレベル
にまで充電され、ビット線ＢＬの電位がトランジスタＱ
１を介して接地電位にまで放電される。

時刻Ｔ４において、ビット線ＢＬ、ＢＬ上の電位が確定
すると、コラムデコーダからのコラムデコード信号Ｙが
ローレベルからハイレベルへと移行し、ビット線ＢＬ、
ＢＬはデータバスＩ１０゜Ｉｌｏに接続される。この結
果、データバスＩ１０上の電位はハイレベルに、データ
バスＩ１０電位はローレベルに低下し、読出回路を通じ
て選択されたメモリセル１の有する情報“１”が出力情
報として外部へ伝達される（データ伝達時、データバス
対Ｉ１０．Ｉ１０はフローティング状態）。

選択されたメモリセル１が“０”の情報を記憶している
場合には、第８図に点線で示す信号変化が現われる。

時刻Ｔ５においてワード線ＷＬ電位がノ１イレベルから
ローレベルへ低下し、かつコラムデコード信号Ｙがロー
レベルへ移行すると、データバスＩ１０、Ｉ１０上の信
号電位は再び所定のプリチャージ電位Ｖａｔ、へ復帰す
る。

時刻Ｔ６においてセンスアンプ活性化信号５Ｏ５ＳＯが
それぞれ不活性状態へ移行すると、センスアンプ２．３
もともに不活性状態へと移行しビット線ＢＬ、ＢＬ電位
はトランジスタＱ７．Ｑ８およびＱ９を介して所定のプ
リチャージ電位ＶＢＬへイコライズされ、かつプリチャ
ージされる（データバス対Ｉ１０．Ｉ１０も同様）。

以上の動作がデータ読出時における動作の概略であるが
データ書込時においては、同じ動作シーケンスで書込バ
ッファから書込データＤＩＮがデー９バス１１０．Ｉｌ
ｏへ書込データに対応する相補の形（たとえばＤＩＮＩ
ＤＩＮ）で伝達される。　各信号の電位変化は第８図に
示すものと同様であるが、時刻Ｔ４においてコラムデコ
ード信号Ｙがローレベルからハレイベルに移行すると読
出時と逆にデータバスＩ１０およびＩ１０上の電位がビ
ット線ＢＬ、ＢＬ上へ伝達され、これにより選択された
メモリセル１内へオン状態のトランジスタＱＯを介して
書込データＤ、Ｎが書込まれる。

［発明が解決しようとする課題］ 上述のように、従来のダイナミック型半導体記憶装置に
おいては、データの読出しおよび書込みは同一のデータ
バスＩ１０．Ｉ１０を用いて行なわれている。すなわち
、データ続出時においても、選択されたビット線対とデ
ータ入出力バス対１１０、Ｉｌｏがデータ書込時と同様
にトランジスタＱＩＯ，Ｑｌｌを介して接続される。デ
ータ読出しの高速化のためにはこの選択されたビット線
対とデータバス対Ｉ１０．Ｉ１０の接続をできるだけ早
いタイミングで行なう必要がある。しかしながら、たと
えば第８図を参照して、ワード線ＷＬの電位の立上がり
時間Ｔ２からビット線ＢＬ、ＢＬ電位のセンス開始時刻
Ｔ３の間に、選択されたビット線対とデータバス対との
接続を行なった場合、データ入出力バスＩ１０．Ｉ１０
は負荷容量を有しており、この負荷容量がビット線に付
は加わるためビット線上の信号読出電位が低下し、セン
ス動作を確実に行なうことができず、場合によっては誤
動作となるおそれが生じる。したがって、従来の半導体
記憶装置の構成においては、データ読出しと書込みを同
一のデータバス対を用いて行なう場合には、選択ビット
線対とデータバス対との接続をセンス動作が行なわれた
後にする必要があり、データの読出しを高速で行なうこ
とができないという問題があった。

それゆえ、この発明の目的は上述のような従来の半導体
記憶装置の有する問題を除去し、データ読出時における
アクセス時間を大幅に短縮することができ、それにより
データ読出しを高速で行なうことのできるダイナミック
型半導体記憶装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、外部からの行アドレ
スを受ける行アドレス入力部と、行アドレス入力部と別
に設けられかつ外部からの列アドレスを受ける列アドレ
ス入力部と、データ書込時に選択ビット線対と接続され
、選択メモリセルへ書込まれるべきデータを伝達する書
込データ伝達線対と、書込データ伝達線対と別に設けら
れ、選択メモリセからの読出情報を伝達する読出データ
伝達線対と、各ビット線対対応に設けられ、対応のビッ
ト線対がその入力に接続され、読出データ伝達線対が出
力ノードを構成し、ビット線対選択信号に応答して活性
化されるカレントミラー型増幅器とから構成される。

［作用］ 行アドレスと列アドレスとが別々の入力部に与えられる
ので、行アドレスと列アドレスの同時デコードが可能と
なり、選択ワード線電位の立上がり時にカレントミラー
型増幅器を活性状態とすることができ、これにより選択
ビット線対上の読出電位をビット線電位に悪影響を及ぼ
すことなく高速で増幅して読出データ伝達線対へ伝達す
ることができる。したがって、センス動作開始前にデー
タの読出しを行なうことができ、読出時の高速アクヤス
が実現される。

［発明の実施例］ 以下、この発明の一実施例を図面を参照して説明する。

第１図はこの発明の一実施例である半導体記憶装置の要
部の構成を示す図であり、１対のビット線に関連する部
分が代表的に示される。

第１図を参照して、従来の半導体記憶装置と同様に、ビ
ット線ＢＬ、ＢＬは折返しビット線を構成し、このビッ
ト線対ＢＬ、ＢＬにはセンスアンプ活性化回路部分４．
５により活性化されるフリップフロップ型センスアンプ
２，３およびコラムデコーダ出力信号Ｙに応答して選択
ビット線対ＢＬ、ＢＬをデータバス対に接続するための
トランジスタＱＩＯ，Ｑｌｌと、ビット線対ＢＬ、ＢＬ
電位をイコライズしかつプリチャージするためのイコラ
イズ用Ｍｉｓ）ランジスタＱ７．およびプリチャージ用
ＭＩＳトランジスタＱ８．Ｑ９が設けられる。センスア
ンプ活性化回路部分４は、センスアンプ活性化信号ＳＯ
に応答してオン状態となり、ノードＮ１を接地電位に接
続するｎチャネルＭＩＳ）ランジスタＱ５から構成され
る。センスアンプ活性化回路部分５は、センスアンプ活
性化信号ＳＯに応答してオン状態となり、ノードＮ２を
電ｉ電位Ｖｃｃに接続するｐチャネルＭＩＳトランジス
タＱ６から構成される。メモリセル１は、１トランジス
タ・１キヤパシタ型の構成を有し、情報を電荷の形態で
記憶するためのメモリキャパシタＣＯと、ワード線ＷＬ
上の電位に応答してメモリキャパシタＣＯをビット線Ｂ
Ｌに接続するためのＭＩＳトランジスタＱＯとから構成
される。

さらに、高速読出しを可能とするために、ビット線対に
対応してカレントミラー型増幅器３０が設けられる。カ
レントミラー型増幅器３０は、ビット線ＢＬ、ＢＬをそ
の入力とし、データ読出線対ＯＬ、ＯＬを出力ノードと
する構成を有している。より特定的に言えば、カレント
ミラー型増幅器３０は、その一方導通端子が電源電位Ｖ
ｃｃに接続され、その他方導通端子がデータ続出線ＯＬ
に接続されるｐチャネルＭＩＳ）ランジスタＱ１４と、
その一方導通端子が電源電位Ｖｃｃに接続され、その他
方導通端子がデータ続出線ＯＬに接続されるとともにそ
のゲートおよびトランジスタＱ１４のゲートにも接続さ
れるｐチャネルＭＩＳトランジスタＱ１５と、その一方
導通端子がデータ読出線ＯＬに接続され、そのゲートが
ビット線ＢＬに接続されるｎチャネルＭＩＳトランジス
タＱ１６と、その一方導通端子がデータ読出線ＯＬに接
続され、そのゲートがビット線ＢＬに接続されるｎチャ
ネルＭＩＳ）ランジスタＱ１７と、その一方導通端子が
トランジスタＱ１６の他方導通端子に接続され、その他
方導通端子がノードＮ３を介して接地電位に接続され、
そのゲートがコラムデコーダ出力信号Ｙを受けるｎチャ
ネルＭＩＳトランジスタ０１８と、その一方導通端子が
トランジスタＱ１７の他方導通端子に接続され、その他
方導通端子がノードＮ３を介して接地電位に接続され、
そのゲートがコラムデコーダ出力信号Ｙに結合されるｎ
チャネルＭＩＳ）ランジスタＱ１９とから構成される。

この構成においては、ビット線ＢＬ、ＢＬがカレントミ
ラー型増幅器３０の入力ゲートを構成し、データ読出線
ＯＬ、ＯＬがカレントミラー型増幅器３０の出力ノード
を構成する。

一方、トランジスタＱＩＯ，Ｑｌｌとデータ線ＩＬ、Ｉ
Ｌとの間には、書込指示信号Ｗに応答してオン状態とな
り、選択ビット線対をデータ線ｌＬ、ＩＬへ接続するた
めのｎチャネルＭＩＳトランジスタＱ１２．Ｑ１３が設
けられる。すなわち、データ線ＩＬ、ＩＬはデータ書込
動作時において、選択されたメモリセルへの書込データ
を伝達するためにのみ用いられ、データ書込動作時にお
いてのみ選択ビット線対と接続される。

したがって、上述の構成においては書込データを伝達す
るためのデータ線ＩＬ、ＩＬと読出データを伝達するた
めの読出データ伝達線ＯＬ、　ＯＬが別々に設けられる
構成となっており、これにより読出動作の高速化が図ら
れている。

第２図は第１図に示される半導体記憶装置の動作を示す
図であり、第１図に示される符号と同一の符号は対応す
る部分の信号電位変化を示している。次に第１図および
第２図を参照してこの発明の一実施例である半導体記憶
装置の動作について説明する。

まずデータ読出動作モードにおいては、書込指示信号Ｗ
はローレベルにあり、トランジスタＱ１２、Ｑ１３はと
もにオフ状態にある。これにより、ビット線ＢＬ、ＢＬ
は書込データ伝達線ＩＬ、ＩＬと切り離されている。

時刻Ｔ１以前においては従来の半導体記憶装置と同様に
して、イコライズ信号ＥＱがハイレベルにあり、ビット
線ＢＬ、ＢＬはトランジスタＱ７〜Ｑ９を介して所定の
プリチャージ電位ＶａＬにプリチャージされている。

時刻Ｔ１においてイコライズ信号ＥＱがハイレベルから
ローレベルへ移行すると、イコライズ用トランジスタＱ
７．プリチャージ用トランジスタＱ８．Ｑ９はともにオ
フ状態となり、ビット線ＢＬ、ＢＬは電気的にフローテ
ィング状態となる。

時刻Ｔ２においてアドレスデコーダ（第１図には示さず
）からの行アドレスに基づいてワード線ＷＬが選択され
ぞ、選択ワード線ＷＬ電位がローレベルからハイレベル
へ立上がると、メモリセル１のトランジスタＱＯがオン
状態となり、メモリセル１の有する情報がビット線ＢＬ
上へ伝達される。今メモリセル１のメモリキャパシタＣ
Ｏが情報“１”を記憶している場合、第２図の信号波形
図において実線で示すように、ビット線ＢＬ電位がプリ
チャージ電位よりわずかに上昇し、ビット線ＢＬの電位
はプリチャージ電位を保持する。今ここで、たとえば第
２図に示すように時刻Ｔ１においてコラムデコーダ（第
１図には図示せず）からのビット線対選択信号（コラム
デコード信号）Ｙがローレベルからハイレベルへ立上が
ると、トランジスタＱ１８．Ｑ１９がオン状態となり、
カレントミラー型増幅器３０が活性化される。したがっ
て第２図に示すように、時刻Ｔ２においてカレントミラ
ー型増幅器３０が活性状態にある場合、ワード線Ｗ電位
が立上がりビット線ＢＬ　（ＢＬ）の電位がわずかに変
化すると、このビット線電位の変化はカレントミラー型
増幅器３０で高速で増幅され、出力ノードＯＬ、ＯＬへ
伝達される。すなわち第２図に示すように、メモリセル
１が情報“１°を有している場合、トランジスタＱ１６
゜Ｑ１８を介して続出データ伝達線ＯＬｑ位を接地電位
に放電する。一方、続出データ伝達線ＯＬ電位は電源電
位Ｖｃｃのままである。したがって、読出データに応じ
た信号が読出データ伝達線ＯＬ。

ＯＬ上へ伝達されたことになり、このデータは明確に示
されない読出バッファなどからなる読出回路へ伝達され
、即座に外部のデータ出力端子へ伝送されることになる
。ここで、カレントミラー型増幅器３０において、ビッ
ト線ＢＬ、ＢＬはそれぞれトランジスタＱ１６．０１７
のゲートに接続され、出力ノードを構成する読出データ
伝達線Ｏ。

Ｌ、ＯＬはトランジスタＱ１６．Ｑ１７の一方導通端子
に接続されているため、ビット線対ＢＬ。

ＢＬと読出データ伝達線対ＯＬ、ＯＬが直接接続される
構成とはなっていない。したがって、読出データ伝達線
対ＯＬ、ＯＬが有する負荷容量やその電位レベルがビッ
ト線ＢＬ、ＢＬの電位に何ら影響を及ぼすことがない。

また一方、書込データ伝送線ＩＬ、　　夏りはトランジ
スタＱ１２．０１３によりビット線ＢＬ、ＢＬと切り離
されているため、この書込データ伝達線対ＩＬ、ＩＬが
有する負荷容量がビット線ＢＬ、ＢＬ上の信号電位に悪
影響を及ぼすこともない。したがってワード線ＷＬの電
位の立上がり直後においてもビット線対ＢＬ、ＢＬ上の
微小な電位変化を検出して情報の読出しを正確に高速で
行なうことができ、続出時のアクセス時間を大幅に短縮
することができ、読出しの高速アクセスが可能となる。

時刻Ｔ３において、センスアンプ２，３がセンスアンプ
活性化信号ｓｏ、ｓｏに応答して活性化され、ビット線
対ＢＬ、ＢＬ上の微小な信号電位差がさらに拡大される
。このセンスアンプ２．３によるビット線電位の増幅動
作は、主として、読出情報を選択メモリセル１へ再書込
みするためのりストア動作のために行なわれる。

時刻Ｔ５においてワード線ＷＬ電位およびコラムデコー
ド出力信号Ｙがハイレベルからローレベルへ移行すると
、カレントミラー型増幅器３０も不活性状態へ移行し、
これにより読出データ伝達線ＯＬ、ＯＬ上の電位もトラ
ンジスタＱ１４．Ｑ１５を介して所定のプリチャージ電
位に充電される。

時刻Ｔ６においてセンスアンプ活性化信号５Ｏ１ＳＯが
不活性状態へ移行すると、応じてフリップフロップ型セ
ンスアンプ２．３も不活性状態へ移行する。このとき同
時にイコライズ信号ＥＱがローレベルからハイレベルへ
立上がるため、ビット線ＢＬ、ＢＬは再びトランジスタ
Ｑ７．Ｑ９を介して所定のプリチャージ電位ＶａＬにプ
リチャージされる。

なお上述の説明においては選択メモリセル１が情報“１
”を有する場合について説明したが、選択メモリセル１
が情報“０”を有している場合には、第２図において点
線で示すような信号波形が得られる。

データ書込時においては、書込指示信号Ｗがハイレベル
となりトランジスタＱ１２．Ｑ１３はともにオン状態と
なっている。このとき書込バッファなどからなる書込回
路から外部書込データが相補の形（たとえばＤＩＮＩＤ
ＩＮ）で書込データ伝達線ＩＬ、ＩＬへ伝達される。

時刻Ｔ４までの動作シーケンスは従来のデータ書込時と
同様であり、時刻Ｔ４において、第２図において一点鎖
線で示すようにコラムデコード出力信号Ｙがローレベル
からハイレベルへと移行し、ビット線対ＢＬ、ＢＬを選
択すると、トランジスタＱＩＯ，Ｑｌｌがオン状態とな
りビット線対ＢＬ、ＢＬが晋込データ伝達猟対ＩＬ、１
１．と接続される。これにより載置時と逆に書込データ
伝達線対ＩＬ、ＩＬ上の電位が選択メモリセル１に書込
まれることになる。

なお上述の説明においては書込時においてコラムデコー
ド出力信号Ｙは時刻Ｔ４においてローレベルからハイレ
ベルへと立上がるというように説明したが、このコラム
デコード出力信号Ｙのハイレベルへの移行はこのタイミ
ングに限定されずこれより早いタイミングで行なっても
よい。

また上記説明において、データ続出時においてコラムデ
コード出力信号Ｙがイコライズ信号ＥＱのローレベルへ
の移行と同時にハイレベルへ移行するように説明してい
るが、このコラムデコード出力信号Ｙのハイレベルへの
移行のタイミングはこれより少し遅れてもよい。しかし
いずれにしてもコラムデコード出力信号Ｙが読出動作時
においてセンス動作開始前にハイレベルへ移行すること
が可能となり高速のデータ読出しが可能となる。

また、上述の説明においては、カレントミラー型増幅器
３０はデータ書込時においても活性化されるが、これは
たとえば電力消費の観点から、読出動作時においてのみ
活性化される構成としてもよい。これは、たとえばノー
ドＮ３と接地電位との間に書込指示信号Ｗに応答してオ
フ状態となるＭＩＳ）ランジスタを設けるようにすれば
容易に実現することができる。もちろんこの構成に限定
されず他の構成も可能である。

また上記実施例においてカレントミラー型増幅器３０の
トランジスタＱ１４．Ｑ１５が電源電位Ｖｃｃに接続さ
れ、トランジスタ０１８．Ｑ１９が接地電位に接続され
る構成を示しているが、この電源電位のレベルはこれに
限定されず、また増幅器３０を構成するトランジスタの
極性もこれに限定されず、その極性を逆にした場合、電
源電位を逆にした場合も同様にして上記実施例と同様の
効果が得られる。このときビット線ＢＬ、ＢＬ上の信号
電位極性と読出データ伝達線ＩＬ、ＩＬへの信号電位極
性との関係は電源電位のレベルおよびトランジスタの極
性を適当に選択することにより調整することが可能であ
る。

なお上述のようなワード線ＷＬの立上がり直後に情報の
読出しを行なうためには、コラムデコーダ出力信号Ｙを
できるだけ速くハイレベルへ移行させる必要があり、こ
れは書込指示信号とコラムアドレスストローブ信号とを
用いて調整することが可能であるが、上述のようにワー
ド線の立上がり直後においても読出動作を行なうことが
できるようになると、ワード線を選択するための行アド
レス入力と１対のビット線を選択するための列アドレス
入力の間の時間差はできるだけ短い方が望ましい。しか
しながら従来のダイナミック型半導体記憶装置において
は、第５図に示すように、同一のアドレス入力端子に行
および列アドレスが時分割的に与えられる構成となって
いる。すなわち同一のアドレス入力端子にまずローアド
レスが与えられた後にそれに続いてコラムアドレスが与
えられ、ローアドレスストローブ信号ＲＡＳの立下がり
のタイミングで行アドレスをアドレスバッファで取込み
ローデコーダへ与え、コラムアドレスストローブ信号Ｃ
ＡＳの立下がりのタイミングで列アドレスをアドレスバ
ッファで取込んでコラムデコーダへ与える構成となって
いる。したがって、このような時分割でローアドレスと
コラムアドレスとを入力する構成の場合、ローアドレス
入力とコラムアドレス入力との時間差を極限まで小さく
することはできず高速読出しにも限界が生じるという問
題が派生してくる。このようなローアドレスの入力タイ
ミングとコラムアドレスの入力タイミングとの時間差を
なくすためにたとえば第３図に示すように、行アドレス
を受ける行アドレス入力端子と列アドレスを受ける列ア
ドレス入力端子を別々に設ける構成とすれば、ローアド
レスおよびコラムアドレスの取込タイミングを同時に設
定することが可能となり、データの読出しがより高速化
される。

ここで、第３図を参照してこの発明の一実施例である半
導体記憶装置の全体の構成について説明すると、行アド
レス入力端子２０１と列アドレス入力端子２０２とが別
々に設けられ、各端子を介してローアドレスバッファ２
０４およびコラムアドレスバッファ２０５へそれぞれ行
アドレスおよび列アドレスが与えられる構成となってい
る。ローアドレスバッファ２０４およびコラムアドレス
バッファ２０５のアドレス信号を取込むタイミングが端
子２０３を介して与えられるチップセレクト信号Ｃ８に
より与えられて内部行アドレスＲＡおよび内部列アドレ
スＣＡがそれぞれローデコーダ２０６およびコラムデコ
ーダ２０７へ与えられる。ローデコーダ２０６はメモリ
セルアレイ２０８から１本のワード線を選択する。コラ
ムデコーダ２０７は、ビット線対選択信号Ｙを発生して
（カレントミラー型増幅器十出力線）ブロック２０９お
よび（センスアンプ十入力線）ブロック２１０へ与える
。（カレントミラー型増幅器＋出力線）ブロック２０９
により読出されたデータは読出回路２１１を介して出力
データＤＯＵＴとして出力される。一方書込時において
は、（センスアンプ十入力線）ブロック２１０を介して
、選択されたビット線対が書込回路２１２に接続されて
書込データＤＩＮが選択されたメモリセルへ書込まれる
。書込指示信号Ｗは端子２１３を介して与えられる。上
述のような第３図に示される構成をとることにより、第
４図に示されるようにチップセレクト信号Ｃ８をストロ
ーブ信号としてチップセレクト信号の立下がりのタイミ
ングで行アドレスおよび列アドレスを同時に取込み、ロ
ーデコーダおよびコラムデコーダへ与えることが可能と
なり、カレントミラー型増幅器の早期活性化による読出
動作の高速化が可能となる。

［発明の効果］ 以上のようにこの発明によれば、行アドレス専用のアド
レス入力端子と列アドレス専用のアドレス入力端子と、
書込データ専用のデータ伝達線対と読出データ専用のデ
ータ伝達線対と、各ビット線対と続出専用データ線対と
の間のカレントミラー型増幅器とを設け、このカレント
ミラー型増幅器の出力ノードを読出し専用データ伝達線
対で構成しかつその入力ゲートを対応のビット線対に接
続するように構成しているので、選択ワード線電位の立
上がり直後においてもビット線対上の読出電位に何ら悪
影響を及ぼすことはなくデータ読出動作を高速で行なう
ことができ、データ読出時におけるアクセス時間を大幅
に短縮することが可能となり高速読出しを実現すること
が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置の主
要部の構成を例示的に示し、１対のビット線とそれに関
連する回路部分を示す図である。 第２図は第１図に示される半導体記憶装置の動作を示す
信号波形図である。第３図はこの発明の一実施例である
半導体記憶装置の全体の構成の概略を示すブロック図で
ある。第４図はこの発明の一実施例における行アドレス
と列アドレスの取込みのタイミングを示す信号波形図で
ある。第５図は従来の半導体記憶装置の全体の構成を概
略的に示す図である。第６図は従来の半導体記憶装置に
おける行アドレスと列アドレスの取込みのタイミングを
示す信号波形図である。第７図は従来の半導体記憶装置
における要部の構成を示す図であり、１対のビット線と
それに関連する回路部分を示す図である。第８図は第７
図に示される半導体記憶装置の動作を示す信号波形図で
ある。 図において、１はメモリセル、２，３はフリップフロッ
プ型センスアンプ、４，５はセンスアンプ活性化回路部
分、３０はカレントミラー型増幅器、２０１は行アドレ
ス入力端子、２０２は列アドレス入力端子、２０３はチ
ップセレクト信号入力端子、２０４はローアドレスバッ
ファ、２０５はコラムアドレスバッファ、２０６はロー
デコーダ、２０７はコラムデコーダ、２０８はメモリセ
ルアレイ、２０９は（カレントミラー型増幅器十出力線
）ブロック、２１０は（センスアンプ十入力線）ブロッ
ク、ＩＬ、ＩＬは書込データ伝達線、ＯＬ、ＯＬは続出
データ伝達線、０１４〜Ｑ１９はカレントミラー型増幅
器３０を構成するＭＩＳトランジスタ、Ｑ１２．Ｑ１３
は書込動作時に書込データ伝達線ＩＬ、ＩＬをビット線
に接続するためのＭＩＳトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 ８２切 ＴＩＴ２　　　　　　　Ｉ５　　　１４　　　　　　　
　　　　　＋：１　＋ｂ第３０ も４田 あ５０ 第　６　回 第８　凹

Claims (1)

1. 【特許請求の範囲】 折返しビット線構成を有するように行および列状に配列
   される複数個のメモリセルを有するメモリセルアレイと
   、 外部から与えられる行アドレスを受ける行アドレス入力
   手段と、 前記行アドレス入力手段からの行アドレスに応答して、
   前記メモリセルアレイから１行を選択する行選択手段と
   、 前記行アドレス入力手段と別に設けられ、外部から与え
   られる列アドレスを受ける列アドレス入力手段と、 前記列アドレス入力手段からの列アドレスに応答して前
   記メモリセルアレイから１列のメモリセルを選択するた
   めに１組のビット線対を選択する列選択手段と、 データ書込時において、前記列アドレスにより選択され
   た１対のビット線と接続され、前記行アドレスおよび列
   アドレスにより選択されたメモリセルへ書込まれるべき
   データを伝達する１対の書込データ伝達線と、 前記書込データ線対と別に設けられ、データ読出時にお
   いて前記列アドレスにより選択された１組のビット線対
   上のデータを伝達するための読出データ伝達線対と、 各ビット線対対応に設けられ、前記読出データ伝達線対
   を出力ノードとし、かつ対応のビット線対をそれぞれそ
   の入力ノードに接続し、かつ前記列選択手段出力に応答
   して活性化されるカレントミラー型増幅手段とを備える
   、半導体記憶装置。