JPS62217490A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS62217490A
JPS62217490A JP61062052A JP6205286A JPS62217490A JP S62217490 A JPS62217490 A JP S62217490A JP 61062052 A JP61062052 A JP 61062052A JP 6205286 A JP6205286 A JP 6205286A JP S62217490 A JPS62217490 A JP S62217490A
Authority
JP
Japan
Prior art keywords
bit line
divided bit
sense amplifier
potential
line pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61062052A
Other languages
English (en)
Other versions
JPH07111823B2 (ja
Inventor
Hiroshi Miyamoto
博司 宮本
Michihiro Yamada
山田　通裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=13188992&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPS62217490(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61062052A priority Critical patent/JPH07111823B2/ja
Priority to DE8787301766T priority patent/DE3771238D1/de
Priority to EP87301766A priority patent/EP0238228B1/en
Priority to US07/027,536 priority patent/US4803663A/en
Publication of JPS62217490A publication Critical patent/JPS62217490A/ja
Publication of JPH07111823B2 publication Critical patent/JPH07111823B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は大規模集積化された半導体メモリに関し、特
にＣＭＯＳプロセスで形成されたダイナミック・ランダ
ム・アクセス・メモリ（以下ダイナミックＲＡＭと称す
）に関するものである。
［従来の技術１ 通常ダイナミックＲＡＭでは１個のトランジスタと１個
のコンデンサ（ＩＴｒｌＣ）とによって構成されるメモ
リセルが使用されるが、この場合、メモリセルのコンデ
ンサの容量に対するビット線の容量の比が小さいほど、
情報読出時のビット線の電位変化量が大きくなり、セン
スアンプに対する入力電位差が大きくなるため、情報の
読出動作が確実に行なわれる。しかし、メモリが大容量
化され集積度が上がるにつれてメモリセルサイズは小さ
くなるため、メモリセル容量が小さくなる。
一方、１本のビット線に接続されるメモリセルの数が増
加するため、ビット線が長くなりビット線容量は大きく
なる傾向にある。このため、メモリセル容量に対するビ
ット線容量の比率が大きくなり、情報の読出動作が確実
に行なわれなくなるおそれが生じてきている。この問題
を解決するため、１本のビット線を複数のブロックに分
割し、メモリセル容量とビット線容量との比を小さくす
る方法が試みられている。
第４図は、たとえばアイ・ニス・ニス・シー・シー・８
４　（ＩＳＳＣＣ８４）ダイジェスト・オブ・テクニカ
ル・ペーパーズ　ｌ）、２７８〜２７９に示される従来
のダイナミックＲＡＭの一部の構成を示す回路図である
。初めにこの回路の構成について説明する。図において
、ビット線は２分割され、センスアンプを両側の分割ビ
ット線で共用する、いわゆるシエアードセンスアンプ構
成がとられている。また、上記文献では、メモリセルの
トランジスタがＰチャンネルＭＯＳトランジスタで構成
され、センスアンプがＰチャンネルＭＯＳトランジスタ
で構成され、リストア回路ＮチャンネルＭＯ８ｔ−ラン
ジスタで構成された場合について記載されているが、こ
の第４図では説明の便宜上、これらのトランジスタの導
電形を上記導電形と逆にした場合について示しており、
また回路の構成も多少簡略化して複数の折返し形ビット
線（ｆｏｌｄｅｄ　ｂｉｔ　１ｉｎｅ　）対のうち１対
の折返シ形ヒツト線対を示している。
折返し形ビット線対は分割ビット線ＢＬ１．Ｂ分割され
ている。分割ビット線ＢＬＮおよび８１Ｎにはセンスア
ンプＳＡが接続され、分割ビット線ＢＬ１およびＢＬｌ
にはりストア回路ＲＥＩが接続され、分割ビット線ＢＬ
２およびＢ１０にはりストア回路ＲＥ２が接続されてい
る。センスアンプＳＡはＮチャンネルＭＯＳトランジス
タＱＮ１、ＯＮ２により構成され、リストア回路ＲＥＩ
およびＲＥ２は各々ＰチャンネルＭＯＳトランジスタＱ
Ｐ１．ＱＰ２およびＱＰ３．ＱＰ４により構成されてい
るａＭＯＳトランジスタＱＮ１．ＱＮ２のソースは共通
にＮチャンネルＭＯＳトランジスタからなるセンスアン
プ駆動トランジスタＰＮ５に接続され、ＭＯＳトランジ
スタＱＰ１．ＱＰ２のソースおよびＭＯＳトランジスタ
ＱＰ３゜０Ｐ４のソースは各々共通にＰチャンネルＭＯ
Ｓトランジスタからなるリストア回路駆動トランジスタ
ＱＰ５およびＱＰ６に接続されている。ＭＯＳトランジ
スタＱＮ５のゲートにはセンスアンプ活性化信号ＳＮが
与えられ、ＭＯＳトランジスタＱＰ５およびＱＰ６のゲ
ートにはりストア回路活性化信号ＳＰ１およびＳＦ３が
与えられている。
分割ビット線ＢＬ１とＢＬＮおよび８Ｌ２とＢＬＮは各
々ＮチャンネルＭＯＳトランジスタからなるトランスフ
ァゲートトランジスタＱＴＩおよびＱＴ３を介して接続
され１分割ビットｌ１ＢＬ１とＢＬＮ、ｔ５よびＢ１０
とＢＬＮは各々ＮチャンネルＭＯＳトランジスタからな
るトランスファゲートトランジスタＱＴ２およびＱＴ４
を介して接続されている。トランスファゲートトランジ
スタＱＴ１、ＱＴ２およびＱＴ３．ＱＴ４のゲートには
各々トランスファ信号Ｔ１およびＴ２が与えられている
。分割ビット線ＢＬ１およびＢＬｌはＮチャンネルＭＯ
８ｔ−ランジスタからなる列ゲートトランジスタＱＹ１
およびＱＹ２を介してバス線ＢＵおよびＢＵに接続され
ており、列ゲートトランジスタＱＹ１およびＱＹ２のゲ
ートには列選択信号Ｙが与えられている。各分割ビット
線にはメモリ容量に応じて複数のメモリセルが接続され
るが、ここでは代表的に分割ビット線ＢＬ２に接続され
たメモリセルＭＣ１のみを示す。Ｃ８およびＱＳはメモ
リセルＭＣ１を構成するコンデンサおよびＮチャンネル
ＭＯＳトランジスタであり、ＭＯＳトランジスタＱＳの
ゲートはワード線ＷＬ１の一部を構成している。また、
コンデンサＣ８の一方の電極はメモリセルプレート電位
ＶＳＣに接続されている。
次に第２図の回路の情報読出動作を、メモリセルＭＣＩ
のコンデンサＯ８が充填されていない状態、すなわち情
報“０”が記憶されている場合について第５図の動作波
形図を参照しながら説明する。時刻ｔ０にトランファ信
号Ｔ１が“Ｌ　ＩＩレベルになり分割ビット線ＢＬＮと
ＢＬｌおよびＢＬＮとＢＬｌを分離する。このときまで
に、分割ビット線ＢＬ１．ＢＬ１．ＢＬ２．Ｂ１０．Ｂ
ＬＮ。
ＢＬＮは図示しない手段により中間電位（■。。
−Ｖｓ　ｓ　）　／２にプリチャージされている。ここ
で、Ｖｃｃは電源電位、Ｖｓｓは接地電位である。
時刻ｔ１に選択されたワード線ＷＬ１が゛Ｈ°ルベルに
なると、ＭｏＳトランジスタＱＳがオンして分割ビット
線ＢＬ２の電位が少し下がり、分割ビット線ＢＬ２とＢ
１０との間に電位差が生じる１時刻ｔ２にセンスアンプ
活性化信号ＳＮが“Ｈ″レベルなると分割ビット線ＢＬ
２とＢ１０との間の電位差が拡大される。すなわち、分
割ビット線ＢＬ２の電位は上記中間電位付近に保たれる
が、分割ビット線ＢＬ２の電位はトランスファゲートト
ランジスタＱＴ３およびセンスアンプＳＡを通して接地
電位ＶＳＳ近くまで放電される。時刻ｔ、にリストア回
路活性化信号ＳＰ２が゛Ｌ″レベルになると分割ビット
線ＢＬ２の電位はりストア回路ＲＥ２により電源電位ｖ
０゜近くまで引き上げられ、分割ビット線ＢＬ２とＢ１
０との間の電位差はさらに拡大される。時刻ｔ４にトラ
ンスファ信号Ｔ１が再びＨ”レベルになると、分割ビッ
ト線ＢＬＮおよびＢＬＮの電位が分割ビット線ＢＬ１９
よびＢＬｌに伝達される。この結果、分割ビットＭＢＬ
１の電位は接地電位Ｖｓｓ近くまで放電され、分割ビッ
ト線ＢＬ１の電位は引き上げられる。時刻ｔおにリスト
ア回路活性化信号ＳＰ１が１ｍ　Ｌ　ＩＩレベルになる
と分割ビット線ＢＬ１の電位は電源電位Ｖｃｃ付近まで
引上げられる。
時刻ｔ６に列選択信号Ｙが“Ｈ″レベルなり、分割ビッ
ト線ＢＬ１およびＢＬＩの電位がバス線ＢＵおよびＢＬ
Ｉに伝達されて、メモリセルＭＣ１に記憶された情報゛
０″が読出される。
第６図は、たとえば特開昭５９−１０１０９３号公報に
示される従来の他のダイナミックＲＡＭの一部の構成を
示す回路図である。初めにこの回路の構成について説明
する。図において、この回路はＮチャンネルＭＯ８ｔ−
ランジスタのみで構成されており、ここでは説明の便宜
上、複数の折返し形ビット線対のうち１対の折返し形ビ
ット線を示している。折返し形ビット線対は、分割ビッ
トＢＬ６に３分割されている。分割ビット線ＢＬ４およ
びＢ１０にはアクティブプルアップ回路ＡＰ。
ビット線プリチャージ回路ＢＧが接続されている。
各分割ビット線対間にトランスファゲートトランジスタ
ＱＴ１．ＱＴ２．ＱＴ３．ＱＴ４が設けられており、分
割ビット線ＢＬ４とパス線ＢＵ間および分割ビット線Ｂ
Ｌ４とバス線ＢＵ間に列ゲートトランジスタＱＹ１およ
びＱＹ２が設けられている。分割ビット線ＢＬ５および
ＢＬ５にはセンスアンプＳＡ５が接続され、分割ビット
線ＢＬ６およびＢ１０にはセンスアンプＳＡ６が接続さ
れている。分割ビット線ＢＬ５．ＢＬ５およびＢ１０、
Ｂ１０にはメモリ容量に応じて複数のメモリセルが接続
されるが、ここでは代表的に分割ビット線ＢＬ５に接続
されたメモリセルＭＣ１のみを示す。Ｃ８およびＱＳは
メモリセルＭＣ１を構成するコンデンサおよびＮチャン
ネルＭＯＳトランジスタであり、ＭｏＳトランジスタＱ
Ｓのゲートはワード線ＷＬ１の一部を構成している。ま
た、コンデンサＯ８の一方の電極はメモリセルプレート
電位ＶＳａに接続されている。
次に第６図の回路の情報読出動作を、メモリセルＭＣ１
のコンデンサＯ８が充填されていない状態、すなわち情
報１１０″が記憶されている場合について第７図の動作
波形図を参照しながら説明する。時刻ｔｏ以前において
は、トランスフ１信号ＢＳＣおよびリセット信号Ｒ８Ｔ
が共に”Ｈ”レベルとなっており、トランスファゲート
トランジスタＱＴ１〜ＱＴ４がすべてオンしている。し
たがって、分割ビットｌ１ＢＬ４．Ｂ１０．Ｂ１０が互
いに接続され、かつ分割ビット線ＢＬ４．ＢＬ５、Ｂ１
０も互いに接続されている。また、リセット信号Ｒ８下
が゛Ｈ″レベルとなることによりビット線プリチャージ
回路ＢＣが動作して、各分割ビット線を中間電位（ｖｃ
　ｃ　　Ｖｓ　ｓ　）／２にプリチャージする。時刻ｔ
１においてトランスファ信号ＢＳＣおよびリセット信号
Ｒ８Ｔが共にＬ”レベルになり、時刻ｔ、に選択された
ワード線ＷＬＩが゛Ｈ′ルベルになると、分割ビット線
ＢＬ５の電位が少し下がり、分割ビット線ＢＬ５とＢ１
０との間に電位差が生じる。時刻ｔ２にセンスアンプ活
性化信号ＳＮ５が“′Ｈ″レベルになるとセンスアンプ
ＳＡ５が動作して、分割ビット線ＢＬ５とＢ１０との間
の電位差が拡大される。
時刻ｔ、にトランスファ信号ＢＳＣが゛Ｈ″レベルにな
るとトランスファゲートトランジスタＱＴ１〜ＱＴ４が
オンして１分割ビット線ＢＬ５およびＢ１０の電位が分
割ビット線ＢＬ４．ＢＬ６おンスアンプ活性化信号ＳＮ
６が“ＨＩＴレベルになることにより分割ビットｍＢＬ
６とＢ１０との間の電位差が拡大され、したがって分割
ビット線ＢＬ４とＢＬ４との電位差および分割ビット線
ＢＬ５とＢ１０との電位差が拡大される。時刻ｔ５にア
クティブプルアップ信号ＡＰＥが“Ｈ″レベルなるとア
クティブプルアップ回路ＡＰが動作して、分割ビット１
ＩＢＬ４．８Ｌ５．Ｂ１０の電位を電源電位Ｖｃｃ付近
まで引き上げる。次に、列選択信号Ｙが“Ｈ１１レベル
になり、分割ビット線ＢＬ４およびＢＬ４の電位がバス
線ＢＬＩおよびＢＵに伝達されて、メモリセルＭＣ１に
記憶された情報°゛０”が読出される。
［発明が解決しようとする問題点］ 第４図に示す回路では、メモリセルＭＣ１のコンデンサ
Ｃ８に記憶された情報はまず分割ビット線ＢＬ２に読出
され、分割ビット線ＢＬ２とＢＬ２との電位差がセンス
アンプＳＡで増幅される。
このとき、分割ビット線ＢＬ２の電位はトランスファゲ
ートトランジスタＱＴ３を通ってセンスアンプＳＡで放
電される。通常折返し形ビット線構成のダイナミックＲ
ＡＭにおいては、ビット線はアルミニウムまたは高融点
金属の珪化物などの低抵抗材料で形成される。このため
、ビット線抵抗を低くできビット線の放電を速くできた
。しかし、シエアードセンスアンプ構成のダイナミック
ＲＡＭでは、メモリセルが接続される分割ビット線とセ
ンスアンプとの間にトランスファゲートトランジスタが
入るため、これらトランスファゲートトランジスタ部分
では低抵抗材料でビット線を形成することができない。
また、第４図に示すように、トランスファゲートトラン
ジスタをビット線のピッチごとに設ける必要があるため
、トランジスタ幅はビット線のピッチと同じかあるいは
その２倍程度にしかできない。ビット線のピッチはたと
えば１メガビットダイナミックＲＡＭでは３μｍ程度に
なるため、トランスファゲートトランジスタのトランジ
スタ幅は数μｍ程度以下に限られてしまう。このため、
トランスファゲートトランジスタのフンダクタンスが小
さくなり、センスアンプ動作時に分割ビット線の放電が
理延するという問題点があった。さらに、トランスファ
ゲートトランジスタのソースおよびドレインは基板また
はウェル内に設けられた拡散層により形成されているた
め、基板またはウェルを介したノイズがビット線に伝達
され、センスアンプの誤動作を引き起こす問題点があっ
た。
また、第６図に示す回路では、各分割ビット線対ごとに
センスアンプが設けられているが、アクティブプルアッ
プ回路は各分割ビット線対ごとには設けられておらず、
各折返し形ビット線対ごとに１個設けられている。この
ため、アクティブプルアップ回路動作時には、１個のア
クティブプルアップ回路によって各折返し形ビット線対
のビット線１本全体の電位を引上げる必要があり、この
ため、駆動能力の大きなアクティブプルアップ回路が必
要となりこの回路の面積が増加するという問題点があっ
た。さらに、アクティブプルアップ回路によって各分割
ビット線の電位を電源電位Ｖｃｃまで引き上げるために
は、トランスファゲートトランジスタのゲート電位、す
なわちトランスファ信号ＢＳＣを電源電位Ｖ。Ｃ以上に
昇圧しておく必要がある。しかしながら、メモリの集積
度が上がるにつれトランスフ１ゲートトランジスタのゲ
ート酸化膜は薄くなる傾向にあり、たとえば１メガビッ
トダイナミックＲＡＭでは２００Ａ〜３００Ａ程度にな
っている。このため、ゲート電位を電源電位Ｖ　ｃ　ｃ
　Ｊｘ上に昇圧することはゲート酸化膜の信頼性を悪く
するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、情報の読出が高速かつ安定して行なわれ、さ
らにゲート酸化膜の信頼性の高い半導体メモリを得るこ
とを目的とする。
［問題点を解決するための手段］ この発明に係る半導体メモリは、各折返し形ビット線対
を構成する複数の分割ビット線対間に隣り合う分割ビッ
ト線対間の接続・分離を行なう第１のスイッチング手段
を接続し、各分割ビット線対ごとにセンスアンプおよび
リストア回路を設け、或る分割ビット線対のメモリセル
の情報を読出すとき、制御手段により、この分割ビット
線対に設けられたセンスアンプおよびリストア回路を動
作させた後、所定遅延時間の後に第１のスイッチング手
段をオンさせて上記酸る分割ビット線対とこれに隣り合
う分割ビット線対とを接続するようにしたものである。
［作用］ この発明においては、各分割ビット線対においてメモリ
セルをトランスファゲートトランジスタを介さずに直接
センスアンプに接続するので、ビット線を低抵抗材料で
形成することができるとともに、高集積化の際トランジ
スタ幅の狭小化によるトランスファゲートトランジスタ
のコンダクタンスの低下の問題が免れる。このため、セ
ンス動作時、ビット線の電位はトランス７１ゲートトラ
ンジスタを介さずにセンスアンプで放電されてビット線
の放電が速くなり、メモリセルからの情報の読出動作が
高速化する。
また、或る分割ビット線対のメケモリセルの情報を読出
すとき、制御手段により、ビットＩＩｓ間の電位差をセ
ンスアンプおよびリストア回路で十分拡大した後に第１
のスイッチング手段をオンさせて上記電位差を隣り合う
分割ビット線対に伝達するようにｔノでいるので、セン
ス動作が安定し半導１７一 体メモリの動作マージンが拡大される。
さらに、各分割ビット線対ごとにリストア回路を設は高
電位側のビット線の電位を引き上げるようにしているの
で、従来の場合のような大面積のアクティブプルアップ
回路が不要となる。また、アクティブプルアップ回路を
用いた場合には各折返し形ビット線対のビット？！１１
本全体の電位を引き上げるために分割ビット線対間のト
ランスファゲートトランジスタのゲート電位を電源電位
ＶｃＣ以上に昇圧する必要があり、このためトランスフ
１ゲートトランジスタのゲート酸化膜の信頼性を悪くし
たが、この発明においては、各分割ビット線対ごとにリ
ストア回路でビット線の電位を引き上げるようにしてい
るので、第１のスイッチング手段を電ｍ電位ＶＣＣ以上
に昇圧して駆動する必要はなく、第１のスイッチング手
段の信頼性が確保される。また、第１のスイッチング手
段を電源電位Ｖｃｃ以上に昇圧する必要がないので、こ
の分情報の読出動作が高速化する。
［実施例］ 以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるダイナミックＲＡＭ
の一部の構成を示す回路図である。初めにこの回路の構
成について説明する。この第１図では説明の便宜上、複
数の折返し形ビット線対のうち１対の折返し形ビット線
対を示している。折返し形ビット線対は、分割ビット線
ＢＬ１．ＢＬビット線８１１およびＢＬＩには、Ｎチャ
ンネルＭＯＳトランジスタＱＮ１．ＱＮ２により構成さ
れるセンスアンプＳＡ１、およびＰチャンネルＭＯＳト
ランジスタＱＰ１．ＱＰ２により構成されるリストア回
路ＲＥＩが接続されている。また、分割ピント！ＢＬ２
およびＢ１０には、ＮチャンネルＭＯＳ　ｌ−ランジス
タＱＮ３．ＯＮ４により構成されるセンスアンプＳＡ２
．およびＰチャンネルＭＯＳトランジスタＱＰ３．ＱＰ
４により構成されるリストア回路ＲＥ２が接続されてい
る。ＭＯＳトランジスタＱＮ１．ＱＮ２のソースおよび
ＭＯＳ　ｌ−ランジスタＱＮ３．ＯＮ４のソースは、各
々共通にＮチャンネルＭＯＳトランジスタからなるセン
スアンプ駆動トランジスタＱＮ５およびＱＮ６に接続さ
れており、ＭＯＳトランジスタＱＮ５およびＱＮ６のゲ
ートには各々センスアンプ活性化信号ＳＮ１およびＳＮ
２が与えられている。
ＭＯＳ　トランジスタＱＰ１．０Ｐ２のソースおよＵＭ
ＯＳトラ’、ジ：１．夕ＱＰ３．ＱＰ４（ＤＶ−スＧｆ
、各々共通にＰチャンネルＭＯ８ｔ−ランジスタからな
るリストア回路駆動トランジスタＱＰ５およびＱＰ６に
接続されており、ＭＯＳトランジスタＱＰ５およびＱＰ
６のゲートには各々リストア回路活性化信号ＳＰ１およ
びＳＦ３が与えられている。
分割ビット線ＢＬ１とＢ１０およびＢＬｌとＢ１０は各
々トランスフィゲートトランジスタＱＴ１およびＱＴ２
を介して接続されており、トランスファゲートトランジ
スタＱｌｌ（１よびＱＴ２のゲートには各々トランスフ
ァ信号Ｔが与えられる。
トランスファ信号Ｔは、センスアンプ活性化信号ＳＮ１
およびＳＮ２を入力とし、たとえばＮＯＲゲートＮＧと
インバータＩ１．１２．１３によって構成されたトラン
スファ信号発生回路ＴＧにより発生される。分割ビット
線ＢＬ１およびＢＬｌはＮチャンネルＭＯＳトランジス
タからなる列ゲートトランジスタＱＹ１＃よびＱＹ２を
介してバスｌ１ｌＢＵおよびＢＵに接続されており、列
ゲートトランジスタＱＹ１およびＱＹ２のゲートには各
々列選択信号Ｙが与えられている。各分割ビット線には
メモリ容量に応じて複数のメモリセルが接続されるが、
ここでは代表的に分割ビット線ＢＬ２に接続されたメモ
リセルＭＣＩのみを示す。
第２図は、第１図のトランスファ信号発生回路ＴＧの構
成を示す回路図である。図において、このトランスファ
信号発生回路は、ＮチャンネルＭＯＳトランジスタＱＧ
１．ＧＱ２．ＰチャンネルＭＯＳトランジスタＱＧ３．
０Ｇ４により構成されるＮＯＲゲートＮＧと、Ｎチャン
ネルＭＯＳトランジスタＱＧ５．ＱＧ７．ＱＧ９．Ｐチ
ャンネルＭＯＳトランジスタＱＧ６．ＱＧ８．ＱＧｌｏ
により構成される３段のインバータ１１．１２゜１３と
から構成されている。トランスファ信号発生回路ＴＧは
、センスアンプ活性化信号ＳＮ１およびＳＮ２のうちど
ちらか一方の信号がｉｎ　Ｆ（ｐｐレベルになることに
よってトリガされ、トランス７戸信号Ｔは＃　Ｈｎレベ
ルになる。またこのとき、トランスファ信号Ｔの立ち上
がりは３段のインバータによってセンスアンプ活性化信
号ＳＮＩまたはＳＮ２の立ち上がりに対して所定時間遅
延される。
次に第１図の回路の情報読出動作を説明する。
ここではまず、メモリセルＭＣ１のコンデンサＣ８が充
電されていない状態、すなわち情報１１０”が記憶され
ている場合について情報読出動作を第３Ａ図の動作波形
図を参照しながら説明する。時刻ｔｏ以前においては、
分割ビット線ＢＬ１．ＢＬ１．ＢＬ２．Ｂ１０は図示し
ない手段により中間電位（Ｖｃｃ　　Ｖ＊ｓ）、／２に
プリチャージされており、またトランスファ信号Ｔは“
Ｌ″レベ２２ ルになっている。時刻ｉｏに選択されたワード線ＷＬＩ
がＨ”レベルになるとトランジスタＱＳがオンして分割
ビット線ＢＬ２の電位が少し下がり、分割ビット１ｌＢ
Ｌ２とＢ１０との間に電位差が生じる。時刻ｔ１にセン
スアンプ活性化信号ＳＮ２が゛Ｈ″レベルになると、分
割ビット線８Ｌ２とＢ１０との間の電位差が拡大される
。すなわち１分割ビットｍＢＬ２の電位は上記中間電位
付近に保たれるが、分割ビット線ＢＬ２の電位はセンス
アンプＳＡ２を通して接地電位Ｖｓｓ近くまで放電され
る。時刻ｔ２にリストア回路活性化信号ＳＰ２が゛Ｌ′
ルベルになると、分割ビット線ＢＬ２の電位はりストア
回路ＲＥ２を通して電源電位Ｖｃｅ近くまで引き上げら
れ、分割ビット線ＢＬ２とＢ１０との間の電位差は拡大
される。センスアンプ活性化信号ＳＮ２が“Ｈ″レベル
なることによりトリガされたトランスファ信号Ｔが時刻
ｔｓに゛′Ｈ″レベルになると、分割ビット線ＢＬ２お
よびＢ１０の電位が分割ビット線ＢＬ１およびＢＬｉに
伝達される。このとき、分割ビット１！ＢＬ１の電位は
トランスファゲートトランジスタＱＴ１およびセンスア
ンプＳＡ２を通して放電され始め、分割ビットＩ！ＢＬ
１の電位はトランスファゲートトランジスタＱＴ２およ
びリストア回路ＲＥ２を通して上記中間電位から引き上
げられ始める。時刻ｔ４にセンスアンプ活性化信号ＳＮ
１が″“Ｈ”レベルになるとセンスアンプＳＡ１が動作
して分割ビット線ＢＬ１の電位を接地電位ＶＳＳ近くま
で放電する。時刻１．にリストア回路活性化信号ＳＰ１
が゛Ｌ゛ルベルになると、リストア回路ＲＥ１が動作し
て分割ビット１ＢＬ１の電位は電ｍ電位Ｖｃｃ近くまで
引き上げられる。
次に、時刻ｔ６に列選択信号Ｙが“Ｈ”レベルになり、
列ゲートトランジスタＱＹＩおよびＱＹ２がオンして、
分割ビット線ＢＬ１＃よびＢＬＩの電位がパス線ＢｔＪ
およびＢＵに伝達されてメモリセルＭＣ１に記憶されて
いた情報“Ｏ”が読出される。
次に、メモリセルＭＣ１のコンデンサＯ８が充電されて
いる状態、すなわら情報１１１　ＩＴが記憶されている
場合について情報読出動作を第３Ｂ図の動作波形図を参
照しながら説明する。情報“０”を読出す場合と同様に
、時刻ｔｏ以前においては、分割ビット線ＢＬ’ｌ、Ｂ
ＬＩ、ＢＬ２．Ｂ１０はプリチャージされており、また
トランスファ信号Ｔは“Ｌ″レベルなっている。時刻ｔ
ｏに選択されたワード線ＷＬ１が“Ｈ″レベルなるとＭ
ＯＳトランジスタＱＳがオンして分割ビット線ＢＬ２の
電位が少し上がり、分割ビット線ＢＬ２とＢ１０との間
に電位差が生じる。時刻ｔ１にセンスアンプ活性化信号
ＳＮ２が“ＨＩＴレベルになると、分割ビット線ＢＬ２
とＢ１０との間の電位差が拡大される。すなわち、分割
ビット線ＢＬ２の電位は上記中間電位より少し高い電位
に保たれるが、分割ビットＩｍＢＬ２の電位はセンスア
ンプＳＡ２を通して接地電位Ｖ、近くまで放電される。
時刻ｔ２にリストア回路活性化信号ＳＰ２が゛′Ｌ″レ
ベルになると、分割ビット線ＢＬ２の電位がリストア回
路ＲＥ２を通して電源電位Ｖｃｅ近くまで引き上げられ
、分割ビットｉＩ！ＢＬ２とＢ１０との間の電位差はさ
らに拡大される。センスアンプ活性化信号ＳＮ２が゛Ｈ
″レベルになることによりトリガされたトランスファ信
号Ｔが時刻ｔ、にｔ＋　Ｈｎレベルになると、分割ビッ
ト線ＢＬ２およびＢ１０の電位が分割ビット線８１１お
よび８［１に伝達される。このとき、分割ビット線ＢＬ
Ｉの電位はトランス７７ゲートトランジスタＱＴ２およ
びセンスアンプＳＡ２を通して放電され始め。
分割ビットＩＩＢＬＩの電位はトランスファゲートトラ
ンジスタＱＴ１およびリストア回路ＲＥ２を通して上記
中間電位から引き上げられ始める。時刻ｔ４にセンスア
ンプ活性化信号ＳＮ１がＨ”レベルになると、センスア
ンプＳＡＩが動作して、分割ビットｍＢＬ１の電位を接
地電位Ｖｓｓ近くまで放電する。時刻ｔｓにリストア回
路活性化信号ＳＰＩが“′Ｌ”レベルになるとりストア
回ＷｉＲＥ１が動作して、分割ビット線ＢＬ１の電位は
電源電位Ｖｃｅ近くまで引き上げられる。次に、時刻ｔ
ｓに列選択信号ＹがＨ”レベルになり、列ゲートトラン
ジスタＱＹ１およびＱＹ２がオンして分割ビット線ＢＬ
１およびＢＬｌの電位がバス線ＢｔＪおよび８Ｕに伝達
されてメモリセルＭＣ１に記憶されていた情報１１１　
Ｎが読出される。
以上のようにしてメモリセルから情報が読出されるが、
この発明においては、たとえばメモリセルＭＣ１をトラ
ンスファゲートトランジスタを介さずに直接センスアン
プＳＡ２に接続しているので、ビットＩＢＬ２を低抵抗
材料で形成することができるとともに、高集積化の際ト
ランジスタ幅の狭小化によるトランスファゲートトラン
ジスタのコンダクタンスの低下の問題が免れる。このこ
とは他の分割ビット線についても同様であり、このため
、センス動作時、ビット線の電位はトランスファゲート
トランジスタを介さずにセンスアンプで放電されてビッ
ト線の放電が速くなり、半導体メモリにおける情報の読
出動作が高速化されるまた、たとえばメモリセルＭＣ１
の情報を読出すとき、先に動作したセンスアンプＳＡ２
のセンスアンプ活性化信号ＳＮ２をトリガとして所定時
間遅延したトランスファ信号Ｔを発生させトランスファ
ゲートトランジスタＱＴ１．ＱＴ２をオンするので１分
割ビット線ＢＬ２とＢＬ２との間の電位差がセンスアン
プＳＡ２．リストア回路ＲＥ２により十分拡大された後
、この拡大された電位差が分割ビット線ＢＬ１．８Ｌ１
に伝達される。
このため、センス動作が安定し半導体メモリの動作マー
ジンが拡大する。
さらに、リストア回路ＲＥ１．ＲＥ２のように、各分割
ビット線対ごとにリストア回路を設は高電位側のビット
線の電位を引き上げるようにしているので、駆動能力の
大きい大面積のアクティブプルアップ回路が不要となる
。また、アクティブプルアップ回路を用いて折返し形ビ
ット線対のビット線１本全体の電位を引き上げるために
は分割ビット線対間のトランスフゲートトランジスタの
ゲート電位を電源電位ＶＣＣ以上に昇圧する必要があり
、このためトランスファゲートトランジスタのゲート酸
化膜の信頼性を悪くしたが、この発明においては、各分
割ビット線対ごとにリストア回路を設けこれによってビ
ット線の電位を引き上げるようにしているのでトランス
ファゲートトランジスタＱＴ１．ＱＴ２等のゲート電位
を電源電位Ｖｃｃ以上に昇圧する必要がなく、トランス
ファゲートトランジスタのゲート酸化膜の信頼性が確保
される。さらに、トランスファゲートトランジスタのゲ
ート電位を１１１ｍ電位Ｖｅｃ以上に昇圧する必要がな
いので、この分生導体メモリの情報読出動作の高速化が
図れる。
なお、上記実施例では、センスアンプはＮチャンネルＭ
ＯＳトランジスタで構成され、リストア回路はＰチャン
ネルＭＯ８トランジスタで構成される場合について説明
したが、センスアンプおよびリストア回路は上記導電形
と逆の導電形のＭＯＳトランジスタで構成されてもよく
、この場合には活性化信号の極性を適当に選択すること
によって上記実施例と同様の効果を奏する。
また、上記実施例では、トランスファゲートトランジス
タおよび列ゲートトランジスタがＮチャンネルＭＯＳト
ランジスタである場合について示したが、トランスファ
ゲートトランジスタおよび列ゲートトランジスタはＰチ
ャンネルＭＯＳトランジスタであってもよく、この場合
にはこれらトランジスタのゲートに与えられる信号を適
当に選択することによって上記実施例と同様の効果を奏
する。
また、上記実施例では、メモリセルのトランジスタはＮ
チャンネルＭＯＳトランジスタである場合について示し
たが、メモリセルのトランジスタはＰチャンネルＭＯＳ
トランジスタであってもよく、この場合にはワード線の
電位を適当に選択することによって上記実施例と同様の
効果を奏する。
また、上記実施例では、トランスファ信号発生回路はＮ
ＯＲゲートと３段のインバータとから構成される場合に
ついて示したが、トランスファ信号発生回路は他の適当
な段数のインバータを含んでもよく、あるいは他の適当
な回路形式で構成してもよく、これらの場合にも上記実
施例と同様の効果を奏する。
［発明の効果］ 以上のようにこの発明によれば、各折返し形ビット線対
を構成する複数の分割ビット線対間に隣り合う分割ビッ
ト線対間の接続・分離を行なう第１のスイッチング手段
を接続し、各分割ビット線対ごとにセンスアンプおよび
リストア回路を設け、或る分割ビット線対のメモリセル
の情報を読出すとき、制御手段により、このビット線対
に設けられたセンスアンプおよびリストア回路を動作さ
せた後、所定遅延時間の後に第１のスイッチング手段を
オンさせて上記酸る分割ビット線対とこれに隣り合う分
割ビット線対とを接続するようにしたので、センス動作
が高速に行なわれるとともに、センス動作が安定して半
導体メモリの動作マージンが拡大される。さらに、トラ
ンスファゲートトランジスタのゲート電位を電源電位１
′；１．上に昇圧する必要がないため、トランスファゲ
ートトランジスタのゲート酸化膜の信頼性が向上する。
【図面の簡単な説明】
第１図は、この発明の実施例であるダイナミックＲＡ　
Ｍの一部の構成を示す回路図である。 第２図は、第１図のトランスファ信号発生回路の構成を
示す回路図である。 第３Ａ図および第３Ｂ図は、第１図の回路の動作波形図
である。 第４図は、従来のダイナミックＲＡＭの一部の構成を示
す回路図である。 第５図は、第４図の回路の動作波形図である。 第６図は、従来の他のダイナミックＲＡＭの一部の構成
を示す回路図である。 第７図は、第６図の回路の動作波形図である。 図において、ＢＬｌ、ＢＬｌ、Ｂ１０．Ｂ１０は分割ビ
ット線、ＷＬｌはワード線、ｓｕ、ａｕはバス線、ＭＣ
１はメモリセル、ＳＡ１．ＳＡ２はセンスアンプ、ＲＥ
ｌ、ＲＥ２はリストア回路、ＴＧはトランスファ信号発
生回路、ＱＮｌ、ＱＮ２、ＱＮ３．ＱＮ４．ＱＳはＮチ
ャンネルＭＯＳトランジスタ、ＱＮ５．ＯＮ６はセンス
アンプ駆動トランジスタ、ＱＰｌ、ＱＰ２．ＱＰ３．Ｑ
Ｐ４はＰチャンネルＭＯＳトランジスタ、ＱＰ５゜ＱＰ
６はリストア回路駆動トランジスタ、ＱＴｌ。 ＱＴ２はトランスファゲートトランジスタ、ＱＹｌ、Ｑ
Ｙ２は列ゲートトランジスタ、Ｃ８はコンデンサ、１１
．Ｉ２．Ｉ３はインバータ、ＮＧはＮＯＲゲート、ＱＧ
ｌ、ＱＧ２．ＱＧ５．ＱＧ７゜ＱＧ９はＮチャンネルＭ
Ｏ８ｔ−ランジスタ、ＱＧ３、ＱＧ４．ＱＧ６．ＱＧ８
．ＱＧＩＯはＰチャンネルＭＯ８ｔ−ランシタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (6)

    【特許請求の範囲】
  1. （１）複数のワード線と、 複数の折返し形ビット線対とを備え、 前記各折返し形ビット線対は複数の分割ビット線対から
    構成されており、 前記各分割ビット線対のビット線と前記各ワード線間に
    接続される複数のメモリセルと、 前記各分割ビット線対間に接続され、隣り合う分割ビッ
    ト線対間の接続・分離を行なう第１のスイッチング手段
    と、 前記各分割ビット線対ごとに設けられ、ビット線の電位
    を検知するための第１導電形のトランジスタで構成され
    るセンスアンプと、 前記各分割ビット線対ごとに設けられ、高電位側のビッ
    ト線の電位を引き上げるための第２導電形のトランジス
    タで構成されるリストア回路と、或る分割ビット線対の
    前記メモリセルの情報を読出すとき、当該分割ビット線
    対に設けられた前記センスアンプおよび前記リストア回
    路を動作させた後、所定遅延時間の後に前記第１のスイ
    ッチング手段をオンさせて該分割ビット線対とこれに隣
    り合う前記分割ビット線対とを接続するように制御する
    制御手段とを備えた半導体メモリ。
  2. （２）前記第１のスイッチング手段はトランジスタを用
    いたトランスファゲートにより構成される特許請求の範
    囲第１項記載の半導体メモリ。
  3. （３）前記制御手段はＮＯＲゲートとインバータとから
    構成され、隣り合う前記センスアンプのうち先に動作す
    るセンスアンプの活性化信号を入力信号とし、これをト
    リガとして前記第１のスイッチング手段をオンさせる特
    許請求の範囲第１項記載の半導体メモリ。
  4. （４）前記各折返し形ビット線対の前記複数の分割ビッ
    ト線対のうち１対の分割ビット線対が第２のスイッチン
    グ手段を介してバス線対に接続される特許請求の範囲第
    １項記載の半導体メモリ。
  5. （５）前記第２のスイッチング手段を前記各折返し形ビ
    ット線対の前記センスアンプおよび前記リストア回路が
    すべて動作した後にオンさせる特許請求の範囲第４項記
    載の半導体メモリ。
  6. （６）前記第２のスイッチング手段はトランジスタを用
    いたトランスファゲートにより構成される特許請求の範
    囲第４項記載の半導体メモリ。
JP61062052A 1986-03-18 1986-03-18 半導体記憶装置 Expired - Lifetime JPH07111823B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61062052A JPH07111823B2 (ja) 1986-03-18 1986-03-18 半導体記憶装置
DE8787301766T DE3771238D1 (de) 1986-03-18 1987-02-27 Halbleiterspeicher.
EP87301766A EP0238228B1 (en) 1986-03-18 1987-02-27 Semiconductor memory
US07/027,536 US4803663A (en) 1986-03-18 1987-03-18 Semiconductor memory having divided bit lines and individual sense amplifiers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61062052A JPH07111823B2 (ja) 1986-03-18 1986-03-18 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS62217490A true JPS62217490A (ja) 1987-09-24
JPH07111823B2 JPH07111823B2 (ja) 1995-11-29

Family

ID=13188992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61062052A Expired - Lifetime JPH07111823B2 (ja) 1986-03-18 1986-03-18 半導体記憶装置

Country Status (4)

Country Link
US (1) US4803663A (ja)
EP (1) EP0238228B1 (ja)
JP (1) JPH07111823B2 (ja)
DE (1) DE3771238D1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199393A (ja) * 1988-02-03 1989-08-10 Mitsubishi Electric Corp 半導体記憶装置
JPH04501631A (ja) * 1989-07-20 1992-03-19 サムスング　セミコンダクター　インコーポレイテッド センシング及びリフレッシングを改善したダイナミックランダムアクセスメモリ
US6738300B2 (en) 2002-08-26 2004-05-18 International Business Machines Corporation Direct read of DRAM cell using high transfer ratio

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214601A (en) * 1986-12-11 1993-05-25 Mitsubishi Denki Kabushiki Kaisha Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
JPH01171195A (ja) * 1987-12-25 1989-07-06 Sony Corp メモリ装置
US5148399A (en) * 1988-06-28 1992-09-15 Oki Electric Industry Co., Ltd. Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory
JP3006014B2 (ja) * 1990-02-13 2000-02-07 日本電気株式会社 半導体メモリ
US5142494A (en) * 1990-02-26 1992-08-25 Eastman Kodak Company Memory based line-delay architecture
US5058065A (en) * 1990-02-26 1991-10-15 Eastman Kodak Company Memory based line-delay architecture
GB9007789D0 (en) * 1990-04-06 1990-06-06 Foss Richard C Method for dram sensing current control
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
US5245584A (en) * 1990-12-20 1993-09-14 Vlsi Technology, Inc. Method and apparatus for compensating for bit line delays in semiconductor memories
JPH04315888A (ja) * 1991-04-15 1992-11-06 Nec Corp 半導体記憶装置
KR940007639B1 (ko) * 1991-07-23 1994-08-22 삼성전자 주식회사 분할된 입출력 라인을 갖는 데이타 전송회로
JPH0612877A (ja) * 1992-06-18 1994-01-21 Toshiba Corp 半導体集積回路
JPH0757464A (ja) * 1993-08-10 1995-03-03 Oki Electric Ind Co Ltd 半導体記憶回路
KR0121777B1 (ko) * 1994-05-23 1997-12-05 김영환 고속 동작용 감지 증폭기
US5956286A (en) * 1997-10-28 1999-09-21 International Business Machines Corporation Data processing system and method for implementing a multi-port memory cell
US5907508A (en) * 1997-10-28 1999-05-25 International Business Machines Corporation Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell
US5870349A (en) * 1997-10-28 1999-02-09 International Business Machines Corporation Data processing system and method for generating memory control signals with clock skew tolerance
US5877976A (en) * 1997-10-28 1999-03-02 International Business Machines Corporation Memory system having a vertical bitline topology and method therefor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58102390A (ja) * 1981-12-12 1983-06-17 Nippon Telegr & Teleph Corp <Ntt> センス回路
JPS58125293A (ja) * 1982-01-22 1983-07-26 Hitachi Ltd 半導体記憶装置
JPS59101093A (ja) * 1982-11-30 1984-06-11 Fujitsu Ltd 半導体記憶装置
JPS59207485A (ja) * 1983-05-11 1984-11-24 Nec Ic Microcomput Syst Ltd 増幅回路
JPS60136993A (ja) * 1983-11-23 1985-07-20 モトロ−ラ・インコ−ポレ−テツド センス増幅器
JPS60234295A (ja) * 1984-05-04 1985-11-20 Fujitsu Ltd 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2647394C2 (de) * 1976-10-20 1978-11-16 Siemens Ag, 1000 Berlin Und 8000 Muenchen MOS-Halbleiterspeicherbaustein
JPS5472641A (en) * 1977-11-21 1979-06-11 Toshiba Corp Voltage detection circuit
JPS57159A (en) * 1980-06-02 1982-01-05 Mitsubishi Chem Ind Ltd Polyester composition
JPS5755592A (en) * 1980-09-18 1982-04-02 Nec Corp Memory device
JPS592365A (ja) * 1982-06-28 1984-01-07 Fujitsu Ltd ダイナミツク型半導体記憶装置
JPH101093A (ja) * 1996-06-13 1998-01-06 Shikoku Dock Kk 船舶等海洋構造物の進水装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58102390A (ja) * 1981-12-12 1983-06-17 Nippon Telegr & Teleph Corp <Ntt> センス回路
JPS58125293A (ja) * 1982-01-22 1983-07-26 Hitachi Ltd 半導体記憶装置
JPS59101093A (ja) * 1982-11-30 1984-06-11 Fujitsu Ltd 半導体記憶装置
JPS59207485A (ja) * 1983-05-11 1984-11-24 Nec Ic Microcomput Syst Ltd 増幅回路
JPS60136993A (ja) * 1983-11-23 1985-07-20 モトロ−ラ・インコ−ポレ−テツド センス増幅器
JPS60234295A (ja) * 1984-05-04 1985-11-20 Fujitsu Ltd 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199393A (ja) * 1988-02-03 1989-08-10 Mitsubishi Electric Corp 半導体記憶装置
JPH04501631A (ja) * 1989-07-20 1992-03-19 サムスング　セミコンダクター　インコーポレイテッド センシング及びリフレッシングを改善したダイナミックランダムアクセスメモリ
US6738300B2 (en) 2002-08-26 2004-05-18 International Business Machines Corporation Direct read of DRAM cell using high transfer ratio

Also Published As

Publication number Publication date
JPH07111823B2 (ja) 1995-11-29
EP0238228B1 (en) 1991-07-10
US4803663A (en) 1989-02-07
EP0238228A2 (en) 1987-09-23
EP0238228A3 (en) 1989-07-05
DE3771238D1 (de) 1991-08-14

Similar Documents

Publication Publication Date Title
JPS62217490A (ja) 半導体記憶装置
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
JP2537264B2 (ja) 半導体記憶装置
JPH1196750A (ja) 半導体記憶装置
JPS62197992A (ja) ダイナミツクｒａｍ
GB2345778A (en) Ferromagnetic memory device using a sense amplifier circuit
JPH11149793A (ja) 半導体記憶装置
JP3101297B2 (ja) 半導体メモリ装置
JP2000077628A (ja) 半導体記憶装置
US8107278B2 (en) Semiconductor storage device
JPS62200596A (ja) 半導体メモリ
JP2007115337A (ja) 半導体メモリ装置
JP2876799B2 (ja) 半導体記憶装置
JP2810398B2 (ja) 半導体メモリ
JP2566517B2 (ja) ダイナミック型半導体記憶装置
JP2867256B2 (ja) 半導体メモリ装置
JP3188320B2 (ja) 半導体記憶装置
JPH10106266A (ja) 半導体記憶装置
JPS61227288A (ja) 半導体記憶装置
JPH0325878B2 (ja)
JPH10178161A (ja) 半導体メモリ
JPH07312084A (ja) キャッシュメモリ内蔵メモリ装置
JP3324615B2 (ja) センスアンプ回路
JPH0743934B2 (ja) 半導体装置
JPH0612604B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term