JP3324615B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、主としてＭＯＳダイナ
ミックランダムアクセスメモリ（ＭＯＳＤＲＡＭ）等の
半導体記憶装置に適用されるセンスアンプ回路に関す
る。
ミックランダムアクセスメモリ（ＭＯＳＤＲＡＭ）等の
半導体記憶装置に適用されるセンスアンプ回路に関す
る。
【０００２】
【従来の技術】近年、半導体記憶装置の一例であるＭＯ
ＳＤＡＭでは、微細加工技術の向上による高密度化に伴
い、近接ビット線間容量によるメモリセル読み出し動作
への影響や、或いは複数のセンスアンプが同時動作する
センスアンプ回路において初期読み出し信号量の差によ
って生じる動作開始時間差等が問題となっている。
ＳＤＡＭでは、微細加工技術の向上による高密度化に伴
い、近接ビット線間容量によるメモリセル読み出し動作
への影響や、或いは複数のセンスアンプが同時動作する
センスアンプ回路において初期読み出し信号量の差によ
って生じる動作開始時間差等が問題となっている。
【０００３】図２は、従来のセンスアンプ回路の基本構
成を例示したものである。このセンスアンプ回路では、
総計４個のセンスアンプ１〜４に含まれるＰチャンネル
トランジスタによるフリップ・フロップ回路の共通ソー
スと、Ｎチャンネルトランジスタによるフリップ・フロ
ップ回路の共通ソースとがそれぞれ共通活性化信号によ
り駆動されるように共通活性化信号線における節点ＳＥ
Ｐ，ＳＥＮとして接続されており、各センスアンプ１〜
４の活性化用トランジスタとして第１のＰチャンネルＭ
ＯＳトランジスタＱＰ１，第１のＮチャンネルＭＯＳト
ランジスタＱＮ１が用いられ、これらの第１のＰチャン
ネルＭＯＳトランジスタＱＰ１及び第１のＮチャンネル
ＭＯＳトランジスタＱＮ１の間に別の第２のＮチャンネ
ルＭＯＳトランジスタＱＮ２が挿入されて成っている。
成を例示したものである。このセンスアンプ回路では、
総計４個のセンスアンプ１〜４に含まれるＰチャンネル
トランジスタによるフリップ・フロップ回路の共通ソー
スと、Ｎチャンネルトランジスタによるフリップ・フロ
ップ回路の共通ソースとがそれぞれ共通活性化信号によ
り駆動されるように共通活性化信号線における節点ＳＥ
Ｐ，ＳＥＮとして接続されており、各センスアンプ１〜
４の活性化用トランジスタとして第１のＰチャンネルＭ
ＯＳトランジスタＱＰ１，第１のＮチャンネルＭＯＳト
ランジスタＱＮ１が用いられ、これらの第１のＰチャン
ネルＭＯＳトランジスタＱＰ１及び第１のＮチャンネル
ＭＯＳトランジスタＱＮ１の間に別の第２のＮチャンネ
ルＭＯＳトランジスタＱＮ２が挿入されて成っている。
【０００４】このセンスアンプ回路において、第１のＰ
チャンネルＭＯＳトランジスタＱＰ１のゲートにはセン
スアンプ活性化反転入力信号φＳＡ＊が入力され、第１
のＮチャンネルＭＯＳトランジスタＱＮ１のゲートには
センスアンプ活性化信号φＳＡが入力され、第２のＮチ
ャンネルＭＯＳトランジスタＱＮ２のゲートにはプリチ
ャージ信号φＰ が入力される。
チャンネルＭＯＳトランジスタＱＰ１のゲートにはセン
スアンプ活性化反転入力信号φＳＡ＊が入力され、第１
のＮチャンネルＭＯＳトランジスタＱＮ１のゲートには
センスアンプ活性化信号φＳＡが入力され、第２のＮチ
ャンネルＭＯＳトランジスタＱＮ２のゲートにはプリチ
ャージ信号φＰ が入力される。
【０００５】このセンスアンプ回路では、節点ＳＥＰ，
ＳＥＮ及び各センスアンプ１〜４の各ビット線対は相等
しく、電源電位の約１／２の電位にプリチャージされて
おり、選択ワード線が活性化されるとメモリセルの蓄積
電位によってセンスアンプ１〜４のビット線対のうちの
一方のビット線に電位変化が生じる。このとき、メモリ
セルの蓄積電位が高電位であればビット線の電位は上昇
し、反対に低電位であればビット線の電位は低下する。
そこで、第１のＰチャンネルＭＯＳトランジスタＱＰ１
及び第１のＮチャンネルＭＯＳトランジスタＱＮ１が導
通され、センスアンプ１〜４を構成するＰチャンネルト
ランジスタによるフリップ・フロップ回路及びＮチャン
ネルトランジスタによるフリップ・フロップ回路により
各ビット線対の差電位が増幅される。
ＳＥＮ及び各センスアンプ１〜４の各ビット線対は相等
しく、電源電位の約１／２の電位にプリチャージされて
おり、選択ワード線が活性化されるとメモリセルの蓄積
電位によってセンスアンプ１〜４のビット線対のうちの
一方のビット線に電位変化が生じる。このとき、メモリ
セルの蓄積電位が高電位であればビット線の電位は上昇
し、反対に低電位であればビット線の電位は低下する。
そこで、第１のＰチャンネルＭＯＳトランジスタＱＰ１
及び第１のＮチャンネルＭＯＳトランジスタＱＮ１が導
通され、センスアンプ１〜４を構成するＰチャンネルト
ランジスタによるフリップ・フロップ回路及びＮチャン
ネルトランジスタによるフリップ・フロップ回路により
各ビット線対の差電位が増幅される。
【０００６】
【発明が解決しようとする課題】上述したセンスアンプ
回路の場合、各センスアンプの動作開始時間差は各ビッ
ト線対の電位差と第１のＰチャンネルＭＯＳトランジス
タＱＰ１及び第１のＮチャンネルＭＯＳトランジスタＱ
Ｎ１による節点ＳＥＰ，ＳＥＮの活性化速度とにより左
右されてしまうという問題がある。
回路の場合、各センスアンプの動作開始時間差は各ビッ
ト線対の電位差と第１のＰチャンネルＭＯＳトランジス
タＱＰ１及び第１のＮチャンネルＭＯＳトランジスタＱ
Ｎ１による節点ＳＥＰ，ＳＥＮの活性化速度とにより左
右されてしまうという問題がある。
【０００７】即ち、例えば選択ワード線による高電位メ
モリからセンスアンプ１，３，４への読み出しが大きな
電位で行われ、高電位メモリセルからセンスアンプ２へ
の読み出しが僅かな電位で行われると共に、第１のＮチ
ャンネルＭＯＳトランジスタＱＮ１による節点ＳＥＮの
活性化速度が第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１による節点ＳＥＰの活性化加速度より速いとする
と、この場合には第１のＮチャンネルＭＯＳトランジス
タＱＮ１によるフリップ・フロップ回路によって差電位
増幅が初めに行われるため、センスアンプ１，３，４が
先に差電位増幅を開始し、次にセンスアンプ２が差電位
増幅を開始するように動作してしまい、この後にセンス
アンプ１，３，４が差電位増幅を開始した場合には近接
ビット線間容量によって差電位増幅を開始していないセ
ンスアンプ２のデジット線対の差電位に変化を与えてし
まうので、この結果としてセンスアンプ２の差電位増幅
が誤動作を起こし、これが原因でセンスアンプ回路の感
度が悪化してしまうことになる。
モリからセンスアンプ１，３，４への読み出しが大きな
電位で行われ、高電位メモリセルからセンスアンプ２へ
の読み出しが僅かな電位で行われると共に、第１のＮチ
ャンネルＭＯＳトランジスタＱＮ１による節点ＳＥＮの
活性化速度が第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１による節点ＳＥＰの活性化加速度より速いとする
と、この場合には第１のＮチャンネルＭＯＳトランジス
タＱＮ１によるフリップ・フロップ回路によって差電位
増幅が初めに行われるため、センスアンプ１，３，４が
先に差電位増幅を開始し、次にセンスアンプ２が差電位
増幅を開始するように動作してしまい、この後にセンス
アンプ１，３，４が差電位増幅を開始した場合には近接
ビット線間容量によって差電位増幅を開始していないセ
ンスアンプ２のデジット線対の差電位に変化を与えてし
まうので、この結果としてセンスアンプ２の差電位増幅
が誤動作を起こし、これが原因でセンスアンプ回路の感
度が悪化してしまうことになる。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、複数接続されたセ
ンスアンプが同時動作する場合にも動作開始時間差によ
る感度悪化の発生を防止し得る構成のセンスアンプ回路
を提供することにある。
なされたもので、その技術的課題は、複数接続されたセ
ンスアンプが同時動作する場合にも動作開始時間差によ
る感度悪化の発生を防止し得る構成のセンスアンプ回路
を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、一導電
型及び逆導電型のＭＯＳトランジスタから成るフリップ
・フロップ回路を含む複数のセンスアンプと、フリップ
・フロップ回路にあっての一導電型ＭＯＳトランジスタ
を電流駆動するための第１の共通活性化信号線、及び逆
導電型ＭＯＳトランジスタを電流駆動するための第２の
共通活性化信号線と、電流供給源の一端と第１の共通活
性化信号線との間に接続された一導電型ＭＯＳトランジ
スタから成る第１の電流制限素子と、電流供給源の他端
と第２の共通活性化信号線との間に接続された逆導電型
ＭＯＳトランジスタから成る第２の電流制限素子と、電
流供給源にあっての一端及び他端の間の１つの電流経路
に直列に接続された一導電型ＭＯＳトランジスタと逆導
電型ＭＯＳトランジスタとを備え、更に、第１の電流制
限素子である一導電型ＭＯＳトランジスタのゲートは、
電流経路に接続された一導電型ＭＯＳトランジスタのゲ
ート及びドレインと接続され、第２の電流制限素子であ
る逆導電型ＭＯＳトランジスタのゲートは、電流経路に
接続された逆導電型ＭＯＳトランジスタのゲート及びド
レインと接続されたセンスアンプ回路が得られる。
型及び逆導電型のＭＯＳトランジスタから成るフリップ
・フロップ回路を含む複数のセンスアンプと、フリップ
・フロップ回路にあっての一導電型ＭＯＳトランジスタ
を電流駆動するための第１の共通活性化信号線、及び逆
導電型ＭＯＳトランジスタを電流駆動するための第２の
共通活性化信号線と、電流供給源の一端と第１の共通活
性化信号線との間に接続された一導電型ＭＯＳトランジ
スタから成る第１の電流制限素子と、電流供給源の他端
と第２の共通活性化信号線との間に接続された逆導電型
ＭＯＳトランジスタから成る第２の電流制限素子と、電
流供給源にあっての一端及び他端の間の１つの電流経路
に直列に接続された一導電型ＭＯＳトランジスタと逆導
電型ＭＯＳトランジスタとを備え、更に、第１の電流制
限素子である一導電型ＭＯＳトランジスタのゲートは、
電流経路に接続された一導電型ＭＯＳトランジスタのゲ
ート及びドレインと接続され、第２の電流制限素子であ
る逆導電型ＭＯＳトランジスタのゲートは、電流経路に
接続された逆導電型ＭＯＳトランジスタのゲート及びド
レインと接続されたセンスアンプ回路が得られる。
【００１０】又、本発明によれば、上記センスアンプ回
路において、第１の電流制限素子である一導電型ＭＯＳ
トランジスタの電流値と第２の電流制限素子である逆導
電型ＭＯＳトランジスタの電流値とがほほ等しく設定さ
れたセンスアンプ回路が得られる。
路において、第１の電流制限素子である一導電型ＭＯＳ
トランジスタの電流値と第２の電流制限素子である逆導
電型ＭＯＳトランジスタの電流値とがほほ等しく設定さ
れたセンスアンプ回路が得られる。
【００１１】更に、本発明によれば、上記何れかのセン
スアンプ回路において、第１の電流制限素子である一導
電型ＭＯＳトランジスタと第１の共通活性化信号線との
間に設けられたセンスアンプ活性化用の一導電型ＭＯＳ
トランジスタと、第２の電流制限素子である逆導電型Ｍ
ＯＳトランジスタと第２の共通活性化信号線との間に設
けられたセンスアンプ活性化用の逆導電型ＭＯＳトラン
ジスタとを備え、センスアンプ活性化用の一導電型ＭＯ
Ｓトランジスタ及び逆導電型ＭＯＳトランジスタは、互
いに相補なセンスアンプ活性化信号により制御されるセ
ンスアンプ回路が得られる。
スアンプ回路において、第１の電流制限素子である一導
電型ＭＯＳトランジスタと第１の共通活性化信号線との
間に設けられたセンスアンプ活性化用の一導電型ＭＯＳ
トランジスタと、第２の電流制限素子である逆導電型Ｍ
ＯＳトランジスタと第２の共通活性化信号線との間に設
けられたセンスアンプ活性化用の逆導電型ＭＯＳトラン
ジスタとを備え、センスアンプ活性化用の一導電型ＭＯ
Ｓトランジスタ及び逆導電型ＭＯＳトランジスタは、互
いに相補なセンスアンプ活性化信号により制御されるセ
ンスアンプ回路が得られる。
【００１２】他方、本発明によれば、上記センスアンプ
回路において、第１の電流制限素子である一導電型ＭＯ
Ｓトランジスタ及び第２の電流制限素子である逆導電型
ＭＯＳトランジスタのコンダクタンスは、センスアンプ
活性化用の一導電型ＭＯＳトランジスタ及び逆導電型Ｍ
ＯＳトランジスタのコンダクタンスよりも小さく設定さ
れているセンスアンプ回路が得られる。
回路において、第１の電流制限素子である一導電型ＭＯ
Ｓトランジスタ及び第２の電流制限素子である逆導電型
ＭＯＳトランジスタのコンダクタンスは、センスアンプ
活性化用の一導電型ＭＯＳトランジスタ及び逆導電型Ｍ
ＯＳトランジスタのコンダクタンスよりも小さく設定さ
れているセンスアンプ回路が得られる。
【００１３】
【実施例】以下に実施例を挙げ、本発明のセンスアンプ
回路について、図面を参照して詳細に説明する。
回路について、図面を参照して詳細に説明する。
【００１４】図１は、本発明の一実施例に係るセンスア
ンプ回路の基本構成を示したものである。このセンスア
ンプ回路は、総計４個のセンスアンプ１〜４の共通活性
化信号線における節点ＳＥＮ，ＳＥＰにそれぞれ第１の
ＮチャンネルＭＯＳトランジスタＱＮ１，第１のＰチャ
ンネルＭＯＳトランジスタＱＰ１を介して接続された第
３のＮチャンネルＭＯＳトランジスタＱＮ３，第２のＰ
チャンネルＭＯＳトランジスタＱＰ２と、抵抗Ｒを介し
てドレイン同士が直列接続された第３のＰチャンネルＭ
ＯＳトランジスタＱＰ３及び第４のＮチャンネルＭＯＳ
トランジスタＱＮ４とを備え、第３のＮチャンネルＭＯ
ＳトランジスタＱＮ３及び第４のＮチャンネルＭＯＳト
ランジスタＱＮ４のゲート間が接続されると共に、第２
のＰチャンネルＭＯＳトランジスタＱＰ２及び第３のＰ
チャンネルＭＯＳトランジスタＱＰ３のゲート間が接続
されて成っている。このうち、第３のＮチャンネルＭＯ
ＳトランジスタＱＮ３のゲートは、第４のＮチャンネル
ＭＯＳトランジスタＱＮ４のゲート及びドレインと接続
され、第２のＰチャンネルＭＯＳトランジスタＱＰ２の
ゲートは、第３のＰチャンネルＭＯＳトランジスタＱ
Ｐ３のゲート及びドレインと接続されている。
ンプ回路の基本構成を示したものである。このセンスア
ンプ回路は、総計４個のセンスアンプ１〜４の共通活性
化信号線における節点ＳＥＮ，ＳＥＰにそれぞれ第１の
ＮチャンネルＭＯＳトランジスタＱＮ１，第１のＰチャ
ンネルＭＯＳトランジスタＱＰ１を介して接続された第
３のＮチャンネルＭＯＳトランジスタＱＮ３，第２のＰ
チャンネルＭＯＳトランジスタＱＰ２と、抵抗Ｒを介し
てドレイン同士が直列接続された第３のＰチャンネルＭ
ＯＳトランジスタＱＰ３及び第４のＮチャンネルＭＯＳ
トランジスタＱＮ４とを備え、第３のＮチャンネルＭＯ
ＳトランジスタＱＮ３及び第４のＮチャンネルＭＯＳト
ランジスタＱＮ４のゲート間が接続されると共に、第２
のＰチャンネルＭＯＳトランジスタＱＰ２及び第３のＰ
チャンネルＭＯＳトランジスタＱＰ３のゲート間が接続
されて成っている。このうち、第３のＮチャンネルＭＯ
ＳトランジスタＱＮ３のゲートは、第４のＮチャンネル
ＭＯＳトランジスタＱＮ４のゲート及びドレインと接続
され、第２のＰチャンネルＭＯＳトランジスタＱＰ２の
ゲートは、第３のＰチャンネルＭＯＳトランジスタＱ
Ｐ３のゲート及びドレインと接続されている。
【００１５】このセンスアンプ回路の場合、第３のＮチ
ャンネルＭＯＳトランジスタＱＮ３は、電流供給源の一
端と第１の共通活性化信号線との間に接続された第１の
電流制限素子となっており、第２のＰチャンネルＭＯＳ
トランジスタＱＰ２は、電流供給源の他端と第２の共通
活性化信号線との間に接続された第２の電流制限素子と
なっている。又、第４のＮチャンネルＭＯＳトランジス
タＱＮ４と第３のＰチャンネルＭＯＳトランジスタＱ
Ｐ３とは、電流供給源にあっての一端及び他端の間の１
つの電流経路に直列に接続され、第３のＮチャンネルＭ
ＯＳトランジスタＱＮ３の電流値は、電流経路に直列に
接続された第４のＮチャンネルＭＯＳトランジスタＱ
Ｎ４の電流値に依存し、第２のＰチャンネルＭＯＳトラ
ンジスタＱＰ２の電流値は、電流経路に直列に接続され
た第３のＰチャンネルＭＯＳトランジスタＱＰ３の電流
値に依存するように構成されると共に、第３のＮチャン
ネルＭＯＳトランジスタＱＮ３の電流値と第２のＰチャ
ンネルＭＯＳトランジスタＱＰ２の電流値とがほほ等し
く設定されている。更に、第３のＮチャンネルＭＯＳト
ランジスタＱＮ３と第１の共通活性化信号線との間に設
けられた第１のＮチャンネルＭＯＳトランジスタＱＮ１
は、センスアンプ活性化用となっており、第２のＰチャ
ンネルＭＯＳトランジスタＱＰ２と第２の共通活性化信
号線との間に設けられた第１のＰチャンネルＭＯＳトラ
ンジスタＱＰ１は、センスアンプ活性化用となってお
り、これらは互いに相補なセンスアンプ活性化信号φ
ＳＡ，センスアンプ活性化反転入力信号φＳＡ＊により
制御されるようになっている。加えて、第３のＮチャン
ネルＭＯＳトランジスタＱＮ３及び第２のＰチャンネル
ＭＯＳトランジスタＱＰ２のコンダクタンスは、センス
アンプ活性化用の第１のＮチャンネルＭＯＳトランジス
タＱＮ１及び第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１のコンダクタンスよりも小さく設定されている。
尚、ここでも第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１及び第１のＮチャンネルＭＯＳトランジスタＱＮ１
の間には別の第２のＮチャンネルＭＯＳトランジスタＱ
Ｎ２が挿入されている（但し、この第２のＮチャンネル
ＭＯＳトランジスタＱＮ２は省略しても良い）。
ャンネルＭＯＳトランジスタＱＮ３は、電流供給源の一
端と第１の共通活性化信号線との間に接続された第１の
電流制限素子となっており、第２のＰチャンネルＭＯＳ
トランジスタＱＰ２は、電流供給源の他端と第２の共通
活性化信号線との間に接続された第２の電流制限素子と
なっている。又、第４のＮチャンネルＭＯＳトランジス
タＱＮ４と第３のＰチャンネルＭＯＳトランジスタＱ
Ｐ３とは、電流供給源にあっての一端及び他端の間の１
つの電流経路に直列に接続され、第３のＮチャンネルＭ
ＯＳトランジスタＱＮ３の電流値は、電流経路に直列に
接続された第４のＮチャンネルＭＯＳトランジスタＱ
Ｎ４の電流値に依存し、第２のＰチャンネルＭＯＳトラ
ンジスタＱＰ２の電流値は、電流経路に直列に接続され
た第３のＰチャンネルＭＯＳトランジスタＱＰ３の電流
値に依存するように構成されると共に、第３のＮチャン
ネルＭＯＳトランジスタＱＮ３の電流値と第２のＰチャ
ンネルＭＯＳトランジスタＱＰ２の電流値とがほほ等し
く設定されている。更に、第３のＮチャンネルＭＯＳト
ランジスタＱＮ３と第１の共通活性化信号線との間に設
けられた第１のＮチャンネルＭＯＳトランジスタＱＮ１
は、センスアンプ活性化用となっており、第２のＰチャ
ンネルＭＯＳトランジスタＱＰ２と第２の共通活性化信
号線との間に設けられた第１のＰチャンネルＭＯＳトラ
ンジスタＱＰ１は、センスアンプ活性化用となってお
り、これらは互いに相補なセンスアンプ活性化信号φ
ＳＡ，センスアンプ活性化反転入力信号φＳＡ＊により
制御されるようになっている。加えて、第３のＮチャン
ネルＭＯＳトランジスタＱＮ３及び第２のＰチャンネル
ＭＯＳトランジスタＱＰ２のコンダクタンスは、センス
アンプ活性化用の第１のＮチャンネルＭＯＳトランジス
タＱＮ１及び第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１のコンダクタンスよりも小さく設定されている。
尚、ここでも第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１及び第１のＮチャンネルＭＯＳトランジスタＱＮ１
の間には別の第２のＮチャンネルＭＯＳトランジスタＱ
Ｎ２が挿入されている（但し、この第２のＮチャンネル
ＭＯＳトランジスタＱＮ２は省略しても良い）。
【００１６】具体的に言えば、このセンスアンプ回路に
おいても、第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１のゲートにはセンスアンプ活性化反転入力信号φ
ＳＡ＊が入力され、第１のＮチャンネルＭＯＳトランジ
スタＱＮ１のゲートにはセンスアンプ活性化信号φＳＡ
が入力され、第２のＮチャンネルＭＯＳトランジスタＱ
Ｎ２のゲートにはプリチャージ信号φＰ が入力され
る。
おいても、第１のＰチャンネルＭＯＳトランジスタＱ
Ｐ１のゲートにはセンスアンプ活性化反転入力信号φ
ＳＡ＊が入力され、第１のＮチャンネルＭＯＳトランジ
スタＱＮ１のゲートにはセンスアンプ活性化信号φＳＡ
が入力され、第２のＮチャンネルＭＯＳトランジスタＱ
Ｎ２のゲートにはプリチャージ信号φＰ が入力され
る。
【００１７】このセンスアンプ回路では、第３のＰチャ
ンネルＭＯＳトランジスタＱＰ３及び第４のＮチャンネ
ルＭＯＳトランジスタＱＮ４のドレイン同士が抵抗Ｒを
介して直列接続されているため、これらの第３のＰチャ
ンネルＭＯＳトランジスタＱＰ３及び第４のＮチャンネ
ルＭＯＳトランジスタＱＮ４を流れる電流は相等しい。
ンネルＭＯＳトランジスタＱＰ３及び第４のＮチャンネ
ルＭＯＳトランジスタＱＮ４のドレイン同士が抵抗Ｒを
介して直列接続されているため、これらの第３のＰチャ
ンネルＭＯＳトランジスタＱＰ３及び第４のＮチャンネ
ルＭＯＳトランジスタＱＮ４を流れる電流は相等しい。
【００１８】又、このセンスアンプ回路では、第３のＮ
チャンネルＭＯＳトランジスタＱＮ３及び第４のＮチャ
ンネルＭＯＳトランジスタＱＮ４のゲート間が接続され
ており、これらのＮチャンネルＭＯＳトランジスタＱ
Ｎ３，ＱＮ４が等しいゲート電位を持つ。このため、第
３のＮチャンネルＭＯＳトランジスタＱＮ３がドレイン
電圧に拘らず第４のＮチャンネルＭＯＳトランジスタＱ
Ｎ４とほぼ等しい電流を流すための第１の電流制限素子
となっている。
チャンネルＭＯＳトランジスタＱＮ３及び第４のＮチャ
ンネルＭＯＳトランジスタＱＮ４のゲート間が接続され
ており、これらのＮチャンネルＭＯＳトランジスタＱ
Ｎ３，ＱＮ４が等しいゲート電位を持つ。このため、第
３のＮチャンネルＭＯＳトランジスタＱＮ３がドレイン
電圧に拘らず第４のＮチャンネルＭＯＳトランジスタＱ
Ｎ４とほぼ等しい電流を流すための第１の電流制限素子
となっている。
【００１９】更に、このセンスアンプ回路では、第２の
ＰチャンネルＭＯＳトランジスタＱＰ２及び第３のＰチ
ャンネルＭＯＳトランジスタＱＰ３との間もゲート間が
接続されており、第２のＰチャンネルＭＯＳトランジス
タＱＰ２がドレイン電圧に拘らず第３のＰチャンネルＭ
ＯＳトランジスタＱＰ３とほぼ等しい電流を流すための
第２の電流制限素子となっている。
ＰチャンネルＭＯＳトランジスタＱＰ２及び第３のＰチ
ャンネルＭＯＳトランジスタＱＰ３との間もゲート間が
接続されており、第２のＰチャンネルＭＯＳトランジス
タＱＰ２がドレイン電圧に拘らず第３のＰチャンネルＭ
ＯＳトランジスタＱＰ３とほぼ等しい電流を流すための
第２の電流制限素子となっている。
【００２０】従って、このセンスアンプ回路では、第３
のＮチャンネルＭＯＳトランジスタＱＮ３及び第２のＰ
チャンネルＭＯＳトランジスタＱＰ２の何れもほぼ等し
い電流を流すための設定を行う電流制限素子として働か
せることができる。
のＮチャンネルＭＯＳトランジスタＱＮ３及び第２のＰ
チャンネルＭＯＳトランジスタＱＰ２の何れもほぼ等し
い電流を流すための設定を行う電流制限素子として働か
せることができる。
【００２１】加えて、このセンスアンプ回路では、第３
のＮチャンネルＭＯＳトランジスタＱＮ３と第２のＰチ
ャンネルＭＯＳトランジスタＱＰ２とがそれぞれ第１の
ＮチャンネルＭＯＳトランジスタＱＮ１と第１のＰチャ
ンネルＭＯＳトランジスタＱＰ１とを介してセンスアン
プ１〜４の共通活性化信号線における節点ＳＥＰ，ＳＥ
Ｎに接続されているため、第３のＮチャンネルＭＯＳト
ランジスタＱＮ３，第１のＰチャンネルＭＯＳトランジ
スタＱＰ１に十分大きな電流駆動能力を持たせることで
節点ＳＥＰ，ＳＥＮは第３のＮチャンネルＭＯＳトラン
ジスタＱＮ３，第２のＰチャンネルＭＯＳトランジスタ
ＱＰ２により定まる電流値で活性化されることになる。
のＮチャンネルＭＯＳトランジスタＱＮ３と第２のＰチ
ャンネルＭＯＳトランジスタＱＰ２とがそれぞれ第１の
ＮチャンネルＭＯＳトランジスタＱＮ１と第１のＰチャ
ンネルＭＯＳトランジスタＱＰ１とを介してセンスアン
プ１〜４の共通活性化信号線における節点ＳＥＰ，ＳＥ
Ｎに接続されているため、第３のＮチャンネルＭＯＳト
ランジスタＱＮ３，第１のＰチャンネルＭＯＳトランジ
スタＱＰ１に十分大きな電流駆動能力を持たせることで
節点ＳＥＰ，ＳＥＮは第３のＮチャンネルＭＯＳトラン
ジスタＱＮ３，第２のＰチャンネルＭＯＳトランジスタ
ＱＰ２により定まる電流値で活性化されることになる。
【００２２】ところで、本発明のセンスアンプ回路は、
上述した一実施例の構成に限定されるものでなく、概要
的には一対のトランジスタによるフリップ・フロップ回
路を含む複数のセンスアンプが共通活性化信号により駆
動されると共に、その共通活性化信号を流すための共通
活性化信号線と電流供給源との間に電流制限回路や定電
流回路が挿入されて成るものであれば良い。但し、こう
した回路を挿入する場合においても、上述した電流制限
素子として働く第３のＮチャンネルＭＯＳトランジスタ
ＱＮ３及び第２のＰチャンネルＭＯＳトランジスタＱ
Ｐ２を持たせ、これらの何れに対してもほぼ等しい電流
を流すように設定する必要がある。
上述した一実施例の構成に限定されるものでなく、概要
的には一対のトランジスタによるフリップ・フロップ回
路を含む複数のセンスアンプが共通活性化信号により駆
動されると共に、その共通活性化信号を流すための共通
活性化信号線と電流供給源との間に電流制限回路や定電
流回路が挿入されて成るものであれば良い。但し、こう
した回路を挿入する場合においても、上述した電流制限
素子として働く第３のＮチャンネルＭＯＳトランジスタ
ＱＮ３及び第２のＰチャンネルＭＯＳトランジスタＱ
Ｐ２を持たせ、これらの何れに対してもほぼ等しい電流
を流すように設定する必要がある。
【００２３】例えば略図するが、図２に示した既存の回
路構成を改良し、共通活性化信号線と電流供給源との間
に第１の一導電型ＭＯＳトランジスタ（第１のＭＯＳト
ランジスタ）及び第１の逆導電型ＭＯＳトランジスタ
（第２のＭＯＳトランジスタ）による直列回路を挿入
し、第１の一導電型ＭＯＳトランジスタ（第１のＭＯＳ
トランジスタ）がセンスアンプ活性化信号により制御さ
れ、第１の逆導電型ＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ）のコンダクタンスが第１の一導電型ＭＯ
Ｓトランジスタ（第１のＭＯＳトランジスタ）のコンダ
クタンスよりも小さく設定される構成としても同等に機
能する。更に、この場合、第１の逆導電型ＭＯＳトラン
ジスタ（第２のＭＯＳトランジスタ）のゲートが第２の
一導電型ＭＯＳトランジスタ（第３のＭＯＳトランジス
タ）のゲート及びドレインと接続され、且つ第１の逆導
電型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
及び第２の一導電型ＭＯＳトランジスタ（第３のＭＯＳ
トランジスタ）のソースが電流供給源に接続された構成
とすることもできる。
路構成を改良し、共通活性化信号線と電流供給源との間
に第１の一導電型ＭＯＳトランジスタ（第１のＭＯＳト
ランジスタ）及び第１の逆導電型ＭＯＳトランジスタ
（第２のＭＯＳトランジスタ）による直列回路を挿入
し、第１の一導電型ＭＯＳトランジスタ（第１のＭＯＳ
トランジスタ）がセンスアンプ活性化信号により制御さ
れ、第１の逆導電型ＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ）のコンダクタンスが第１の一導電型ＭＯ
Ｓトランジスタ（第１のＭＯＳトランジスタ）のコンダ
クタンスよりも小さく設定される構成としても同等に機
能する。更に、この場合、第１の逆導電型ＭＯＳトラン
ジスタ（第２のＭＯＳトランジスタ）のゲートが第２の
一導電型ＭＯＳトランジスタ（第３のＭＯＳトランジス
タ）のゲート及びドレインと接続され、且つ第１の逆導
電型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
及び第２の一導電型ＭＯＳトランジスタ（第３のＭＯＳ
トランジスタ）のソースが電流供給源に接続された構成
とすることもできる。
【００２４】何れにしても、こうしたセンスアンプ回路
の場合、各センスアンプ１〜４を構成するＮチャンネル
トランジスタによるフリップ・フロップ回路及びＰチャ
ンネルトランジスタによるフリップ・フロップ回路の共
通活性化信号線の活性化電流が均一化されるため、例え
ばこれらのフリップ・フロップ回路を構成するトランジ
スタの特性変動等によらずフリップ・フロップ回路の活
性化速度がほぼ均等に保たれる。この結果、各センスア
ンプ１〜４の動作開始時間等が縮小されると共に、近接
ビット線間の容量による影響が低減され、センスアンプ
１〜４の感度悪化の発生を防止できる。
の場合、各センスアンプ１〜４を構成するＮチャンネル
トランジスタによるフリップ・フロップ回路及びＰチャ
ンネルトランジスタによるフリップ・フロップ回路の共
通活性化信号線の活性化電流が均一化されるため、例え
ばこれらのフリップ・フロップ回路を構成するトランジ
スタの特性変動等によらずフリップ・フロップ回路の活
性化速度がほぼ均等に保たれる。この結果、各センスア
ンプ１〜４の動作開始時間等が縮小されると共に、近接
ビット線間の容量による影響が低減され、センスアンプ
１〜４の感度悪化の発生を防止できる。
【００２５】
【発明の効果】以上に述べた通り、本発明のセンスアン
プ回路によれば、各センスアンプを構成するＮチャンネ
ルトランジスタによるフリップ・フロップ回路の活性化
速度とＰチャンネルトランジスタによるフリップ・フロ
ップ回路の活性化速度とがほぼ均等に保たれるため、各
センスアンプの動作開始時間等が縮小されると共に、近
接ビット線間の容量による影響が低減され、結果として
センスアンプの感度悪化の発生を防止できるようにな
る。
プ回路によれば、各センスアンプを構成するＮチャンネ
ルトランジスタによるフリップ・フロップ回路の活性化
速度とＰチャンネルトランジスタによるフリップ・フロ
ップ回路の活性化速度とがほぼ均等に保たれるため、各
センスアンプの動作開始時間等が縮小されると共に、近
接ビット線間の容量による影響が低減され、結果として
センスアンプの感度悪化の発生を防止できるようにな
る。
【図１】本発明の一実施例に係るセンスアンプ回路の基
本構成を示したものである。
本構成を示したものである。
【図２】従来のセンスアンプ回路の基本構成を例示した
ものである。
ものである。
１，２，３，４ センスアンプ ＱＮ１〜ＱＮ４ ＮチャンネルＭＯＳトランジスタ ＱＰ１〜ＱＰ３ ＰチャンネルＭＯＳトランジスタ Ｒ 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409 G11C 11/419
Claims (4)
- 【請求項１】 一導電型及び逆導電型のＭＯＳトランジ
スタから成るフリップ・フロップ回路を含む複数のセン
スアンプと、前記フリップ・フロップ回路にあっての前
記一導電型ＭＯＳトランジスタを電流駆動するための第
１の共通活性化信号線、及び前記逆導電型ＭＯＳトラン
ジスタを電流駆動するための第２の共通活性化信号線
と、電流供給源の一端と前記第１の共通活性化信号線と
の間に接続された一導電型ＭＯＳトランジスタから成る
第１の電流制限素子と、前記電流供給源の他端と前記第
２の共通活性化信号線との間に接続された逆導電型ＭＯ
Ｓトランジスタから成る第２の電流制限素子と、前記電
流供給源にあっての一端及び他端の間の１つの電流経路
に直列に接続された一導電型ＭＯＳトランジスタと逆導
電型ＭＯＳトランジスタとを備え、更に、前記第１の電
流制限素子である前記一導電型ＭＯＳトランジスタのゲ
ートは、前記電流経路に接続された前記一導電型ＭＯＳ
トランジスタのゲート及びドレインと接続され、前記第
２の電流制限素子である前記逆導電型ＭＯＳトランジス
タのゲートは、前記電流経路に接続された前記逆導電型
ＭＯＳトランジスタのゲート及びドレインと接続された
ことを特徴とするセンスアンプ回路。 - 【請求項２】 請求項１記載のセンスアンプ回路におい
て、前記第１の電流制限素子である前記一導電型ＭＯＳ
トランジスタの電流値と前記第２の電流制限素子である
前記逆導電型ＭＯＳトランジスタの電流値とがほほ等し
く設定されたことを特徴とするセンスアンプ回路。 - 【請求項３】 請求項１又は２記載のセンスアンプ回路
において、前記第１の電流制限素子である前記一導電型
ＭＯＳトランジスタと前記第１の共通活性化信号線との
間に設けられたセンスアンプ活性化用の一導電型ＭＯＳ
トランジスタと、前記第２の電流制限素子である前記逆
導電型ＭＯＳトランジスタと前記第２の共通活性化信号
線との間に設けられたセンスアンプ活性化用の逆導電型
ＭＯＳトランジスタとを備え、前記センスアンプ活性化
用の前記一導電型ＭＯＳトランジスタ及び前記逆導電型
ＭＯＳトランジスタは、互いに相補なセンスアンプ活性
化信号により制御されることを特徴とするセンスアンプ
回路。 - 【請求項４】 請求項３記載のセンスアンプ回路におい
て、前記第１の電流制限素子である前記一導電型ＭＯＳ
トランジスタ及び前記第２の電流制限素子である前記逆
導電型ＭＯＳトランジスタのコンダクタンスは、前記セ
ンスアンプ活性化用の前記一導電型ＭＯＳトランジスタ
及び前記逆導電型ＭＯＳトランジスタのコンダクタンス
よりも小さく設定されていることを特徴とするセンスア
ンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29344592A JP3324615B2 (ja) | 1992-10-30 | 1992-10-30 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29344592A JP3324615B2 (ja) | 1992-10-30 | 1992-10-30 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06150654A JPH06150654A (ja) | 1994-05-31 |
| JP3324615B2 true JP3324615B2 (ja) | 2002-09-17 |
Family
ID=17794862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29344592A Expired - Lifetime JP3324615B2 (ja) | 1992-10-30 | 1992-10-30 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324615B2 (ja) |
-
1992
- 1992-10-30 JP JP29344592A patent/JP3324615B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06150654A (ja) | 1994-05-31 |
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