JPH0528752A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0528752A JPH0528752A JP3204912A JP20491291A JPH0528752A JP H0528752 A JPH0528752 A JP H0528752A JP 3204912 A JP3204912 A JP 3204912A JP 20491291 A JP20491291 A JP 20491291A JP H0528752 A JPH0528752 A JP H0528752A
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Abstract
(57)【要約】
【目的】 データ読出しに際してのセンスアンプによる
増幅の過渡時に、プリチャージされた入出力線の電荷が
センスノードに逆流入することにより生じるセンスアン
プの誤動作でデータが誤読出しされるのを防止する。 【構成】 入出力線IO1 , IO2 をカラム選択用Ｎチャネ
ルMOS トランジスタNC1 , NC2 、ゲートがビット線B
L1 , BL2 に接続された読出し用Ｎチャネル型MOSトラン
ジスタスNR2 ，NR1 を介在させて接地すると共に、カラ
ム選択用ＮチャネルMOS トランジスタNC1 ,NC2 、ゲー
トが書込み開始信号線WEに接続された書込み用Ｎチャネ
ルMOS トランジスタNW1 , NW2 を介在させてビット線BL
1 , BL2 に接続する。
増幅の過渡時に、プリチャージされた入出力線の電荷が
センスノードに逆流入することにより生じるセンスアン
プの誤動作でデータが誤読出しされるのを防止する。 【構成】 入出力線IO1 , IO2 をカラム選択用Ｎチャネ
ルMOS トランジスタNC1 , NC2 、ゲートがビット線B
L1 , BL2 に接続された読出し用Ｎチャネル型MOSトラン
ジスタスNR2 ，NR1 を介在させて接地すると共に、カラ
ム選択用ＮチャネルMOS トランジスタNC1 ,NC2 、ゲー
トが書込み開始信号線WEに接続された書込み用Ｎチャネ
ルMOS トランジスタNW1 , NW2 を介在させてビット線BL
1 , BL2 に接続する。
Description
【０００１】
【産業上の利用分野】本発明は入出力線を通じてデータ
の読出し，書込みが可能なDRMA等の半導体記憶装置に関
する。
の読出し，書込みが可能なDRMA等の半導体記憶装置に関
する。
【０００２】
【従来の技術】図２は従来のスタティックカラム動作モ
ードのDRAMにおけるビット線対と入出力線対との接続関
係を示す回路図であり、図中BL1 ，BL2 はビット線対を
なすビット線、IO1 ，IO2 は入出力線対をなすデータ入
出力線、BLTGはビット線トランスファゲートコントロー
ル信号線を示している。各ビット線BL1，BL2 はその一
端部が図示しないメモリセルアレイ中のメモリセルに接
続されており、また夫々途中にゲートをビット線トラン
スファゲートコントロール信号線BLTGに接続したＮチャ
ネルMOS トランジスタTG1 ，TG2 ，TG3 ，TG4 が介装せ
しめられている。
ードのDRAMにおけるビット線対と入出力線対との接続関
係を示す回路図であり、図中BL1 ，BL2 はビット線対を
なすビット線、IO1 ，IO2 は入出力線対をなすデータ入
出力線、BLTGはビット線トランスファゲートコントロー
ル信号線を示している。各ビット線BL1，BL2 はその一
端部が図示しないメモリセルアレイ中のメモリセルに接
続されており、また夫々途中にゲートをビット線トラン
スファゲートコントロール信号線BLTGに接続したＮチャ
ネルMOS トランジスタTG1 ，TG2 ，TG3 ，TG4 が介装せ
しめられている。
【０００３】また両ビット線BL1 ，BL2 には前記トラン
ジスタTG1 ，TG3 間、TG2 ，TG4 間においてセンスアン
プ10が接続されると共に、このセンスアンプ10による増
幅が行われるノード、所謂センスノードSN1 ，SN2 は夫
々カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2
を介在させて入出力線IO1 ，IO2 に接続されている。カ
ラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 はそ
のゲートがカラム選択信号線YSに接続され、ソース又は
ドレインの一方がセンスノードSN1 ，SN2 に、他方が入
出力線IO1 ，IO2 に接続されている。
ジスタTG1 ，TG3 間、TG2 ，TG4 間においてセンスアン
プ10が接続されると共に、このセンスアンプ10による増
幅が行われるノード、所謂センスノードSN1 ，SN2 は夫
々カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2
を介在させて入出力線IO1 ，IO2 に接続されている。カ
ラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 はそ
のゲートがカラム選択信号線YSに接続され、ソース又は
ドレインの一方がセンスノードSN1 ，SN2 に、他方が入
出力線IO1 ，IO2 に接続されている。
【０００４】次にこのような半導体記憶装置の動作を説
明する。先ずデータの読出し動作においては入出力線IO
1 ，IO2 をプリチャージする一方、ビット線トランスフ
ァゲートコントロール信号線BLTGにハイレベルの信号
「Ｈ」を与えて選択されたビット線BL1 ，BL2 を導通状
態とする。これによって図示しないメモリセルからの微
弱なデータはセンスノードSN1 ，SN2 に導かれ、センス
アンプ10にて増幅される。
明する。先ずデータの読出し動作においては入出力線IO
1 ，IO2 をプリチャージする一方、ビット線トランスフ
ァゲートコントロール信号線BLTGにハイレベルの信号
「Ｈ」を与えて選択されたビット線BL1 ，BL2 を導通状
態とする。これによって図示しないメモリセルからの微
弱なデータはセンスノードSN1 ，SN2 に導かれ、センス
アンプ10にて増幅される。
【０００５】センスアンプ10による増幅は、例えばセン
スノードSN1 のデータ信号をハイレベル「Ｈ」側に増幅
するときはセンスノードSN2 のデータ信号はこれと対応
するローレベル「Ｌ」側に増幅するようになっている。
カラム選択信号線YSにハイレベル「Ｈ」の信号を入力
し、両カラム選択用ＮチャネルMOS トランジスタNC1 ，
NC2 をオン状態とする。これによってセンスノードSN1
は入出力線IO1 と、またセンスノードSN2 は入出力線IO
2 と夫々接続されることとなり、データの読み出しが行
われる。データの書込み動作はカラム選択信号線YSにハ
イレベル「Ｈ」の信号を与え、各カラム選択用Ｎチャネ
ルMOS トランジスタNC1 ，NC2 をオン状態とする。これ
によって各入出力線IO1 ，IO2 をビット線BL1 ，BL2 に
接続し、入出力線IO1 ，IO2 、ビット線BL1 ，BL2 を通
じてメモリセルにデータが書き込まれる。
スノードSN1 のデータ信号をハイレベル「Ｈ」側に増幅
するときはセンスノードSN2 のデータ信号はこれと対応
するローレベル「Ｌ」側に増幅するようになっている。
カラム選択信号線YSにハイレベル「Ｈ」の信号を入力
し、両カラム選択用ＮチャネルMOS トランジスタNC1 ，
NC2 をオン状態とする。これによってセンスノードSN1
は入出力線IO1 と、またセンスノードSN2 は入出力線IO
2 と夫々接続されることとなり、データの読み出しが行
われる。データの書込み動作はカラム選択信号線YSにハ
イレベル「Ｈ」の信号を与え、各カラム選択用Ｎチャネ
ルMOS トランジスタNC1 ，NC2 をオン状態とする。これ
によって各入出力線IO1 ，IO2 をビット線BL1 ，BL2 に
接続し、入出力線IO1 ，IO2 、ビット線BL1 ，BL2 を通
じてメモリセルにデータが書き込まれる。
【０００６】ところでこのような従来装置にあっては、
データの読出し時には入出力線IO1 ，IO2 はいずれもプ
リチャージされており、カラム選択信号線YSにハイレベ
ル「Ｈ」の信号を与えてカラム選択用ＮチャネルMOS ト
ランジスタNC1 ，NC2 をオン状態とすると入出力線I
O1 ，IO2 のハイレベル「Ｈ」の電荷がセンスノードSN
1 ，SN2 に逆流入する。
データの読出し時には入出力線IO1 ，IO2 はいずれもプ
リチャージされており、カラム選択信号線YSにハイレベ
ル「Ｈ」の信号を与えてカラム選択用ＮチャネルMOS ト
ランジスタNC1 ，NC2 をオン状態とすると入出力線I
O1 ，IO2 のハイレベル「Ｈ」の電荷がセンスノードSN
1 ，SN2 に逆流入する。
【０００７】センスノードSN1 ，SN2 のデータがセンス
アンプ10にて十分大きい電位差に迄増幅されている場合
にはデータが破壊されることは少ないが、増幅途中にお
いてはセンスアンプ10の動作が不安定となり、データが
破壊されることが生じる。このためカラム選択信号線YS
にハイレベル「Ｈ」の信号を設定するのはセンスアンプ
10によるデータ信号の増幅が十分行われたタイミングで
行われねばならずそのための待ち時間が必要となり、迅
速な読み出しが出来ないという難点があった。
アンプ10にて十分大きい電位差に迄増幅されている場合
にはデータが破壊されることは少ないが、増幅途中にお
いてはセンスアンプ10の動作が不安定となり、データが
破壊されることが生じる。このためカラム選択信号線YS
にハイレベル「Ｈ」の信号を設定するのはセンスアンプ
10によるデータ信号の増幅が十分行われたタイミングで
行われねばならずそのための待ち時間が必要となり、迅
速な読み出しが出来ないという難点があった。
【０００８】図３は従来における他の半導体記憶装置に
おけるビット線と読出し用データ線, 書込み用データ線
との接続関係を示す回路図である。この半導体記憶装置
においては入出力線に代わって一対の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 及び書込み開始信
号線WEを備えており、これらとビット線BL1，BL2 との
間に読出し用ＮチャネルMOS トランジスタNR1 ，NR2 、
カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 ，
NC3 及び書込用ＮチャネルMOS トランジスタNW1 ，NW2
が介在せしめられている。
おけるビット線と読出し用データ線, 書込み用データ線
との接続関係を示す回路図である。この半導体記憶装置
においては入出力線に代わって一対の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 及び書込み開始信
号線WEを備えており、これらとビット線BL1，BL2 との
間に読出し用ＮチャネルMOS トランジスタNR1 ，NR2 、
カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 ，
NC3 及び書込用ＮチャネルMOS トランジスタNW1 ，NW2
が介在せしめられている。
【０００９】読出し用ＮチャネルMOS トランジスタN
R1 ，NR2 は夫々そのゲートをセンスノードSN1 ，SN2
に、またドレインを読出しデータ線RD1 ，RD2 に、ソー
スをカラム選択用ＮチャネルMOS トランジスタNC1 を介
して接地してある。カラム選択用ＮチャネルMOS トラン
ジスタNC1 はゲートをカラム選択信号線YSに、またソー
スを接地せしめてある。カラム選択用ＮチャネルMOS ト
ランジスタNC2 ，NC3 はそのゲートをカラム選択信号線
YSに、またソース又はドレインの一方をデータ線WD1 ，
WD2 に、他方を各書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2に接続されている。
R1 ，NR2 は夫々そのゲートをセンスノードSN1 ，SN2
に、またドレインを読出しデータ線RD1 ，RD2 に、ソー
スをカラム選択用ＮチャネルMOS トランジスタNC1 を介
して接地してある。カラム選択用ＮチャネルMOS トラン
ジスタNC1 はゲートをカラム選択信号線YSに、またソー
スを接地せしめてある。カラム選択用ＮチャネルMOS ト
ランジスタNC2 ，NC3 はそのゲートをカラム選択信号線
YSに、またソース又はドレインの一方をデータ線WD1 ，
WD2 に、他方を各書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2に接続されている。
【００１０】書込み用ＮチャネルMOS トランジスタN
W1 ，NW2 は夫々そのゲートを書込み開始信号線WEに、
またソース, ドレインの一方を前記カラム選択用Ｎチャ
ネルMOSトランジスタNC2 ，NC3 に、他方をセンスノー
ドSN1 ，SN2 に接続してある。他の構成は図２に示す従
来装置と同じであり、対応する部位には同じ符号を付し
てある。
W1 ，NW2 は夫々そのゲートを書込み開始信号線WEに、
またソース, ドレインの一方を前記カラム選択用Ｎチャ
ネルMOSトランジスタNC2 ，NC3 に、他方をセンスノー
ドSN1 ，SN2 に接続してある。他の構成は図２に示す従
来装置と同じであり、対応する部位には同じ符号を付し
てある。
【００１１】次にこのような半導体記憶装置の動作につ
いて説明する。データの読み出し動作は読出しデータ線
RD1 ，RD2 をプリチャージしてハイレベル「Ｈ」に設定
し、またビット線トランスファゲートコントロール信号
線BLTGをハイレベル「Ｈ」としてビット線BL1，BL2 を
導通状態とする。所定のメモリセルからのデータはセン
スノードSN1 ，SN2 に導出されてセンスアンプ10にて増
幅される。カラム選択信号線YSをハイレベル「Ｈ」に設
定してカラム選択用ＮチャネルMOS トランジスタNC1 を
オン状態にしておくと、データ信号がセンスアンプ10に
て閾値を越えるレベルに増幅された時点で、読出し用Ｎ
チャネルMOS トランジスタNR1 ，NR2 がオン状態とな
り、プリチャージされた読出しデータ線RD1 ，RD2 の電
荷が放電され、データが読み出される。
いて説明する。データの読み出し動作は読出しデータ線
RD1 ，RD2 をプリチャージしてハイレベル「Ｈ」に設定
し、またビット線トランスファゲートコントロール信号
線BLTGをハイレベル「Ｈ」としてビット線BL1，BL2 を
導通状態とする。所定のメモリセルからのデータはセン
スノードSN1 ，SN2 に導出されてセンスアンプ10にて増
幅される。カラム選択信号線YSをハイレベル「Ｈ」に設
定してカラム選択用ＮチャネルMOS トランジスタNC1 を
オン状態にしておくと、データ信号がセンスアンプ10に
て閾値を越えるレベルに増幅された時点で、読出し用Ｎ
チャネルMOS トランジスタNR1 ，NR2 がオン状態とな
り、プリチャージされた読出しデータ線RD1 ，RD2 の電
荷が放電され、データが読み出される。
【００１２】なおデータの書込みはカラム選択信号線YS
及び書込み開始信号線WEを夫々ハイレベル「Ｈ」に設定
すると、カラム選択用ＮチャネルMOS トランジスタN
C2 ，NC3 及び書込み用ＮチャネルMOS トランジスタNW
1 ，NW2 がいずれもオン状態となり、書込みデータ線WD
1 ，WD2 はビット線BL1 ，BL2 に接続され、所定のメモ
リセルにデータが書込まれることとなる。
及び書込み開始信号線WEを夫々ハイレベル「Ｈ」に設定
すると、カラム選択用ＮチャネルMOS トランジスタN
C2 ，NC3 及び書込み用ＮチャネルMOS トランジスタNW
1 ，NW2 がいずれもオン状態となり、書込みデータ線WD
1 ，WD2 はビット線BL1 ，BL2 に接続され、所定のメモ
リセルにデータが書込まれることとなる。
【００１３】
【発明が解決しようとする課題】ところで図３に示す如
き従来の半導体記憶装置にあっては、図２に示す従来装
置の如く、読出しデータ線RD1 ，RD2 とビット線BL1 ，
BL2 とが直接接続されることがないため、読出し時のデ
ータ破壊が生じず、カラム選択信号の入力タイミングを
早く設定することが可能で読出し動作の高速化が図れる
反面、読出しと、書込みが夫々別個の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 によって行われ、
しかも書込み開始信号線WEも必要となるため、必要な路
線長が長くなり、MOS トランジスタ等の素子数も多くパ
ターン面積が増大する等の問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころはデータ読出し時のデータの破壊がなく、配線長が
短くて済み、しかもトランジスタ等の素子数の増大を伴
わない半導体記憶装置を提供するにある。
き従来の半導体記憶装置にあっては、図２に示す従来装
置の如く、読出しデータ線RD1 ，RD2 とビット線BL1 ，
BL2 とが直接接続されることがないため、読出し時のデ
ータ破壊が生じず、カラム選択信号の入力タイミングを
早く設定することが可能で読出し動作の高速化が図れる
反面、読出しと、書込みが夫々別個の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 によって行われ、
しかも書込み開始信号線WEも必要となるため、必要な路
線長が長くなり、MOS トランジスタ等の素子数も多くパ
ターン面積が増大する等の問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころはデータ読出し時のデータの破壊がなく、配線長が
短くて済み、しかもトランジスタ等の素子数の増大を伴
わない半導体記憶装置を提供するにある。
【００１４】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、メモリセルに接続されたビット線とデータの入
出力線との間にトランジスタを介在させ、前記トランジ
スタに対する制御でデータの読出し、書込みを行うよう
にした半導体記憶装置において、前記トランジスタは、
ゲートがビット線に接続され、ドレインが前記入出力線
に接続された読出し用MOS トランジスタと、ゲートが書
込み開始信号線に接続された書込み用MOS トランジスタ
とからなり、これら読出し用MOS トランジスタ，書込み
用MOS トランジスタ夫々を含む回路を活性化する回路を
具備することを特徴とする。
装置は、メモリセルに接続されたビット線とデータの入
出力線との間にトランジスタを介在させ、前記トランジ
スタに対する制御でデータの読出し、書込みを行うよう
にした半導体記憶装置において、前記トランジスタは、
ゲートがビット線に接続され、ドレインが前記入出力線
に接続された読出し用MOS トランジスタと、ゲートが書
込み開始信号線に接続された書込み用MOS トランジスタ
とからなり、これら読出し用MOS トランジスタ，書込み
用MOS トランジスタ夫々を含む回路を活性化する回路を
具備することを特徴とする。
【００１５】
【作用】本発明にあっては、これによってデータの読出
し時に入出力線とビット線とが直接接続されることがな
く、従って入出力線のプリチャージ電荷がビット線に逆
流入することもない。
し時に入出力線とビット線とが直接接続されることがな
く、従って入出力線のプリチャージ電荷がビット線に逆
流入することもない。
【００１６】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る半導体記憶装置
のビット線と入出力線との間の接続関係を示す回路図で
あり、図中BL1 , BL2 はビット線、IO1 , IO2 は入出力
線、BLTGはビット線トランスファゲートコントロール信
号線を示している。
具体的に説明する。図１は本発明に係る半導体記憶装置
のビット線と入出力線との間の接続関係を示す回路図で
あり、図中BL1 , BL2 はビット線、IO1 , IO2 は入出力
線、BLTGはビット線トランスファゲートコントロール信
号線を示している。
【００１７】各ビット線BL1 , BL2 の一端部は図示しな
いメモリセルに接続され、また途中にはゲートをビット
線トランスファゲートコントロール信号線BLTGに接続し
たＮチャネルMOS トランジスタTG1 〜TG4 が介装され、
ビット線トランスファゲートコントロール信号線BLTGを
ハイレベル「Ｈ」に設定することにより、選択されたビ
ット線BL1 , BL2 が導通状態となりメモリセルアレイの
データ信号がビット線BL1 , BL2 に導通されるようにな
っている。
いメモリセルに接続され、また途中にはゲートをビット
線トランスファゲートコントロール信号線BLTGに接続し
たＮチャネルMOS トランジスタTG1 〜TG4 が介装され、
ビット線トランスファゲートコントロール信号線BLTGを
ハイレベル「Ｈ」に設定することにより、選択されたビ
ット線BL1 , BL2 が導通状態となりメモリセルアレイの
データ信号がビット線BL1 , BL2 に導通されるようにな
っている。
【００１８】各ビット線BL1 , BL2 には前記Ｎチャネル
MOS トランジスタTG1 , TG3 、TG2, TG4 の中間におい
て、センスアンプ10が接続されている。センスアンプ10
は例えばセンスノードSN1 のデータ信号をハイレベル側
に、同時にセンスノードSN2 のデータ信号をこれと対応
してローレベル側に増幅するようになっている。
MOS トランジスタTG1 , TG3 、TG2, TG4 の中間におい
て、センスアンプ10が接続されている。センスアンプ10
は例えばセンスノードSN1 のデータ信号をハイレベル側
に、同時にセンスノードSN2 のデータ信号をこれと対応
してローレベル側に増幅するようになっている。
【００１９】ビット線BL1 , BL2 とデータの入出力線IO
1 , IO2 との間にはカラム選択用ＮチャネルMOS トラン
ジスタNC1 , NC2 及び読出し用ＮチャネルMOS トランジ
スタNR1 , NR2 を、またカラム選択用ＮチャネルMOS ト
ランジスタNC1 , NC2 、書込み用ＮチャネルMOS トラン
ジスタNW2 , NW1 を夫々介在させてある。
1 , IO2 との間にはカラム選択用ＮチャネルMOS トラン
ジスタNC1 , NC2 及び読出し用ＮチャネルMOS トランジ
スタNR1 , NR2 を、またカラム選択用ＮチャネルMOS ト
ランジスタNC1 , NC2 、書込み用ＮチャネルMOS トラン
ジスタNW2 , NW1 を夫々介在させてある。
【００２０】カラム選択用ＮチャネルMOS トランジスタ
NC1, NC2 は夫々そのゲートをカラム選択信号線YSに接
続され、ソース又はドレインの一方は入出力線IO1 , IO
2 に、他方は読出し用ＮチャネルMOS トランジスタN
R1 , NR2 、並びに書込み用ＮチャネルMOS トランジス
タNW2 , NW1 に夫々並列的に接続されている。
NC1, NC2 は夫々そのゲートをカラム選択信号線YSに接
続され、ソース又はドレインの一方は入出力線IO1 , IO
2 に、他方は読出し用ＮチャネルMOS トランジスタN
R1 , NR2 、並びに書込み用ＮチャネルMOS トランジス
タNW2 , NW1 に夫々並列的に接続されている。
【００２１】読出し用ＮチャネルMOS トランジスタN
R1 , NR2 は、夫々そのゲートをビット線BL1 , BL2 に
おけるセンスノードSN1 , SN2 に接続され、またソース
は共に接地されている。一方、書込み用ＮチャネルMOS
トランジスタNW1 , NW2 は夫々そのゲートを書込み開始
信号線WEに、またソース，ドレインのうちの一方をビッ
ト線BL1 , BL2 のセンスノードSN1 , SN2 に夫々接続し
てある。
R1 , NR2 は、夫々そのゲートをビット線BL1 , BL2 に
おけるセンスノードSN1 , SN2 に接続され、またソース
は共に接地されている。一方、書込み用ＮチャネルMOS
トランジスタNW1 , NW2 は夫々そのゲートを書込み開始
信号線WEに、またソース，ドレインのうちの一方をビッ
ト線BL1 , BL2 のセンスノードSN1 , SN2 に夫々接続し
てある。
【００２２】次にこのような半導体記憶装置の動作を説
明する。読出し又は書込みに際しては先ずビット線トラ
ンスファゲートコントロール信号線BLTGをハイレベル
「Ｈ」に設定し、ビット線トランスファトランジスタTG
1 〜TG4 をオン状態に設定し、選択されたビット線B
L1 , BL2 を導通状態とする。
明する。読出し又は書込みに際しては先ずビット線トラ
ンスファゲートコントロール信号線BLTGをハイレベル
「Ｈ」に設定し、ビット線トランスファトランジスタTG
1 〜TG4 をオン状態に設定し、選択されたビット線B
L1 , BL2 を導通状態とする。
【００２３】読出し動作は、先ず入出力線IO1 , IO2 を
夫々プリチャージし、ビット線BL1 , BL2 を通じて選択
されたメモリセルのデータを各ビット線BL1 , BL2 にお
けるセンスノードSN1 , SN2 に導出する。これによって
ゲートがセンスノードSN1 ,SN2 に接続されている読出
し用ＮチャネルMOS トランジスタNR1 , NR2 がオン状態
となる。データがセンスアンプ10にて増幅され、例えば
センスノードSN1 のデータがハイレベル「Ｈ」側に増幅
されたものとすると読出し用ＮチャネルMOS トランジス
タNR1 はオン状態のままであるが、読出し用Ｎチャネル
MOS トランジスタNR2 はオフ状態となる。所定のタイミ
ングでカラム選択信号線YSをハイレベル「Ｈ」に設定
し、カラム選択用ＮチャネルMOS トランジスタNC1, NC
2 をオン状態とすると入出力線IO2 がカラム選択用Ｎチ
ャネルMOS トランジスタNC1 , 読出し用ＮチャネルMOS
トランジスタNR1 を介在させて接地され、データの読出
しが行われる。
夫々プリチャージし、ビット線BL1 , BL2 を通じて選択
されたメモリセルのデータを各ビット線BL1 , BL2 にお
けるセンスノードSN1 , SN2 に導出する。これによって
ゲートがセンスノードSN1 ,SN2 に接続されている読出
し用ＮチャネルMOS トランジスタNR1 , NR2 がオン状態
となる。データがセンスアンプ10にて増幅され、例えば
センスノードSN1 のデータがハイレベル「Ｈ」側に増幅
されたものとすると読出し用ＮチャネルMOS トランジス
タNR1 はオン状態のままであるが、読出し用Ｎチャネル
MOS トランジスタNR2 はオフ状態となる。所定のタイミ
ングでカラム選択信号線YSをハイレベル「Ｈ」に設定
し、カラム選択用ＮチャネルMOS トランジスタNC1, NC
2 をオン状態とすると入出力線IO2 がカラム選択用Ｎチ
ャネルMOS トランジスタNC1 , 読出し用ＮチャネルMOS
トランジスタNR1 を介在させて接地され、データの読出
しが行われる。
【００２４】プリチャージされている入出力線IO1 又は
IO2 は直接ビット線BL1 , BL2 のセンスノードSN1 又は
SN2 のいずれとも接続せず、入出力線IO1 , IO2 のハイ
レベル「Ｈ」の電荷がセンスノードSN1, SN2 に逆流入
されてデータが破壊されることがない。しかもデータの
読出し時におけるカラム選択信号線YSをハイレベル
「Ｈ」に設定するタイミングは、センスノードSN1 , SN
2 のデータがセンスアンプ10にて増幅され、読出し用Ｎ
チャネルMOS トランジスタNR1 又はNR2 のいずれか一方
がオフ状態になった後に行えばよいから、図２に示す従
来装置の場合よりも高速化が図れることとなる。
IO2 は直接ビット線BL1 , BL2 のセンスノードSN1 又は
SN2 のいずれとも接続せず、入出力線IO1 , IO2 のハイ
レベル「Ｈ」の電荷がセンスノードSN1, SN2 に逆流入
されてデータが破壊されることがない。しかもデータの
読出し時におけるカラム選択信号線YSをハイレベル
「Ｈ」に設定するタイミングは、センスノードSN1 , SN
2 のデータがセンスアンプ10にて増幅され、読出し用Ｎ
チャネルMOS トランジスタNR1 又はNR2 のいずれか一方
がオフ状態になった後に行えばよいから、図２に示す従
来装置の場合よりも高速化が図れることとなる。
【００２５】一方、データの書込み動作はカラム選択信
号線YS及び書込み開始信号線WEを夫々所定のタイミング
でハイレベル「Ｈ」に設定する。これによって、カラム
選択用ＮチャネルMOS トランジスタNC1, NC2 ，書込み
用ＮチャネルMOS トランジスタNW1 , NW2 がいずれもオ
ン状態となり、入出力線IO1 はカラム選択用Ｎチャネル
MOS トランジスタNC2 、書込み用ＮチャネルMOS トラン
ジスタNW1 を介在させてセンスノードSN1 に、また入出
力線IO2 はカラム選択用ＮチャネルMOS トランジスタNC
1 、書込み用ＮチャネルMOS トランジスタNW2 を介在さ
せてセンスノードSN2 に夫々接続され、書込みが行われ
ることとなる。
号線YS及び書込み開始信号線WEを夫々所定のタイミング
でハイレベル「Ｈ」に設定する。これによって、カラム
選択用ＮチャネルMOS トランジスタNC1, NC2 ，書込み
用ＮチャネルMOS トランジスタNW1 , NW2 がいずれもオ
ン状態となり、入出力線IO1 はカラム選択用Ｎチャネル
MOS トランジスタNC2 、書込み用ＮチャネルMOS トラン
ジスタNW1 を介在させてセンスノードSN1 に、また入出
力線IO2 はカラム選択用ＮチャネルMOS トランジスタNC
1 、書込み用ＮチャネルMOS トランジスタNW2 を介在さ
せてセンスノードSN2 に夫々接続され、書込みが行われ
ることとなる。
【００２６】
【発明の効果】以上の如く本発明装置にあっては読出し
用MOS トランジスタは夫々ゲートをビット線に、ドレイ
ンを入出力線に接続して設けてあるから、データが増幅
されて読出し用MOS トランジスタがオン状態になって
も、入出力線は直接ビット線と接続されることがないか
ら、データの破壊が生じず、しかも素子数の増大も少な
くて済み、読出し動作の高速化が図れる等、本発明は優
れた効果を奏するものである。
用MOS トランジスタは夫々ゲートをビット線に、ドレイ
ンを入出力線に接続して設けてあるから、データが増幅
されて読出し用MOS トランジスタがオン状態になって
も、入出力線は直接ビット線と接続されることがないか
ら、データの破壊が生じず、しかも素子数の増大も少な
くて済み、読出し動作の高速化が図れる等、本発明は優
れた効果を奏するものである。
【図１】本発明に係る半導体記憶装置におけるビット
線、入出力線相互の接続関係を示す回路図である。
線、入出力線相互の接続関係を示す回路図である。
【図２】従来装置におけるビット線と入出力線との接続
関係を示す回路図である。
関係を示す回路図である。
【図３】他の従来装置におけるビット線と読出しデータ
線、書込みデータ線との接続関係を示す回路図である。
線、書込みデータ線との接続関係を示す回路図である。
10 センスアンプ BL1 ，BL2 ビット線 IO1 ，IO2 入出力線 YS カラム選択信号線 NC1 ，NC2 カラム選択用ＮチャネルMOS トランジスタ NR1 ，NR2 読出し用ＮチャネルMOS トランジスタ NW1 ，NW2 書込み用ＮチャネルMOS トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7323−5Ｌ Ｇ１１Ｃ 11/34 ３０５
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリセルに接続されたビット線とデー
タの入出力線との間にトランジスタを介在させ、前記ト
ランジスタに対する制御でデータの読出し、書込みを行
うようにした半導体記憶装置において、 前記トランジスタは、ゲートがビット線に接続され、ド
レインが前記入出力線に接続された読出し用MOS トラン
ジスタと、ゲートが書込み開始信号線に接続された書込
み用MOS トランジスタとからなり、これら読出し用MOS
トランジスタ，書込み用MOS トランジスタ夫々を含む回
路を活性化する回路を具備することを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204912A JPH0528752A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204912A JPH0528752A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528752A true JPH0528752A (ja) | 1993-02-05 |
Family
ID=16498441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204912A Pending JPH0528752A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603817B1 (en) | 2000-03-21 | 2003-08-05 | Mitsubisihi Denki Kabushiki Kaisha | Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal |
| US6888759B2 (en) | 2002-09-10 | 2005-05-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device comprising a differential sense amplifier, a write column selection switch and a read column selection switch |
| US7251149B2 (en) | 2002-07-26 | 2007-07-31 | Hitachi, Ltd. | Semiconductor memory device provided with a write column selection switch and a read column selection switch separately |
-
1991
- 1991-07-19 JP JP3204912A patent/JPH0528752A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603817B1 (en) | 2000-03-21 | 2003-08-05 | Mitsubisihi Denki Kabushiki Kaisha | Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal |
| US7251149B2 (en) | 2002-07-26 | 2007-07-31 | Hitachi, Ltd. | Semiconductor memory device provided with a write column selection switch and a read column selection switch separately |
| US6888759B2 (en) | 2002-09-10 | 2005-05-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device comprising a differential sense amplifier, a write column selection switch and a read column selection switch |
| US7106631B2 (en) | 2002-09-10 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7184344B2 (en) | 2002-09-10 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device comprising a differential sense amplifier, a write column selection switch and a read column selection switch |
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