JPS6383992A - Ｌｓｉメモリ - Google Patents
ＬｓｉメモリInfo
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- JPS6383992A JPS6383992A JP61228602A JP22860286A JPS6383992A JP S6383992 A JPS6383992 A JP S6383992A JP 61228602 A JP61228602 A JP 61228602A JP 22860286 A JP22860286 A JP 22860286A JP S6383992 A JPS6383992 A JP S6383992A
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- 230000004044 response Effects 0.000 claims description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳＦＥＴで構成されたＬＳＩメモリに関
し、特にスタティック型ＲＡＭに関する。
し、特にスタティック型ＲＡＭに関する。
第３図はスタティック型ＲＡＭの従来例の構成図、第４
図はメモリセル１０１，１０２．・・・、２０１，２０
２の回路図である。
図はメモリセル１０１，１０２．・・・、２０１，２０
２の回路図である。
メモリセル１０１，１０２．・・・、２０１，２０２．
・・・のドライバＭＯＳＦＥＴ Ｑｓ、 Ｑ２は、ゲー
トとドレインが互いに交差接続され、ソースがそれぞれ
接地され、ドレインは、情報保持用ポリクリスタルシリ
コン層で形成された高抵抗Ｒ，，Ｒ２を介して電源Ｖｃ
ｃに接続されている。トランスファーゲートＭＯＳＦＥ
Ｔ Ｑ３゜Ｑ４はそれぞれドライバＭＯＳＦＥＴ Ｑｌ
ｌ Ｑ２のドレインとディジット線Ｄｊ、 Ｄｊｃ（ｊ
−１，２，３，＝・）間に接続され、それぞれのゲート
はワード線Ｗｉ（ｉ＝１．２，３゜・・・）に接続され
ている。ここで、ＭＯＳＦＥＴ Ｑｌｌ Ｑ２゜Ｑ３．
Ｑ４のチャネル幅をそれぞれＷ、、Ｗ２．Ｗ３゜Ｗ４
とすると、データの読出しのとき、データの破壊が生じ
ないために、通常Ｗ （／ Ｗ ３およびｗ２／ｗ４は
ほぼ４程度に作られている。
・・・のドライバＭＯＳＦＥＴ Ｑｓ、 Ｑ２は、ゲー
トとドレインが互いに交差接続され、ソースがそれぞれ
接地され、ドレインは、情報保持用ポリクリスタルシリ
コン層で形成された高抵抗Ｒ，，Ｒ２を介して電源Ｖｃ
ｃに接続されている。トランスファーゲートＭＯＳＦＥ
Ｔ Ｑ３゜Ｑ４はそれぞれドライバＭＯＳＦＥＴ Ｑｌ
ｌ Ｑ２のドレインとディジット線Ｄｊ、 Ｄｊｃ（ｊ
−１，２，３，＝・）間に接続され、それぞれのゲート
はワード線Ｗｉ（ｉ＝１．２，３゜・・・）に接続され
ている。ここで、ＭＯＳＦＥＴ Ｑｌｌ Ｑ２゜Ｑ３．
Ｑ４のチャネル幅をそれぞれＷ、、Ｗ２．Ｗ３゜Ｗ４
とすると、データの読出しのとき、データの破壊が生じ
ないために、通常Ｗ （／ Ｗ ３およびｗ２／ｗ４は
ほぼ４程度に作られている。
上述の構成をもつメモリセル１０１，１０２．・・・２
０１゜２０２、・・・はマトリクス状に配列され、同一
のロウ（行）に配列されているメモリセルのトランスフ
ァーゲートＭＯＳＦＥＴのゲートは、ワード線旧。
０１゜２０２、・・・はマトリクス状に配列され、同一
のロウ（行）に配列されているメモリセルのトランスフ
ァーゲートＭＯＳＦＥＴのゲートは、ワード線旧。
Ｗ２． Ｗ３・・・の何れか１つに接続され、同一のカ
ラム（列）に配列されているメモリセルはディジット線
対（ＯＬ、ＤＬｃ）、（［１２，［１２ｃ）−の何れか
１つに接続されている。また、各ディジー、ト線は抵抗
負荷Ｒを介して電源Ｖｃｃに接続されている。ロウアド
レスデコーダ２０Ｘは、論理ゲート回路２１Ｘ、２２Ｘ
・・・および論理ゲート２１Ｘ、２２Ｘ・・・の出力を
入力とするインバータ２１Ａ 、 ２２Ａ・・・により
構成されている。これらの論理ゲート回路２１Ｘ、２２
Ｘ・・・の入力には、図示しない適当な回路装置から供
給される外部ロウアドレス信号Ａｘを受けるロウアドレ
スバッファ３０Ｘで加工された内部相補ロウアドレス信
号（ロウアドレス選択信号）ａｘｏ”ａｘｉが所定の組
み合せにより印加されている。また、ロウアドレスデコ
ーダ２０Ｘの各行の出力はそれぞれワード線Ｗｌ、 Ｗ
２゜・・・に接続されている。カラムアドレスデコーダ
２０Ｙもロウアドレスデコーダ２０Ｘと同様に、論理ゲ
ート回路２１Ｙ、２２Ｙ、・・・およびインバータ２１
Ｂ、２２Ｂ。
ラム（列）に配列されているメモリセルはディジット線
対（ＯＬ、ＤＬｃ）、（［１２，［１２ｃ）−の何れか
１つに接続されている。また、各ディジー、ト線は抵抗
負荷Ｒを介して電源Ｖｃｃに接続されている。ロウアド
レスデコーダ２０Ｘは、論理ゲート回路２１Ｘ、２２Ｘ
・・・および論理ゲート２１Ｘ、２２Ｘ・・・の出力を
入力とするインバータ２１Ａ 、 ２２Ａ・・・により
構成されている。これらの論理ゲート回路２１Ｘ、２２
Ｘ・・・の入力には、図示しない適当な回路装置から供
給される外部ロウアドレス信号Ａｘを受けるロウアドレ
スバッファ３０Ｘで加工された内部相補ロウアドレス信
号（ロウアドレス選択信号）ａｘｏ”ａｘｉが所定の組
み合せにより印加されている。また、ロウアドレスデコ
ーダ２０Ｘの各行の出力はそれぞれワード線Ｗｌ、 Ｗ
２゜・・・に接続されている。カラムアドレスデコーダ
２０Ｙもロウアドレスデコーダ２０Ｘと同様に、論理ゲ
ート回路２１Ｙ、２２Ｙ、・・・およびインバータ２１
Ｂ、２２Ｂ。
・・・によって構成され、入力には図示しない適当な回
路装置から供給される外部カラムアドレス信号Ａτを受
けるカラムアドレスバッファ３０Ｙで加工された内部相
補カラムアドレス信号（カラムアドレス選択信号）ａＴ
Ｏ〜ａτｉが所定の組み合せにより印加されている。メ
モリアレイにおけるディジット線対（Ｄｉ、Ｄｉｅ）、
（Ｄ２．ｌ１２ｃ）、・・・ハ、トランスファーゲート
用ＭＯＳＦＥＴ（Ｑｓ、 Ｑｂ ）、（Ｑ７． Ｑｅ
）・・・から構成されたカラムスイッチ回路３１．３２
．・・・を介して、コモンデータ線４５．４５ｃに接続
されている。このコモンデータ線４５．４５ｃは、読出
し回路４１の入力端子と書込み回路４２の出力端子に接
続されている。読出し回路４１の出力端子はデータ出力
端子４６に読出し信号を送出し、書込み回路４２の入力
端子には、データ入力端子４７から供給される書込みデ
ータ信号が印加される。カラムスイッチ回路３１．３２
．・・・を構成するＭＯＳＦＥＴ （Ｑ５． Ｑｔ、
）、（Ｑ？。
路装置から供給される外部カラムアドレス信号Ａτを受
けるカラムアドレスバッファ３０Ｙで加工された内部相
補カラムアドレス信号（カラムアドレス選択信号）ａＴ
Ｏ〜ａτｉが所定の組み合せにより印加されている。メ
モリアレイにおけるディジット線対（Ｄｉ、Ｄｉｅ）、
（Ｄ２．ｌ１２ｃ）、・・・ハ、トランスファーゲート
用ＭＯＳＦＥＴ（Ｑｓ、 Ｑｂ ）、（Ｑ７． Ｑｅ
）・・・から構成されたカラムスイッチ回路３１．３２
．・・・を介して、コモンデータ線４５．４５ｃに接続
されている。このコモンデータ線４５．４５ｃは、読出
し回路４１の入力端子と書込み回路４２の出力端子に接
続されている。読出し回路４１の出力端子はデータ出力
端子４６に読出し信号を送出し、書込み回路４２の入力
端子には、データ入力端子４７から供給される書込みデ
ータ信号が印加される。カラムスイッチ回路３１．３２
．・・・を構成するＭＯＳＦＥＴ （Ｑ５． Ｑｔ、
）、（Ｑ？。
Ｑｅ）、・・・のゲートはそれぞれカラムアドレスデコ
ーダ２０Ｙの各列の出力に接続され、カラムアドレスデ
コーダ２０Ｙが出力するカラムアドレス選択信号ａτ。
ーダ２０Ｙの各列の出力に接続され、カラムアドレスデ
コーダ２０Ｙが出力するカラムアドレス選択信号ａτ。
・・・＆Ｙｉに応じてディジット線対（Ｄｌ。
Ｄｌｃ） 、（０２，Ｉ］２ｃ）、・・・の何れかが選
択されコモンデータ線４５．４５ｃとｍ統される。コン
トロール回路４０は、外部ライトイネーブル信号入力端
子４８、外部チップセレクト信号入力端子４８からの入
力信号を受けて、内部制御タイミング信号を形成する。
択されコモンデータ線４５．４５ｃとｍ統される。コン
トロール回路４０は、外部ライトイネーブル信号入力端
子４８、外部チップセレクト信号入力端子４８からの入
力信号を受けて、内部制御タイミング信号を形成する。
すなわち、コントロール回路４０は、外部ライトイネー
ブル信号、外部チップセレクト信号を受けて、内部イネ
ーブル信号４４．４４ｃ 、内部チップセレクト信号４
３を出力する。
ブル信号、外部チップセレクト信号を受けて、内部イネ
ーブル信号４４．４４ｃ 、内部チップセレクト信号４
３を出力する。
メモリへのアクセスは、アドレスデコーダ２０ｘ。
２０Ｙから出力されるアドレス選択信号によってワード
線Ｗｌ、 Ｗ２．・・・およびディジット線０１１口１
ｃ。
線Ｗｌ、 Ｗ２．・・・およびディジット線０１１口１
ｃ。
０２、 Ｄ２ｃ、・・・を選択することにより行われる
。選択されたメモリセルは、コントロール回路４０が出
力する内部イネーブル信号４４．４４ｃによって、読出
し回路４１がイネーブルにされ書込み回路４２がインヒ
ビットにされる場合には情報の読出しが、また読出し回
路４１がインヒビットにされ書込み回路４２がイネーブ
ルにされる場合には情報の書込みがコモンデータ線４５
．４５ｃ 、選択されたカラムのカラムスイッチ回路３
１．３２．・・・を介して行われる。
。選択されたメモリセルは、コントロール回路４０が出
力する内部イネーブル信号４４．４４ｃによって、読出
し回路４１がイネーブルにされ書込み回路４２がインヒ
ビットにされる場合には情報の読出しが、また読出し回
路４１がインヒビットにされ書込み回路４２がイネーブ
ルにされる場合には情報の書込みがコモンデータ線４５
．４５ｃ 、選択されたカラムのカラムスイッチ回路３
１．３２．・・・を介して行われる。
上述した従来のＬＳＩメモリは、メモリセルのドライブ
用ＭＯＳＦＥＴとトランスファーゲート用ＭＯＳＦＥＴ
のチャネル幅の比が約４であるため、メモリセル面積が
大きくなり、その結果、近年のようにＬＳＩメモリの集
積度が増大してビット数も増えると、ＬＳＩメモリのチ
ップ面積の大部分をセルアレイが占めるので、レイアウ
ト面積が増大するという欠点がある。
用ＭＯＳＦＥＴとトランスファーゲート用ＭＯＳＦＥＴ
のチャネル幅の比が約４であるため、メモリセル面積が
大きくなり、その結果、近年のようにＬＳＩメモリの集
積度が増大してビット数も増えると、ＬＳＩメモリのチ
ップ面積の大部分をセルアレイが占めるので、レイアウ
ト面積が増大するという欠点がある。
本発明のＬＳＩメモリは、
外部回路から入力される読出し／書込み信号に応答して
活性化信号を発生するコントロール回路と、 活性化信号を制御信号入力とし、ロウアドレスデコーダ
の出力を入力して読出し／書込み時に異る電位レベルを
ロウアドレス選択信号によって選択されたワード線に出
力するワード線駆動回路と、 ディジット線上のデータをラッチするデータラッチ回路
と、 活性化信号を入力して書込み時にはデータラッチ回路を
能動にし、読出し時にはデータラッチ回路を非能動にす
るデータラッチ回路駆動回路を有することを特徴とする
。
活性化信号を発生するコントロール回路と、 活性化信号を制御信号入力とし、ロウアドレスデコーダ
の出力を入力して読出し／書込み時に異る電位レベルを
ロウアドレス選択信号によって選択されたワード線に出
力するワード線駆動回路と、 ディジット線上のデータをラッチするデータラッチ回路
と、 活性化信号を入力して書込み時にはデータラッチ回路を
能動にし、読出し時にはデータラッチ回路を非能動にす
るデータラッチ回路駆動回路を有することを特徴とする
。
したがって、読出し時には書込み時よりも低いワード線
レベルによってデータを読出し、書込み時にはデータを
書込むメモリセルと同一のロウアドレスのメモリセルの
データをランチすること番こより、データを破壊から保
護することができ、メモリセルのトランスファーゲート
用に０９ＦＥＴのチャネル幅に対するドライブ用ＭＯＳ
ＦＥＴのチャネル幅を０．８〜１．２程度にしてもＬＳ
Ｉメモリの誤動作を無くすることが可能になる。
レベルによってデータを読出し、書込み時にはデータを
書込むメモリセルと同一のロウアドレスのメモリセルの
データをランチすること番こより、データを破壊から保
護することができ、メモリセルのトランスファーゲート
用に０９ＦＥＴのチャネル幅に対するドライブ用ＭＯＳ
ＦＥＴのチャネル幅を０．８〜１．２程度にしてもＬＳ
Ｉメモリの誤動作を無くすることが可能になる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＬＳＩメモリの一実施例のブロック図
、第２図は本実施例の動作を示す波形図である。
、第２図は本実施例の動作を示す波形図である。
本実施例は、第３図の回路に、ワード線駆動回路 １，
２．・・・と、データラッチ回路１１．１２．・・・と
。
２．・・・と、データラッチ回路１１．１２．・・・と
。
データラッチ回路駆動回路１１Ａ、１２Ａ、・・・を付
加し、また第３図のコントロール回路４ｏの代りに、活
性化信号５を出力する機能が付加されたコントロール回
路１０が用いられ、さらに各メモリセル１ｏ１゜１０２
、・・・２０１，２０２．・・・にはチャネル幅がほぼ
等しいドライブ用ＭＯＳＦＥＴとトランスファーゲート
用ＭＯＳＦＥＴが用いられたものである。
加し、また第３図のコントロール回路４ｏの代りに、活
性化信号５を出力する機能が付加されたコントロール回
路１０が用いられ、さらに各メモリセル１ｏ１゜１０２
、・・・２０１，２０２．・・・にはチャネル幅がほぼ
等しいドライブ用ＭＯＳＦＥＴとトランスファーゲート
用ＭＯＳＦＥＴが用いられたものである。
コントロール回路１０は従来のＬＳＩメモリのコントロ
ール回路４０がもっている機能のほかに、外部ライトイ
ネーブル信号４８に応答して活性化信号５を発生する。
ール回路４０がもっている機能のほかに、外部ライトイ
ネーブル信号４８に応答して活性化信号５を発生する。
ワード線駆動回路１．２．３．・・・は、活性化信号５
を制御入力とし、ロウアドレスデコーダ２０Ｘの各行の
出力をそれぞれ入力して、読出し時にはＶｃｃ／２のレ
ベルのパルスを、また書込み時にはＶｃｃのレベルのパ
ルスを、ロウアドレス選択信号によって選択されたワー
ド線上に出力する。データラッチ回路駆動回路１１Ａ、
１２Ａ、・・・は、活性化信号５を入力し、データラッ
チ回路（後述）を駆動するイネーブル信号を出力する。
を制御入力とし、ロウアドレスデコーダ２０Ｘの各行の
出力をそれぞれ入力して、読出し時にはＶｃｃ／２のレ
ベルのパルスを、また書込み時にはＶｃｃのレベルのパ
ルスを、ロウアドレス選択信号によって選択されたワー
ド線上に出力する。データラッチ回路駆動回路１１Ａ、
１２Ａ、・・・は、活性化信号５を入力し、データラッ
チ回路（後述）を駆動するイネーブル信号を出力する。
データラッチ回路１１．１２．・・・は、ディジット線
対（Ｄｉ、Ｄｌｃ）、（０２，Ｄ２ｃ）、−、ｉこ、そ
れぞれ接続され、データラッチ回路駆動回路１１Ａ、＋
２Ａからの信号を受けて、書込み時においては、書込み
回路４２からカラムアドレス選択信号によって選択され
たディジット線上に出力された書込みデータをラッチし
、また、選択されたディジット線以外のディジット線上
に現われた、データを書込むメモリセルと同一のワード
線に接続されたメモリセルからのデータをラッチし、読
出し時においては非能動にされる。なお、本実施例では
、読出し回路４１は、センスアンプ（図示せず）を備え
、カラムアドレス選択信号によって選択されたメモリセ
ルからディジット線上に読出された信号を増幅する。
対（Ｄｉ、Ｄｌｃ）、（０２，Ｄ２ｃ）、−、ｉこ、そ
れぞれ接続され、データラッチ回路駆動回路１１Ａ、＋
２Ａからの信号を受けて、書込み時においては、書込み
回路４２からカラムアドレス選択信号によって選択され
たディジット線上に出力された書込みデータをラッチし
、また、選択されたディジット線以外のディジット線上
に現われた、データを書込むメモリセルと同一のワード
線に接続されたメモリセルからのデータをラッチし、読
出し時においては非能動にされる。なお、本実施例では
、読出し回路４１は、センスアンプ（図示せず）を備え
、カラムアドレス選択信号によって選択されたメモリセ
ルからディジット線上に読出された信号を増幅する。
次に、本実施例の動作について説明する。
（１）先ず、読出し時の動作について説明する。
外部ロウアドレス信号ＡＸによって、例えばワード線駆
動回路１が選択されたとする。ワード線駆動回路１は外
部ライトイネーブル信号入力端子４８からの入力信号（
ハイレベル）によってコントロール回路１０を介して出
力された活性化信号５（ロウレベル）によって制御され
、ワード線ＷｌをｖＣＣ／２レヘルに上げる。ここで、
ワード１Ｗｌｃ７）レベルをＶｃｃレベルに上げない理
由は、メモリセルのＭＯＳＦＥＴ Ｑｌｌ Ｑ２． Ｑ
３． Ｑａのゲート幅の比がＷ＋／Ｗ３＝１、ｗ２／ｗ
４＝１となっているため、メモリセル１０１，１０２．
・・・に保持されたデータが破壊されないようにするた
めである。また、ワード線旧をＶｃｃ／２レベルまでし
か上げないため、ディジット線上にはわずかな電位差し
か現われないが、読出し回路４１に含まれているセンス
増幅器は、そのわずかな電位差を検知して増幅するので
、アクセスのスピードが遅くなることはない。
動回路１が選択されたとする。ワード線駆動回路１は外
部ライトイネーブル信号入力端子４８からの入力信号（
ハイレベル）によってコントロール回路１０を介して出
力された活性化信号５（ロウレベル）によって制御され
、ワード線ＷｌをｖＣＣ／２レヘルに上げる。ここで、
ワード１Ｗｌｃ７）レベルをＶｃｃレベルに上げない理
由は、メモリセルのＭＯＳＦＥＴ Ｑｌｌ Ｑ２． Ｑ
３． Ｑａのゲート幅の比がＷ＋／Ｗ３＝１、ｗ２／ｗ
４＝１となっているため、メモリセル１０１，１０２．
・・・に保持されたデータが破壊されないようにするた
めである。また、ワード線旧をＶｃｃ／２レベルまでし
か上げないため、ディジット線上にはわずかな電位差し
か現われないが、読出し回路４１に含まれているセンス
増幅器は、そのわずかな電位差を検知して増幅するので
、アクセスのスピードが遅くなることはない。
また、読出し時において、各カラムのディジット線対（
Ｄｉ、Ｉ）ｌｃ）、（Ｄ２．Ｄ２ｃ）、・・・に接続さ
れたデータラッチ回路１１．１２．・・・は動作しない
、上述の読出し時における動作は他のワード線Ｗ２．
Ｗ３．・・・についても同様である。
Ｄｉ、Ｉ）ｌｃ）、（Ｄ２．Ｄ２ｃ）、・・・に接続さ
れたデータラッチ回路１１．１２．・・・は動作しない
、上述の読出し時における動作は他のワード線Ｗ２．
Ｗ３．・・・についても同様である。
（２）次に、書込み時の動作について説明する。
外部ロウアドレス信号Ａｘによって例えばワード線駆動
回路２が選択されたとする。ここで、ワード線駆動回路
２は、外部ライトイネーブル信号入力端子４８からの入
力信号（ロウレベル）によって、コントロール回路１０
を介して出力された活性化信号５（ハイレベル）によっ
て制御され、ワードｆｆ１Ｗ２をＶｃｃレベルに上げる
。ここで、ワード線Ｗ２のレベルを、読出し時のように
Ｖｃｃ／２ レベルにしないのは、ワード線Ｗ２のレベ
ルをＶｃｃ／２にすると、書込み時間が長くなるためで
ある。いま、ワード線Ｗ２が選択されて、 Ｖｃｃにレ
ベルが上がり、かつディジットａ対（Ｄｉ、ｌ１ｌｃ）
が選択されていて、ワード線Ｗ２とディジット線（０１
，０１ｅ）の交差する位置にあるメモリセル２０１に書
込みを行なう場合を考える。書込み時においては、全て
のデータラッチ回路１１．１２．・・・が駆動される。
回路２が選択されたとする。ここで、ワード線駆動回路
２は、外部ライトイネーブル信号入力端子４８からの入
力信号（ロウレベル）によって、コントロール回路１０
を介して出力された活性化信号５（ハイレベル）によっ
て制御され、ワードｆｆ１Ｗ２をＶｃｃレベルに上げる
。ここで、ワード線Ｗ２のレベルを、読出し時のように
Ｖｃｃ／２ レベルにしないのは、ワード線Ｗ２のレベ
ルをＶｃｃ／２にすると、書込み時間が長くなるためで
ある。いま、ワード線Ｗ２が選択されて、 Ｖｃｃにレ
ベルが上がり、かつディジットａ対（Ｄｉ、ｌ１ｌｃ）
が選択されていて、ワード線Ｗ２とディジット線（０１
，０１ｅ）の交差する位置にあるメモリセル２０１に書
込みを行なう場合を考える。書込み時においては、全て
のデータラッチ回路１１．１２．・・・が駆動される。
ここで、メモリセル２０１に書込みを行なうために選択
されているディジット線（Ｄｉ、Ｄｌｃ）上には、書込
み回路４２からのデータが現われている。このディジッ
ト線（Ｄｉ、Ｄｉｅ）上に現われたデータは、メモリセ
ル２０１に書込まれると同時に、データラッチ回路１１
にもラッチされる６つまり、書込み回路４２、およびデ
ータラッチ回路１１によりメモリセル２０１にデータが
書込まれる。ところで、書込み時にはワード線Ｗ２がＶ
ｃｃレベルに上げられるので、実際に書込みを行なわな
いメモリセル２０２，２０３．・・・のデータが破壊さ
れる恐れがある。そこで、ワード線Ｗ２のレベルがＶｃ
ｃに上がるまでの途中、つまり、 Ｖｃｃ／２で、メモ
リセル２０２，２０３．・（７）データを、すでに駆動
されているデータラッチ回路１２゜１３、・・・でラッ
チし、ワード線Ｗ２のレベルが上がっている間、データ
ラッチ回路（１２，１３，・・・）から、メモリセル（
２０２，２０３，・・・）へ随時、同データを書込むこ
とにより、ワード線讐２がＶｃｃレベルに上がってもメ
モリセル（２０２，２０３，・・・）のデータが破壊さ
れないですむことができる。さらに、書込みが終了する
時、つまり、外部ライトイネーブル信号入力端子４８か
らの入力信号が、ロウレベルからハイレベルになる時、
この入力信号をコントロール回路１０が受けて、活性化
信号５をハイレベルからロウレベルにするので、データ
ラッチ回路駆動回路１１Ａ、１２Ａ、・・・によってデ
ータラッチ回路１１゜１２、・・・は非動作となり、リ
セットされる。
されているディジット線（Ｄｉ、Ｄｌｃ）上には、書込
み回路４２からのデータが現われている。このディジッ
ト線（Ｄｉ、Ｄｉｅ）上に現われたデータは、メモリセ
ル２０１に書込まれると同時に、データラッチ回路１１
にもラッチされる６つまり、書込み回路４２、およびデ
ータラッチ回路１１によりメモリセル２０１にデータが
書込まれる。ところで、書込み時にはワード線Ｗ２がＶ
ｃｃレベルに上げられるので、実際に書込みを行なわな
いメモリセル２０２，２０３．・・・のデータが破壊さ
れる恐れがある。そこで、ワード線Ｗ２のレベルがＶｃ
ｃに上がるまでの途中、つまり、 Ｖｃｃ／２で、メモ
リセル２０２，２０３．・（７）データを、すでに駆動
されているデータラッチ回路１２゜１３、・・・でラッ
チし、ワード線Ｗ２のレベルが上がっている間、データ
ラッチ回路（１２，１３，・・・）から、メモリセル（
２０２，２０３，・・・）へ随時、同データを書込むこ
とにより、ワード線讐２がＶｃｃレベルに上がってもメ
モリセル（２０２，２０３，・・・）のデータが破壊さ
れないですむことができる。さらに、書込みが終了する
時、つまり、外部ライトイネーブル信号入力端子４８か
らの入力信号が、ロウレベルからハイレベルになる時、
この入力信号をコントロール回路１０が受けて、活性化
信号５をハイレベルからロウレベルにするので、データ
ラッチ回路駆動回路１１Ａ、１２Ａ、・・・によってデ
ータラッチ回路１１゜１２、・・・は非動作となり、リ
セットされる。
なお、本実施例では、メモリセルのドライブ用ＭＯＳＦ
ＥＴのチャネル幅ＷＱとトランスファゲート用ＭＯＳＦ
ＥＴのチャネル幅ＷＴの比がほぼ１であるが、０．８≦
（Ｗ、）／Ｗ、）≦１．２の範囲にあれば同様によい結
果が得られている。
ＥＴのチャネル幅ＷＱとトランスファゲート用ＭＯＳＦ
ＥＴのチャネル幅ＷＴの比がほぼ１であるが、０．８≦
（Ｗ、）／Ｗ、）≦１．２の範囲にあれば同様によい結
果が得られている。
以上説明したように本発明は、読出し時には書込み時よ
りも低いワード線レベルによってデータを読出し、書込
み時にはデータを書込むメモリセルと同一のロウアドレ
スのメモリセルのデータをラッチして、データを破壊か
ら保護することにより、メモリセルのトランスファーゲ
ート用ＭＯＳＦＥＴのチャネル幅に対するドライブ用Ｍ
ＯＳＦＥＴのチャネル幅の比を０．８〜１．２程度にし
てもＬＳＩメモリの誤動作を無くすることが可能になり
、その結果、メモリセルの面積を小さくして、ＬＳＩメ
モリのチップ面積の大部分を占めるメモリセルアレイの
面積を小さくすることができるので、チップ面積が小さ
く誤動作のないＬＳＩメモリを提供することができる効
果がある。
りも低いワード線レベルによってデータを読出し、書込
み時にはデータを書込むメモリセルと同一のロウアドレ
スのメモリセルのデータをラッチして、データを破壊か
ら保護することにより、メモリセルのトランスファーゲ
ート用ＭＯＳＦＥＴのチャネル幅に対するドライブ用Ｍ
ＯＳＦＥＴのチャネル幅の比を０．８〜１．２程度にし
てもＬＳＩメモリの誤動作を無くすることが可能になり
、その結果、メモリセルの面積を小さくして、ＬＳＩメ
モリのチップ面積の大部分を占めるメモリセルアレイの
面積を小さくすることができるので、チップ面積が小さ
く誤動作のないＬＳＩメモリを提供することができる効
果がある。
第１図は本発明のＬＳＩメモリの一実施例のブロック図
、第２図は本実施例の動作を示す波形図、第３図はスタ
ティック型ＲＡＭの従来例の構成因、第４図はスタティ
ック型ＭＯＳメモリセルの従来例の回路図である。 １．２・・・ワード線駆動回路、 １０．４０・・・コントロール回路、 １１ 、１２・・・データラッチ回路、１１Ａ、１２Ａ
・・・データラッチ回路駆動回路、２０Ｘ、２０Ｙ・・
・アドレスデコーダ、２１Ｘ、２２Ｘ、２１Ｙ、２２Ｙ
−−・７７ドゲート、２１Ａ、２１Ｂ、２２Ａ、２２
Ｂ・・・インバータ、３０Ｘ、３０Ｙ・・・アドレスバ
ッファ。 ３１ 、３２・・・カラムスイッチ回路、４１・・・読
出し回路、 ４２・・・書込み回路、 ４３・・・内部チップセレクト信号、 ４４、４４ｃ・・・内部ライトイネーブル信号、４５、
４５ｃ・・・コモンデータ線、 ４Ｇ・・・読出しデータ出力端子、 ４７・・・書込みデータ入力端子、 ４８・・・外部ライトイネーブル信号入力端子、４８・
・・外部チップセレクト信号入力端子、１０１〜２０２
・・・メモリセル、 Ｑ１〜Ｑ４・・・Ｎ型ＭＯＳＦＥＴ、 Ｒ，、Ｒ２，Ｒ・・・抵抗。
、第２図は本実施例の動作を示す波形図、第３図はスタ
ティック型ＲＡＭの従来例の構成因、第４図はスタティ
ック型ＭＯＳメモリセルの従来例の回路図である。 １．２・・・ワード線駆動回路、 １０．４０・・・コントロール回路、 １１ 、１２・・・データラッチ回路、１１Ａ、１２Ａ
・・・データラッチ回路駆動回路、２０Ｘ、２０Ｙ・・
・アドレスデコーダ、２１Ｘ、２２Ｘ、２１Ｙ、２２Ｙ
−−・７７ドゲート、２１Ａ、２１Ｂ、２２Ａ、２２
Ｂ・・・インバータ、３０Ｘ、３０Ｙ・・・アドレスバ
ッファ。 ３１ 、３２・・・カラムスイッチ回路、４１・・・読
出し回路、 ４２・・・書込み回路、 ４３・・・内部チップセレクト信号、 ４４、４４ｃ・・・内部ライトイネーブル信号、４５、
４５ｃ・・・コモンデータ線、 ４Ｇ・・・読出しデータ出力端子、 ４７・・・書込みデータ入力端子、 ４８・・・外部ライトイネーブル信号入力端子、４８・
・・外部チップセレクト信号入力端子、１０１〜２０２
・・・メモリセル、 Ｑ１〜Ｑ４・・・Ｎ型ＭＯＳＦＥＴ、 Ｒ，、Ｒ２，Ｒ・・・抵抗。
Claims (1)
- 【特許請求の範囲】 １、ＬＳＩメモリにおいて、 外部回路から入力される読出し／書込み信号に応答して
活性化信号を発生するコントロール回路と、 活性化信号を制御信号入力とし、ロウアドレスデコーダ
の出力を入力して、読出し時には書込み時より低い電位
レベルを、ロウアドレス選択信号によって選択されたワ
ード線に出力するワード線駆動回路と、 ディジット線上のデータをラッチするデータラッチ回路
と、 活性化信号を入力して書込み時にはデータラッチ回路を
能動にし、読出し時にはデータラッチ回路を非能動にす
るデータラッチ回路駆動回路を有することを特徴とする
ＬＳＩメモ ２、それぞれのメモリセルが高抵抗負荷方式のスタティ
ック型ＭＯＳメモリセルで、各々のメモリセルを構成し
ているドライブ用ＭＯＳＦＥＴのチャネル幅Ｗ＿Ｄとト
ランスファゲート用ＭＯＳＦＥＴのチャネル幅Ｗ＿Ｔの
比が０．８≦（Ｗ＿Ｄ／Ｗ＿Ｔ）≦１．２である特許請
求の範囲第１項に記載のＬＳＩメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228602A JPS6383992A (ja) | 1986-09-26 | 1986-09-26 | Ｌｓｉメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228602A JPS6383992A (ja) | 1986-09-26 | 1986-09-26 | Ｌｓｉメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6383992A true JPS6383992A (ja) | 1988-04-14 |
| JPH054756B2 JPH054756B2 (ja) | 1993-01-20 |
Family
ID=16878923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228602A Granted JPS6383992A (ja) | 1986-09-26 | 1986-09-26 | Ｌｓｉメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6383992A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724292A (en) * | 1996-06-18 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Static Semiconductor memory device |
| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008210443A (ja) * | 2007-02-26 | 2008-09-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
| JP2011146121A (ja) * | 2011-03-23 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体記憶装置およびその制御方法 |
-
1986
- 1986-09-26 JP JP61228602A patent/JPS6383992A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724292A (en) * | 1996-06-18 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Static Semiconductor memory device |
| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008210443A (ja) * | 2007-02-26 | 2008-09-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009277341A (ja) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Ｓｒａｍセルの書き込みマージンを改善する書き込みアシスト回路 |
| JP2011146121A (ja) * | 2011-03-23 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体記憶装置およびその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH054756B2 (ja) | 1993-01-20 |
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