KR910003389B1 - 반도체 메모리장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리장치
제 1 도는 본 발명의 실시예에 따른 SRAM의 일부를 나타낸 회로도.
제 2 도는 제 1 도에 도시된 실시예의 변형예를 나타낸 회로도.
제 3 도 및 제 4 도는 종래의 SRAM의 일부를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1,1＇,30 : 비트선 부하회로 11,12,31,32 : 데이터기입회로
MC : 메모리셀 WL : 워드선
BL, BL*: 비트선
Ts1,Ts2,Ts1',Ts2' : 컬럼선택스위치용 트랜지스터
[적용분야 및 배경기술]
본 발명은 반도체메모리에 관한 것으로, 특히 SRAM(static random access memory)에 적용되는 비트선 부하회로의 구동방식에 관한 것이다.
제 3 도는 종래의 SRAM에 있어서 1개의 메모리셀(MC)과 이 메모리셀(MC)을 선택하기 위한 1개의 워드선(WL), 상기 메모리셀(MC)과의 사이에서 데이터를 주고받기 위한 1쌍의 비트선(BL, BL*), 이 1쌍의 비트선(BL, BL*)에 접속된 비트선 부하회로(30), 상기 1쌍의 비트선(BL, BL*)에 접속된 컬럼선택스위치용 N챈널 MOS 트랜지스터(Ts1, Ts2), 이 1쌍의 MOS 트랜지스터(Ts1, Ts2)를 매개하여 상기 1쌍의 비트선(BL, BL*)에 접속된 1쌍의 데이터기입회로(31, 32)등을 발췌하여 도시한 회로도이다.
상기한 참조부호의 표기에 있어서 "*"표를 한 참조부호는 그러한 "*"표시가 없는 참조부호에 대해 역위상 또는 상보적인 관계에 있다는 것을 나타낸 것으로, 즉, BL*는
Figure kpo00001
를 나타낸 것이다. 이러한 표기방식은 이하의 설명에서도 동일하게 적용된다.
한편, 상기 메모리셀(MC)은 데이터기억용인 1쌍의 N챈널 MOS 트랜지스터(T1, T2) 및 1쌍의 고정항부하회로(R1, R2)로 이루어진 플립플롭회로와, 이 플립플롭회로에 있는 1쌍의 입출력노오드 및 상기 1쌍의 비트선(BL, BL*)간에 접속된 1쌍의 트랜지스퍼게이트용 N챈널 MOS 트랜지스터(T3, T4)로 이루어져 있다. 또한, 비트선 부하회로(30)는 각 드레인과 게이트에 VDD 전원전압이 부여되는 통상 ON형의 1쌍의 N챈널 MOS 트랜지스터(T5, T6)로 이루어져 있고, 상기한 1쌍의 데이터기입회로(31, 32)는 각각 P챈널 MOS 트랜지스터(TP)와 N챈널 MOS 트랜지스터(TN)가 직렬로 접속되어 있으면서 각 게이트가 상호 접속되어 있는 CMOS 인버터로 구성되어 있으며, 이 1쌍의 CMOS 인버터의 각 출력노오드는 상기 1쌍의 비트선(BL, BL*)에 접속되어 있다.
상기한 구조의 SRAM에 있어서, 도시된 메모리셀(MC)을 선택하여 예컨대 "0"데이터를 기입하는 경우, 상기 데이터기입회로(31, 32)는 그 출력(din, din*)이 각각 로우레벨과 하이레벨로 되도록 구동되고, 컬럼선택스위치용 트랜지스터(Ts1, Ts2)는 컬럼디코더출력에 의해 온 상태로 되도록 구동되며, 워드선(WL)은 워드선 선택신호에 의해 하이레벨로 된다. 이에 따라 비트선(BL, BL*)은 각각 충분히 로우레벨과 하이레벨로 되어, 이에 대응되게 메모리셀(MC)내의 트랜지스터(T1, T2)의 드레인 각각 로우레벨과 하이레벨로 된다. 이 경우, 도면에 도시된 것처럼 비트선 부하회로(30)→한쪽의 비트선(BL)→한쪽의 컬럼선택스위치용 트랜지스터(Ts1)→한쪽의 데이터기입회로(31)의 경로에 직류전류(IW)가 기입기간중 흐르게 된다. 이 직류전류(IW)는 1개의 선택컬럼당 1∼1.5mA정도 되는데, 예컨대 8비트 구성의 SRAM에서는 동시에 8개의 컬럼이 선택되므로, 상기 전류의 합계는 8∼12mA로 된다. 또한, 비선택컬럼에도 제 4 도에 나타낸 것과 같은 독출시와 마찬가지의 직류전류(IR)가 흐르게 되어 상기 SRAM에서 비선택컬럼 전체에는 상기 선택컬럼과 거의 동일한 정도의 전류가 흐르게 된다.
이러한 전류흐름이 SRAM 기입동작시 소비전력을 증대시키는 주요원인으로 되고 있다.
[발명의 목적]
본 발명은 상기한 것처럼 기입동작시 비선택컬럼에도 직류전류가 흘러 전력이 많이 소비된다는 문제점을 해결하고자 발명된 것으로, 본래의 기입동작에 하등 지장을 주지 않으면서 기입동작시 선택컬럼에서의 소비전력을 줄일 수 있도록 된 반도체메모리장치를 제공하고자 함에 목적이 있다.
[발명의 구성]
본 발명은 상기한 메모리셀로의 기입동작시 선택컬럼에 관련된 직류전류의 경로내에 있는 비트선 부하회로를 반드시 활성화시킬 필요가 없고, 활성화시키는 것은 반대로 소비전력의 증대를 초래하는 등의 불리한점이 있다는 것에 착안하여 발명된 것이다.
즉, 본 발명의 반도체메모리장치는 SRAM중 메모리셀 어레이의 각 컬럼에 접속된 비트선 부하회로에 대해, 접속되어 있는 컬럼의 기입동작시 또는 컬럼선택시에만 비활성화하고 그외에는 활성화하도록 제어하게끔 구성되어 있다.
[작용]
상기한 특징이 있는 본 발명에서 기입동작시 선택된 컬럼에 대해서는 비트선 부하회로가 오프상태로 되고, 선택메모리셀로부터 로우레벨측의 비트선을 통해 로우레벨측의 데이터기입회로로 흐르는 직류전류는 메모리셀내의 고정항부하소자에 의해 매우 작게 제한된다. 또한, 이때 하이레벨측의 데이터기입회로로부터 하이레벨측의 비트선을 통해 선택메모리셀로 충전전류가 흐르지만 직류전류는 흐르지 않게 된다. 따라서 선택컬럼에서의 전류소비가 대단히 적게 되어, 기입동작시의 저소비전력화가 가능하게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제 1 도는 8비트로 구성된 SRAM중 메모리셀 어레이에 있어서 1컬럼분의 일부와 데이터기입회로를 발췌하여 나타낸 1실시예의 회로도이다. 도면의 참조부호 MC는 상기 1컬럼분에 설치된 1개의 메모리셀을, BL, BL*는 상기 컬럼에 대응되는 1쌍의 비트선을 각각 나타낸 것으로, 이들 메모리셀(MC)이 여러개 접속되어 SRAM을 구성한다. 또한, 참조부호 WL은 메모리셀선택용 워드선을, 1은 상기 1쌍의 비트선(BL, BL*)에 접속된 비트선 부하회로를 각각 나타낸 것으로, 이 비트선 부하회로(1)는 나중에 설명할 SRAM의 기록이네이블신호(WE)와 대응컬럼의 컬럼선택신호(CD)에 의해 그 활성/비활성상태가 제어되도록 되어 있다. 또한, 참조부호 Ts1, Ts2는 상기 1쌍의 비트선(BL, BL*)에 접속된 컬럼선택스위치용 N챈널 MOS 트랜지스터를, 11, 12는 상기 1쌍의 컬럼선택스위치용 N챈널 MOS 트랜지스터(Ts1, Ts2)를 매개하여 상기 1쌍의 비트선(BL, BL*)에 접속된 데이터기입회로를 각각 나타낸 것이다.
상기한 메모리셀(MC)은 데이터기억용인 1쌍의 N챈널 MOS 트랜지스터(T1, T2) 및 1쌍의 고저항부하소자(R1, R2)로 이루어진 플리플롭회로와, 이 플리플롭회로에 있는 1쌍의 출력노오드 및 1쌍의 비트선 (BL, BL*)간에 접속된 1쌍의 트랜스퍼게이트용 N챈널 MOS 트랜지스터(T3, T4)로 이루어져 있다. 또한, 장기비트선 부하회로(1)는 VDD 전원노오드와 1쌍의 비트선(BL, BL*)간에 1쌍의 MOS 트랜지스터(T7, T8)가 접속된 구성으로 되어 있는데, 상기 1쌍의 트랜지스터(T7, T8)의 게이트에는 활성/비활성 제어신호(WE·CD)*가 부여된다. 또, 상기 1쌍의 데이터기입회로(11, 12)로는 P챈널 MOS 트랜지스터(TP)와 N챈널 MOS 트랜지스터(TN)가 직렬로 접속됨과 더불어 그 게이트가 상호 접속되어 있는 CMOS 인버터가 사용되는데, 이 쌍의 CMOS 인버터의 각 출력노오드는 컬럼선택스위치용 N챈널 MOS 트랜지스터(Ts1, Ts2)를 매개하여 상기 1쌍의 비트선(BL, BL*)에 접속되어 있다.
상기한 구성의 SRAM에 있어서 도시된 메모리셀(MC)을 선택하여 예컨대 "0"데이터를 기입할 때, WE신호는 하이레벨로 되고 도시된 컬럼선택용 CD신호도 하이레벨로 되어 제어신호(WE·CD)*가 로우레벨로 되므로, 도시된 비트선 부하회로(1)는 비활성상태로 된다. 즉, 메모리셀 어레이의 각 컬럼에 대한 기입동작시 컬럼선택된 때에만 비활성화되고 그 외에는 활성화되도록 제어된다.
상기한 데이터기입시 데이터기입회로(11, 12)는 각각의 출력(din, din*)이 로우레벨과 하이레벨로 되도록 구동되고, 트랜지스터(Ts1, Ts2)는 CD신호에 의해 ON상태로 되도록 구동되며, 워드선(WL)은 워드선 선택신호에 의해 하이레벨로 된다. 이에 따라 비트선(BL, BL*)은 각각 충분히 로우레벨 및 하이레벨로 되고 메모리셀(MC)내에 있는 트랜지스터(T1, T2)의 각 드레인은 각각 로우레벨 및 하이레벨로 된다. 이 경우 상기 선택컬럼의 로우레벨측에서는 도시된 것처럼 선택메모리셀(MC)의 VDD 전원노오드로부터 그 고정항부하소자(R1)→트랜스퍼게이트(T3)→비트선(BL)→컬럼선택스위치용 트랜지스터(Ts1)→데이터기입회로(11)의 N챈널 트랜지스터(TN)→접지단의 경로에 부하전류[IW(L)]가 흐르게 된다.
그런데 SRAM의 대기시에는 소비전력의 절감이 요구되기 때문에 메모리셀(MC)내의 고저항부하소자(R1, R2)는 대단히 큰 값(예컨대 1M bit의 SRAM에서 대기전류를 2㎂ 정도로 하는 경우, 메모리셀 1개당 전류는 2㎂/10242이므로, 상기 저항값은 VDD(=5V)×10242÷2㎂=2.6×1012Ω)으로 될 필요가 있다. 따라서 상기 관통전류[IW(L)]의 값은 종래예의 1∼1.5mA에 비해 대단히 작게 되어, 소비전류의 증대라는 점에서는 현실적으로 전혀 문제가 되지 않게 된다.
또한, 상기 선택컬럼의 하이레벨측에서는 도시된 것처럼 데이터기입회로(12)의 VDD전원노오드로부터 그 P챈널 트랜지스터(TP)→컬럼선택스위치용 트랜지스터(Ts2)→비트선(BL*)→선택메모리셀(MC)의 트랜스퍼게이트(T4)의 경로에 메모리셀(MC)의 하이레벨측 노오드를 충전시키기 위한 전류[IW(H)]가 흐른다.
이 경우, 메모리셀(MC)의 데이터기억용(전류구동용 트랜지스터(T2)는 그 게이트가 충분히 로우레벨로 되어 있어서 OFF 상태로 되어 있으므로, 접지단에 흘러들어가는 직류전류는 일체 존재하지 않게 된다.
상기한 실시예의 SRAM에 의하면, 기입모우드시 선택컬럼에서의 기입동작에 즈음하여 그 컬럼에서의 직류전류는 실질적으로 거의 0이 된다. 이 경우 본래의 목적인 메모리셀로의 기입동작에 대한 영향을 고려한다면, 하이레벨측으로 될 한쪽의 미트선전위는 그것에 접속되어 있는 기입용 인버터에 의한 구동으로 결정되므로 문제는 없다. 또한, 로우레벨측으로 될 다른쪽의 비트선에 있어서는 그 비트선의 부하회로가 비활성화되고 있는 것에 의해 그 비트선이 보다 낮은 전위로 되도록 기입 구동되게 되고 기입동작이 보다 확실하게 실행되어 기입마아진이 향상되게 된다. 또한, 기입동작종료후의 라이트 리커벌리동작(write recovery operation), 즉 기입으로부터 독출로 전환되는 때의 비트선 쌍전압레벨 회복동작에 있어서는 기입용 인버터에 의한 구동(각 출력 din, din*을 하이레벨로 구동시킴)이 이루어짐과 더불어 비트선 부하회로(1)도 활성화되고 있으므로, 정상동작에 전혀 영향받을바가 없고 문제도 생기지 않는다.
한편, 상기 실시예에서는 비트선 부하회로(1) 및 컬럼선택스위치용 트랜지스터(Ts1, Ts2)를 N챈널 트랜지스터로 구성하였지만, 그대신 제 2 도에 나타난 것처럼 P챈널 트랜지스터(T7', T8') 및 P챈널 트랜지스터(Ts1', Ts2')를 사용하여 변형시실시할 수도 있다. 이 경우에는 각각의 게이트제어신호로서 WE·CD 및 CD*를 사용하면 된다. 이와같은 P챈널 트랜지스터(T7', T8')를 비트선 부하회로(1')에 사용한 SRAM에 있어서는 비트선전압레벨의 하이레벨이 VDD 전압까지 올라가지만, 기본적인 동작은 상술한 제 1 도의 실시예와 마찬가지로 실행된다. 또한, 상기 각 실시예의 메모리셀(MC)로는 CMOS형 메모리셀을 사용해도 된다.
[효과]
상술한 것처럼 본 발명의 반도체메모리장치에 의하면, SRAM에서의 기입동작에 있어 본래의 기입동작에 하등 지장을 주지 않으면서 선택컬럼에서의 저소비전력화를 실현할 수 있게 되므로, 본 발명을 대용량의 반도체메모리에 적용시키면 매우 유효하게 된다.

Claims (1)

  1. 스태틱 RAM에 설치된 메모리셀 어레이의 각 컬럼에 접속되어 있는 비트선 부하회로에 대해, 그것에 접속되어 있는 컬럼의 기입동작시와 컬럼선택시에만 비활성화하고 그 이외의 때에는 활성화하도록 제어하게끔 구성된 것을 특징으로 하는 반도체메모리장치.
KR1019880009940A 1987-08-13 1988-08-04 반도체 메모리장치 KR910003389B1 (ko)

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