JPS6154096A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、記憶装置技術さらには半導体記憶装置に適
用して特に有効な技術に関するもので、たとえば、Ｃ−
ＭＯＳスタチックＲＡＭ　（ランダムアクセス・メモリ
）に利用して有効な技術に関するものである。

〔背景技術〕

例えば１９８２年４月１２日の発刊の日経エレクトロニ
クスＰ１５９〜２７３に記載されているようなスタチッ
クＲＡＭは、多数の記憶セルを配列してなる記憶セルア
レイと、この記憶セルアレイ内の記憶セルを選択するた
めにそれぞれ多数本ずつ布線されたワード線およびデー
タ線を有するそして、選択された記憶セルに対するデー
タの書込むよび読出を、該選択記憶セルを選択するため
に選択されたデータ線を介して行なうように栂成されて
いる。

ところで、この種の半導体記憶装置では、各データ線の
電位をそれぞれ抵抗を介して電源電位側にプルアップす
ることが行なわれる。これは、読出動作を行なうに際し
て、各データ線のバイアス電位を一定に揃えるためであ
る。このプルアップ用抵抗としては、例えばＭＯ８電界
効果トランジスタによる等価抵抗が使用される。このＭ
Ｏ３電界効果トランジスタはプルアップＭＯ３とも呼ば
れ、そのゲートが電源に固定的に接続されることにより
常時導通して所定の等価抵抗を呈する。

しかしながら、上述したごとき従来の半心体記憶′！装
置では、データ線が上記ゾルアップ用抵抗を介して電源
に常時接続されているため、書込動作時においても、上
記ゾルアップ用抵抗を介してデータ線に定常的な直流電
流が供給され続ける。この直流電流は、データ線か・ら
の記憶セルのｉｓ　、Ｌ　ｒｅ（低レベル）出力側およ
び書込回路のＩＬ　Ｌ　Ｉ＋出力側にそれぞれ流れ込む
電流である。この直流電流は各データ線ごとに流れる。

この直流電流の総量は記憶量がそれぼど大きくない場合
にはそれほど問題とならない。しかし、例えば４ワード
×１６にビットあるいは８ワード×１６にビットといっ
たような大容量ＲＡＭでは、データ線の数が多くなるた
め、個々のデータ線に流れる直流電流はそれぞれ小さく
ても、全体としては大きな電流となってしまう。従って
、大記憶容量のＲＡＭあるいは低消費電力を特長とする
スタチックＲＡＭなどでは、上記直流電流が記憶装置全
体の消費電力を大きくしてしまう、という問題点が生じ
るということが本発明者によって明らかとされた。

〔発明の目的〕

この発明の目的は、半導体記憶装置において、データ線
から記憶セルに定常的に流れ込む直流電流を時間的に制
限することによって、消費電力を節減することのできる
技術を提供するものであるこの発明の前記ならびにその
ほかの目的と新規な特徴については、本明細書の記述お
よび添附図面から明かになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体記憶装置において、データ線の電位を
能動素子による等価抵抗によってプルアップするととも
に、その能動素子を書込動作時に非導通化することによ
り、データ線から記憶セルに定常的に流れ込む直流電流
を時間的に制限し、これによって？１１￥ｌ電力を節減
する、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお１図面において同一符号は同一あるいは相当部分を
示す。

第１図はこの発明の一実施例による半導体記憶装置の概
略を示す。

先ず、同図に示す半導体記憶装置はＣ−ＭＯＳスタチッ
クＲＡＭとして構成されたものであって記憶セルアレイ
ｌ、ワード線Ｗおよびデータ線ｄｉ、ｄ２、行デコーダ
３、列デコーダ４、カラムスイッチＭ７．Ｍ８、共通デ
コーダｄｃ　ｌ。

ｄｃ２、書込回路５、読出回路６、およびプルアップ用
ＭＯ３ｆｆｌ界効果トランジスタＭｌ、Ｍ２などを有す
る。

記憶セルアレイ１は、１２８個×１２８個の記憶セル２
を行と列のマトリックス状に配列して構成される。この
記憶セルアレイ１は、図示は省略するが、同一構成のも
のが複数面設けられているワード線Ｗおよびデータ線ｄ
ｉ、ｄ２は、上記記憶セルアレイｌ内の記憶セル２を選
択するためにそれぞれ多数本ずつ布線されている。この
場合ワード線Ｗは１２８本が行方向に、データ線ｄ１ｄ
２は２本を対午して１２８対が列方向にそれぞれ布線さ
れている。そして、ワードｌｖｉ！ｗとデータ線ｄｉ、
ｄ２の各交差個所にそれぞれ記憶セル２が配置されてい
る。

行デコーダ３は、アドレス入力Ａ　ｉ　ｎに基づいて択
一的な行選択信号Ｘ１〜Ｘ１２８を作成する。

この行選択４６号Ｘｌ−Ｘ１２８によっていずれか１つ
のワード線Ｗが選択・駆動される。

列デコーダ４はアドレス人力Ａ　ｉ　ｎに基づいて択一
的な列選択信号ｙｔ−Ｙ１２８を作成する。

この列選択信号Ｙ１〜Ｙ１２８によって、いずれか１組
のカラムスイッチＭ７．Ｍ８が選択されてＯＮ（導通）
駆動される。これにより、いずれか１対のデータ線ｄｉ
、ｄ２が選択されて共通データ線ｄｃ　１．ｄｃ２に接
続される。

書込回路５および読出回路６はそれぞれ上記共通データ
線ｄｅｌ、ｄｃ２に接続される。書込回路５は書込デー
タＤｉｎを選択記憶セル１に書込む。この書込は、共通
データ線ｄｃｌ、ｄｃ２、カラムスイッチＭ７．Ｍ８、
およびデータ線ｄｉｄ２を介して行なわれる。読出回路
５は選択記憶セル１の記憶データを読出して出力する。

Ｄｏはその読出データを示す。この読出は書込の場合と
同様、共通データ線ｄｃ１．ｄｃ２、カラムスイッチＭ
７．Ｍ８．およびデータ線ｄｉ、ｄ２を介して行なわれ
る。

上記書込回路５および読出回路６はそれぞれ、チップ選
択信号Ｃ８と書込／読出モード選択信号（ライト・イネ
ーブル信号）ＷＥによって制御される。両信号ａｓ、ｗ
Ｅはいずれも外部から与えられる制御信号である。

プルアップ用ＭＯ８電界効果トランジスタＭｌ。

Ｍ２は、読出動作を行なうに際して、各データ線゛ｄｉ
、ｃ１２のバイアス電位を一定に揃えるためのもので、
全データ線ｄｉ、ｄ２の各一端と″電源Ｖｃｃとの間に
それぞれ直列に接続されている。各データ線ｄｉ、ｄ２
にはそれぞれ寄生容量Ｃ１゜Ｃ２が分布しているが、こ
の寄生容ｉｃ１．Ｃ２が上記プルアップ用ＭＯ８電界効
果トランジスタＭｌ、Ｍ２を介して供給される電流によ
って充電されることにより、各データ線ｄｉ、ｄ２はそ
れぞれ一定電位にプリチャージされる。このように一定
電位にプリチャージされたデータ線ｄｌ。

Ｃ２に記憶セル１が接続されると、該記憶セル１の記憶
状態に応じた電位変化が該データ線ｄ１゜Ｃ２に相補的
に現われる。そして、このときに呪われるデータ線電位
の変化が、カラムスイッチＭ７．Ｍ８および共通データ
ＩＱｄｃｌ、ｄｃ２を介して、上記読出回路６によって
読取られる。

ここで、上記プルアップ用ＭＯ８ｆｆｌ界効果トランジ
スタＭｌ、Ｍ２はその導通状態がチップ選択信号ＣＳと
書込／読出モード選択信号（ライト・イネーブル信号）
ＷＥによって制御されるようになっている。すなわち、
各プルアップ用ＭＯ３電界効果トランジスタＭｌ、Ｍ２
のゲートにはそれぞれ、上記チップ選択信号Ｃ５の能動
状態と読出／書込モード指定信号ＷＥの書込状態との論
理積がＷＥ−ＣＳが与えられるようになっている。これ
により、書込動作時には、各プルアップ用ＭＯＳｆｉ界
効果トランジスタＭｌ、Ｍ２が一斉ニ非導通化されて、
すべてのデータ線ｄｉ、ｄ２が電源Ｖｃｃから切り飛さ
れるようになっている。

第２図は、第１図に示した記憶装置の一部を取出して示
したものである。

同図において、記憶セル２は、ＭＯ８電界効果トランジ
スタＭ３．Ｍ４．Ｍ５．Ｍ６と抵抗Ｒ１゜Ｒ２によって
構成される。ＭＯ８電界効果１−ランジスタＭ５．Ｍ６
と抵抗Ｒ１，Ｒ２は記憶データの保持回路を形成する。

ＭＯ３電界効果トランジスタＭ３．Ｍ４はトランスファ
ーゲートを形成し、ワードｉｗを介して与えられる行選
択信号ＸｉによってＯＮ　（導通）駆動される。

書込回路５は、Ｃ−ＭＯ５電界効果トランジス゛りＭｌ
　１．Ｍｌ２およびＭｌ３．Ｍｌ／ｌなどによって構成
され、書込動作モードのときに、ＭＯ８電界効果トラン
ジスタＭ９．ＭＩＯによるスイッチを介して共通データ
線ｄａ　１．ｄｅ２に接続される。

読出回路６は、共通データ線電位発生回路６１およびセ
ンスアンプ６２などによって構成される６共通データ線
電位発生回路６１は読出モードのときに動作して、共通
データａｄｃｌ、ｄｃ２の分布する寄生容ｆｆ１ｃ３．
Ｃ４を所定電位までチャージアップする。

次に動作について説明する。

第３図（ａ）は上記記憶装置の要部に１９ける動作波形
を示す、また、同図（ｂ）は、従来の記憶装置における
動作波形を対比させて示す。

第３図において、ａｌおよびｂｌはデータ線ｄｌ、ｄ２
に流れる電流波形を、Ｃ２およびｂｌは記憶装置の消を
電流を、Ｃ３およびｂ３は前記ＷＥ−Ｃ８の状態および
記憶セル１の内部電位をそれぞれ示す。また、Ｔｗは書
込振動作モードとなっている期間を示す。

ここで、従来の記憶装置では、データ線と電源がプルア
ップ用抵抗を介して常時接続されているために、同図（
ｂ）に示すように、書込動作モー１く期間Ｔｗの間にか
なり大きなりＣ的電流がデータ線に流れ込む（ｂｉの斜
線部分）。これにより記装置全体の消費゛電流も多くな
る（ｂ２）。

これに対し、上述した実施例の記憶装置では、８込動作
モード期間Ｔｗのときに各データ線ｄ１ｄ２が電源Ｖｃ
ｃから切り離されることにより、上記ＤＣ的電流に相当
する電流が遮断される（ａｌ）これにより、記憶装置全
体の消費電流も少なくなって消費電力が大幅に節減され
るようになる（Ｃ２）。さらに、書込動作モートノとき
にデータ線ｄｉ、ｄ２が電源から切り離されることによ
り、書込回路５側の駆動負担が軽減されるという効果も
併せて得られる。

〔効果〕

（１）記憶セルアレイ内の記憶セルを選択するためにそ
れぞれ多数本ずつ布線されたワード線、１よびデータ線
を有するとともに１選択された記憶セルに対するデータ
の書込および読出を、該選択記憶セルを選択するために
選択されたデータ線を介して行なう半導体記憶装置にあ
って、各データ線線のバイアス電位をそれぞれ能動素子
による等価抵抗を介して電源電位側にプルアップすると
ともルこ、上記プルアップ用能動素子を書込動作時に非
専道化するようにしたことにより、データ線から記憶セ
ルに定フ：【的に流才し込む直流電流が時間的に制限さ
れ、これにより消費電力を節減することができる。とい
う効果が得られる。

（２）また、書込動作時にデータ線が電源から切り部さ
れるので、書込回路の駆動負担が軽減される。という効
果も得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない０例えば、上記プルア
ップ用ＭＯ８ｆｆｌ界効果トランジスタはバイポーラ１
−ランジスタなとであってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣ　−ＭＯＳスタチ
ックＲＡＭ技術に適用した場合について説明したが−そ
れに限定されるものではなく例えば、バイポーラ型記憶
装置などにも適用できる。少なくとも読出時にデータ線
電位を電源電位側にプルアップする条件のものには適用
できる。

【図面の簡単な説明】

第１図はこの発明による半導体記憶装置の概略を示すブ
ロック図。 第２図はこの発明による半導体記憶装置の要部における
動作を従来のそれとともに示す波形図である。 ｌ・・・記憶セルアレイ、２・・・記憶セル、３・・・
行デコーダ、４・・・列デコーダ、５・・・書込回路、
６・・読出回路、６１・・・共通データ線電位発生回路
、６２・・・センスアンプ、Ｘｌ−Ｘ１２８・・・行選
択信号、Ｙｌ〜Ｙ１２８・・・列選択信号、ＭＶ、Ｍ８
・・・カラムスイッチ、Ｗ・・・ワード線、ｄｉ、Ｃ２
・・・データ線、ｄｅｌ、ｄｃ２・・・共通データ線、
Ｄｉｎ・・・書込データ、Ｄｏ・・・読出データ、Ｃ８
・・・チップ選択信号、ＷＥ・−読出／書込モード選択
信号（ライト・イネーブル信号）、Ｍｌ、Ｍ２・・・プ
ルアップ用能動素子（ｎチャネルＭＯＳ電界効果トラン
ジスタ）　、　Ｖｃｃ・・・電源、ＣＩ、Ｃ２・・・デ
ータ線寄生容°量、Ｃ３，Ｃ４・・・共通データ線寄生
容量。 （ａ−） ６Ｌ／ ３図 （ｌ トー７．．／□芥−

Claims (1)

1. 【特許請求の範囲】 １、多数の記憶セルを配列してなる記憶セルアレイと、
   この記憶セルアレイ内の記憶セルを選択するためにそれ
   ぞれ多数本ずつ布線されたワード線およびデータ線を有
   するとともに、選択された記憶セルに対するデータの書
   込および読出を、該選択記憶セルを選択するために選択
   されたデータ線を介して行なう半導体記憶装置であって
   、各データ線の電位をそれぞれ能動素子による等価抵抗
   を介して電源電位側にプルアップするとともに、上記プ
   ルアップ用能動素子を書込動作時に非導通化するように
   したことを特徴とする半導体記憶装置。 ２、上記プルアップ用能動素子が外部から与えられるチ
   ップ選択信号と読出／書込モード指定信号によって導通
   制御されることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。