JPH07109702B2 - ダイナミック型メモリ - Google Patents

ダイナミック型メモリ

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JPH07109702B2
JPH07109702B2 JP63228059A JP22805988A JPH07109702B2 JP H07109702 B2 JPH07109702 B2 JP H07109702B2 JP 63228059 A JP63228059 A JP 63228059A JP 22805988 A JP22805988 A JP 22805988A JP H07109702 B2 JPH07109702 B2 JP H07109702B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特にシェアードセンスア
ンプを採用したダイナミック型メモリに関する。
（従来の技術） 一般に、ダイナミック型メモリでは、第６図に示すよう
に、２本１組のディジット線対に対して１個のセンスア
ンプSAが割合てられ、ディジット線対とセンスアンプSA
とは１対１に対応している。上記１組のディジット線対
とは、互いに相補的なビット線（BLと▲▼）であ
り、このビット線BLあるいは▲▼のどちらか一方に
接続されているメモリセルのデータをビット線に読出し
た後、ビット線対間の電位差をセンスアンプで増幅す
る。
ところで、ダイナミック型メモリの高集積化が進むにつ
れ、メモリセル容量Csが小さくなるのに反してビット線
容量Cbは小さくならず、ビット線容量Cbとメモリセル容
量Csとの比Cb/Csは大きくなる。即ち、メモリセルデー
タをビット線に読出したときのビット線対間の電位差は
小さくなる一方であり、センスアンプの感度マージンは
厳しくなる一方である。
この問題を回避するためには、上記Cb/Csを小さくする
ことが必要である。これには、（１）ビット線長さを短
くしてビット線容量Cbを小さくする、（２）メモリセル
面積を大きくしてメモリセル容量Csを大きくする、こと
が考えられる。しかし、前者は、ビット線長さを短く区
切ることによってセンスアンプの数が多くなるという問
題があり、後社は、メモリチップ面積の増大を招き、メ
モリの高集積化の達成が困難になるという問題がある。
このような問題を解決するために、１つのセンスアンプ
を複数のビット線対で共有する、いわゆるシェアードセ
ンスアンプ方式が、ISSCC'79technical digest pp146−
147,1979Ilbok et al,や特公昭62−55234号公報などに
示されている。即ち、第７図に示すように、１つのセン
スアンプSAを２組のビット線対（BL1、▲▼）、
（BL2、▲▼）で共有し、ビット線選択クロック
（φ１、φ２）で１組のビット線対を選択してセンスア
ンプと接続させる。
このようなシェアードセンスアンプ方式は、センスアン
プを多重利用するので、センスアンプの数とビット線長
さが短く抑えられ、その結果、ビット線容量Cbが小さく
なり、Cb/Csを小さく抑えることが可能になり、低消費
電力化、アクセスの高速化等が可能になる。
一方、アクセスの高速化および低消費電力化の要請か
ら、ビット線対をVcc電源電圧の1/2にプリチャージする
Vcc/2プリチャージ方式が主流となり、このVcc/2付近の
電位を高感度でセンスしてビット線のデータを高速にラ
ッチするために、CMOS構成のセンスアンプ（Ｐチャネル
トランジスタで構成されたＰチャネルセンスアンプとＮ
チャネルトランジスタで構成されたＮチャネルセンスア
ンプとからなる）を用いることが多い。
しかし、上記CMOSセンスアンプに前記シェアードセンス
アンプ方式を採用することを考えた場合、次に述べるよ
うな問題がある。即ち、このCMOSセンスアンプに前記シ
ェアードセンスアンプ方式を採用するときには、例えば
第８図に示すように、ビット線選択クロック（φ１、φ
２）をブートストラップしない限り、書込み時に“H"レ
ベルをVcc電位まで持ち上げるには、Ｐチャネルセンス
アンプはビット線選択クロックφ１あるいはφ２でゲー
ティングされるＮチャネルのスイッチングトランジスタ
対Tn1あるいはTn2を介してメモリセル側に配置されなけ
ればならない。
従って、２組のビット線対（BL1、▲▼）、（B
L2、▲▼）に対応して２個のＰチャネルセンスア
ンプSP1およびSP2を設け、１個のＮチャネルセンスアン
プSNを共有させる必要がある。これでは、シェアードセ
ンスアンプ方式を用いない場合には、２組のビット線対
に対応して２個のＰチャネルセンスアンプおよび２個の
Ｎチャネルセンスアンプを設ける必要があるのに比べ
て、エリアパフォーマンスは殆んど改善されないので、
チップ面積を殆んど縮小することができない。
また、スイッチングトランジスタ対Tn1、Tn2に代えてＰ
チャネルトランジスタを用いた場合でも、上記説明にお
ける極性を全て反転させれば、全く同様のことがいえ
る。
（発明が解決しようとする課題） 本発明は、上記したようにVcc/2プリチャージ方式に対
応して低消費電力化およびアクセスの高速化が可能なCM
OSセンスアンプを用いる場合に、高感度なビット線のセ
ンスを可能にするシェアードセンスアンプ方式を採用し
ても、シェアードセンスアンプ方式を用いない場合に比
べてチップ面積を殆んど縮小することができないという
問題点を解決すべくなされたもので、CMOSセンスアンプ
による低消費電力化およびアクセスの高速化が可能であ
り、シェアードセンスアンプ方式による高感度のセンス
が可能であり、しかも、チップ面積の縮小化が可能にな
るダイナミック型メモリを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明のダイナミック型メモリは、第１のメモリセルブ
ロックと、前記第１のメモリセルブロックに接続される
第２のメモリセルブロックと、前記第２のメモリセルブ
ロックに接続される第３のメモリセルブロックと、Ｎチ
ャネル型トランジスタによって形成され、前記第１のメ
モリセルブロックと前記第２のメモリセルブロックとの
間に設けられる第１のセンスアンプと、Ｐチャネル型ト
ランジスタによって形成され、前記第２のメモリセルブ
ロックと前記第３のメモリセルブロックとの間に設けら
れる第２のセンスアンプと、前記第１のメモリセルブロ
ックと前記第１のセンスアンプとの間に接続され、第１
の選択信号に応答して前記第１のメモリセルブロックを
前記第１のセンスアンプから電気的に切り離す第１のス
イッチ手段と、前記第１のセンスアンプと前記第２のメ
モリセルブロックとの間に接続され、前記第１の選択信
号と逆相の第２の選択信号に応答して前記第２のメモリ
セルブロックを前記第１のセンスアンプから電気的に切
り離す第２のスイッチ手段と、前記第２のメモリセルブ
ロックと前記第２のセンスアンプとの間に接続され、第
３の選択信号に応答して前記第２のメモリセルブロック
を前記第２のセンスアンプから電気的に切り離す第３の
スイッチ手段と、前記第２のセンスアンプと前記第３の
メモリセルブロックとの間に接続され、前記第３の選択
信号と逆相の第４の選択信号に応答して前記第３のメモ
リセルブロックを前記第２のセンスアンプから電気的に
切り離す第４のスイッチ手段と、前記第１ないし第４の
選択信号を出力して前記第１ないし第４のスイッチ手段
を制御し、読出しサイクル、あるいは書込みサイクル、
あるいはリフレッシュサイクルで選択されたメモリセル
ブロックの両側にセンスアンプを接続し、非選択のメモ
リセルブロックからセンスアンプを切り離す制御手段と
を具備し、前記第１のセンスアンプを前記第１のメモリ
セルブロックと前記第２のメモリセルブロックとで共用
するとともに、前記第２のセンスアンプを前記第２のメ
モリセルブロックと前記第３のメモリセルブロックとで
共用することを特徴とする。
（作用） CMOSセンスアンプを用いているので低消費電力化および
アクセスの高速化が可能であり、シェアードセンスアン
プ方式を用いているので高感度のセンスが可能である。
しかも、複数組のビット線対が１個のセンスアンプを共
有しているので、シェアードセンスアンプ方式を用いな
い場合に比べてチップ面積を縮小することが可能にな
り、また、ＮチャネルセンスアンプとＰチャネルセンス
アンプとがメモリセルブロック間に交互に繰返すように
設けられているので、従来のシェアードセンスアンプ方
式でCMOSセンスアンプを用いる場合には２組のビット線
対に対応して２個のＰチャネルセンスアンプと１個のＮ
チャネルセンスアンプを必要とするのに比べてチップ面
積を大幅に縮小することが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は本発明のダイナミック型メモリの一部を示して
おり、MC0、MC1、…はメモリセルアレイのカラム方向に
複数個に分割されたメモリセルブロック、SP1、SP2、…
はＰチャネルトランジスタで構成されたＰチャネルセン
スアンプ、SN1、SN2、…はＮチャネルトランジスタで構
成されたＮチャネルセンスアンプである。
ＰチャネルセンスアンプSP1、SP2、…は、第２図（ａ）
に示すように、２個のＰチャネルMOSトランジスタTP1お
よびTP2のゲート・ドレインがクロス接続され、それぞ
れのドレインが対応して第１のセンスノードおよび第
２のセンスノードＡに接続され、それぞれのソースは共
通に接続されており、クロスカップル型のセンスアンプ
である。
ＮチャネルセンスアンプSN1、SN2、…は、第２図（ｂ）
に示すように、２個のＮチャネルMOSトランジスタTN1お
よびTN2のゲート・ドレインがクロス接続され、２個の
ＰチャネルMOSトランジスタTP1およびTP2のゲート・ド
レインがクロス接続され、それぞれのドレインが対応し
て第１のセンスノードＢおよび第２のセンスノードに
接続され、それぞれのソースは共通に接続されており、
クロスカップル型のセンスアンプである。
ＮチャネルセンスアンプSN1、SN2、…のセンスノード対
（第１のセンスノードＢおよび第２のセンスノード）
は、それぞれＮチャネルのスイッチング用トランジスタ
対を介してビット線対（相補的な２本のビット線）に接
続されている。この場合、１個のセンスアンプのセンス
ノード対にそれぞれ２組のスイッチング用トランジスタ
対を介して２組のビット線対が接続されており、この２
組のビット線対は上記１個のセンスアンプの両側方向
（互いに反対方向）に延びるように形成されている。
即ち、センスアンプSN1の第１のセンスノードＢには、
ビット線BL0およびBL1の各一端が対応してスイッチング
用トランジスタTn0およびTn1を介して接続され、その第
２のセンスノードには、上記ビット線とは相補的なビ
ット線▲▼および▲▼の各一端が対応して
スイッチング用トランジスタTn0′およびTn1′を介して
接続されている。そして、２組のビット線対（BL0、▲
▼）、（BL1、▲▼）のうち、読出しサイ
クル、あるいは書込みサイクル、あるいはリフレッシュ
サイクルでアクセスされるメモリセルブロックにおける
１組を選択してセンスアンプSN1に接続するように、上
記２組のスイッチング用トランジスタ対のうちの１組の
トランジスタ対（Tn0、Tn0′）または（Tn1、Tn1′）が
ビット線選択クロックにより選択的に駆動されるように
なっている。
センスアンプSN2も、センスアンプSN1に準じて、選択的
に駆動される２組のスイッチング用トランジスタ対（Tn
2、Tn2′）、（Tn3、Tn3′）を介して２組のビット線対
（BL2、▲▼）、（BL3、▲▼）に接続され
ている。１組のビット線対（BL1、▲▼）の各他
端は、１組のＰチャネルのスイッチング用トランジスタ
対（Tp1、Tp1′）を介してＰチャネルセンスアンプSPA
のセンスノード対（Ａ、）に接続されており、このセ
ンスノード対には、もう１組のＰチャネルのスイッチン
グ用トランジスタ対（Tp2、Tp2′）を介してもう１組の
ビット線対（BL2、▲▼）の各他端が接続されて
いる。
センスアンプSP2も、センスアンプSP1に準じて、選択的
に駆動される２組のスイッチング用トランジスタ対（Tp
3、Tp3、′）、（Tp4、Tp4′）を介して２組のビット線
対（BL3、▲▼）、（BL4、▲▼）に接続さ
れている。上記したような要領で、Ｎチャネルセンスア
ンプとＰチャネルセンスアンプとが１メモリセルブロッ
ク毎に交互に繰返すように設けられている。
ここで、スイッチング用トランジスタ対（Tn0、T
n0′）、（Tn1、Tn1′）、（Tp1、Tp1′）、（Tp2、T
p2′）、（Tn2、Tn2′）、（Tn3、Tn3′）、（Tp3、T
p3′）、（Tp4、Tp4′）、…は、各対応して接続されて
いるビット線が選択されると、そのビット線選択に係る
アドレスを受けて活性化されるビット線選択クロックφ
０、φ１、▲▼、φ２、▲▼、φ３、▲
▼、φ４、…により選択的に駆動される。
また、ＰチャネルセンスアンプSP1、SP2、…の２個のＰ
チャネルトランジスタTP1およびTP2のソース共通接続点
とVcc電圧ノードとの間に直列に活性化制御用の２個の
ＰチャネルトランジスタTPE1およびTPE2が並列接続され
ており、この２個のＰチャネルトランジスタTPE1および
TPE2は、上記Ｐチャネルセンスアンプに対応する２組の
スイッチング用トランジスタ対を対応して選択駆動する
ための前記ビット線選択クロックがそれぞれ遅延回路DP
1およびDP2によりそれぞれ所定の遅延時間τｐだけ遅延
されたクロックにより駆動される。
また、ＮチャネルセンスアンプSN1、SN2、…の２個のＮ
チャネルトランジスタTN1およびTN2のソース共通接続点
とVcc電圧ノードとの間に直列に活性化制御用の２個の
ＮチャネルトランジスタTNE1およびTNE2が並列接続され
ており、この２個のＮチャネルトランジスタTNE1および
TNE2は、上記Ｎチャネルセンスアンプに対応する２組の
スイッチング用トランジスタ対を対応して選択駆動する
ための前記ビット線選択クロックがそれぞれ遅延回路DN
1およびDN2によりそれぞれ所定の遅延時間τｎだけ遅延
されたクロックにより駆動される。
従って、各センスアンプは、各対応して接続されている
２組のスイッチング用トランジスタ対のうちどちらか一
方が選択されるときに、これより所定の遅延時間後に活
性化される。
次に、上記ダイナミック型メモリの動作について第３図
に示す波形を参照して説明する。いま、行アドレスが入
力してデコードされ、カラム方向に分割されたあるメモ
リセルブロック（例えばMC2）内のあるワード線WL2が活
性化される。一方、上記行アドレス入力を受けて上記ワ
ード線とほぼ同時にビット線選択クロックφ２、▲
▼が活性化され、ビット線対（BL2、▲▼）がセ
ンスアンプSN2およびセンスアンプSP1に接続される。
メモリセルデータが上記ビット線対（BL2、▲
▼）に読出され、このビット線対（BL2、▲▼）
間のレベル差がセンスアンプSN2あるいはSP1の感度以上
になるのを待ってクロックφ2d、▲▼により対応
して上記センスアンプSN2、SP1を選択活性化する。この
とき使用されるクロックφ2d、▲▼は、ビット線
選択クロックφ２、▲▼から遅延時間τｎ、τｐだ
け遅延されたクロックであり、この遅延時間τｎ、τｐ
はビット線対（BL2、▲▼）間のレベル差がセン
スアンプの感度以上になる時間である。
上記実施例のダイナミック型メモリによれば、CMOSセン
スアンプを用いているので低消費電力化およびアクセス
の高速化が可能であり、シェアードセンスアンプ方式を
用いているので高感度のセンスが可能である。しかも、
２組のビット線対が１個のセンスアンプを共有している
ので、シェアードセンスアンプ方式を用いない場合に比
べてセンスアンプを1/2以下に減らすことが可能にな
り、また、ＮチャネルセンスアンプとＰチャネルセンス
アンプとが、カラム方向に分割されたメモリセルブロッ
ク間に交互に繰返して２組のビット線対が１個のセンス
アンプを共有するように設けられているので、従来のシ
ェアードセンスアンプ方式でCMOSセンスアンプを用いる
場合には２組のビット線対に対応して２個のＰチャネル
センスアンプと１個のＮチャネルセンスアンプを必要と
するのに比べてチップ面積が大幅に縮小することが可能
になる。
そして、通常のメモリでは、１カラムを多数本に分割し
ており、この分割数はメモリの大容量化が進めば進むほ
ど増える傾向にあるので、上記したようにセンスアンプ
の節約によるチップ面積の縮小効果は著しい。換言すれ
ば、この節約により生じるチップ面積をセンスアンプに
充当し、センスアンプ数を増やし、ビット線対の分割数
をさらに増やせば、ビット線対長さはさらに短くなり、
ビット線容量Cbを小さく抑えることができ、メモリセル
容量Csを大きくすることなくCb/Csの値の低減化が進
み、一層の高センス感度化が実現する。
第４図は本発明のダイナミック型メモリの他の実施例に
おける一部を示しており、第１図を参照して前述した前
記実施例に比べて、センスアンプ活性化制御用のトラン
ジスタおよび、このトランジスタを選択駆動するために
ビット線選択クロックを遅延させるための遅延回路の図
示を省略しているほか、各センスアンプSP1、SP2、…、
SN1、SN2、…のセンスノード対にそれぞれ４組のスイッ
チング用トランジスタ対を介して４組のビット線対が接
続され、４組のビット線対が１個のセンスアンプを共有
している点が基本的に異なっている。この４組のビット
線対のうちの２組づづが上記１個のセンスアンプの両側
方向（互いに反対方向）に延びるように形成されてカラ
ムを構成しており、ビット線選択クロックは１個のセン
スアンプに対して４組基準されており、上記４組のビッ
ト線対のうちアクセスされるどれか１組を選択して上記
センスアンプに接続するように、上記４組のスイッチン
グ用トランジスタ対のうちの１組のトランジスタ対が選
択的に駆動されるようになっている。
この場合には、前記実施例の場合よりも、１個のセンス
アンプを共有するビット線対の数が２倍になっているの
で、チップ面積を一層縮小化することができる。
なお、第４図中において、Tn1、Tn1′、…、Tp1、T
p1′、…はスイッチング用トランジスタ、BL1、▲
▼、…はビット線対、φ00、φ01、…はビット線選択
クロックである。
第５図は第４図のダイナミック型メモリの変形例におけ
る一部を示しており、第４図のダイナミック型メモリに
おける各センスアンプSP1、SP2、…、SN1、SN2、…の配
置をビット線対に直行する方向に半ピッチ（１組のビッ
ト線対の領域分）だけずらし、第４図のダイナミック型
メモリにおける４組のスイッチング用トランジスタ対お
よび４組のビット線対とは半ピッチ分ずれた別の４組の
スイッチング用トランジスタ対および４組のビット線対
を各センスアンプに対応させたものである。
なお、さらに多数組のビット線対がそれぞれ対応してス
イッチング用トランジスタ対を介して１個のセンスアン
プを共有するように接続することも可能である。
このように４組以上の多数組のビット線対が１個のセン
スアンプを共有するようにすれば、第４図のダイナミッ
ク型メモリよりもセンスアンプの節約によるチップ面積
の縮小効果は一層著しくなり、節約により生じるチップ
面積をセンスアンプのトランジスタのサイズの増大に当
てれば、メモリの高速化およびセンス感度の向上等が可
能になる。
また、前記各スイッチングトランジスタ対をＮチャネル
トランジスタで構成する場合には、このうち前記Ｐチャ
ネルセンスアンプのセンスノード対に接続されているも
ののゲートに印加される前記ビット線選択クロックとし
ては、電源電圧Vccを越えてＮチャネルトランジスタの
閾値電圧以上に昇圧しておくことにより、Ｐチャネルセ
ンスアンプの入力にＮチャネルトランジスタの閾値電圧
低下が生じることを防止できる。
上記とは逆に、前記各スイッチングトランジスタ対をＰ
チャネルトランジスタで構成する場合には、このうち前
記Ｎチャネルセンスアンプのセンスノード対に接続され
ているもののゲートに印加される前記ビット線選択クロ
ックとしては、接地電位Vssを越えてＰチャネルトラン
ジスタの閾値電圧以下に負に昇圧しておくことにより、
Ｎチャネルセンスアンプの入力にＰチャネルトランジス
タの閾値電圧低下が生じることを防止できる。
［発明の効果］ 上述したように本発明によれば、CMOSセンスアンプによ
る低消費電力化およびアクセスの高速化が可能であり、
シェアードセンスアンプ方式による高感度のセンスが可
能であり、しかも、チップ面積の縮小化が可能になるダ
イナミック型メモリを実現することができる。
【図面の簡単な説明】
第１図は本発明のダイナミック型メモリの一実施例にお
ける一部を示す回路図、第２図は第１図中のＰチャネル
センスアンプおよびＮチャネルセンスアンプの具体例を
示す回路図、第３図は第１図のメモリの動作例を示す波
形図、第４図および第５図はそれぞれ本発明のダイナミ
ック型メモリの他の実施例における一部を示す回路図、
第６図および第７図はそれぞれ従来のダイナミック型メ
モリの一部を示す回路図、第８図は従来のシェアードセ
ンスアンプ方式をCMOSダイナミック型メモリに適用した
場合の一部を示す回路図の一例である。 MC0、MC1、… ……メモリセルブロック、SP1、SP2、…
……Ｐチャネルセンスアンプ、SN1、SN2、… ……Ｎ
チャネルセンスアンプ、BL0、▲▼、… ……ビ
ット線対、Tn0、Tn0′、…、Tp1、Tp1′、… ……スイ
ッチングトランジスタ、φ０、φ１、▲▼、… …
…ビット線選択クロック、TPE1、TPE2、…、TNE1、TNE
2、… ……センスアンプ活性化制御用トランジスタ、D
P1、DP2、DN1、DN2……遅延回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１のメモリセルブロックと、前記第１の
    メモリセルブロックに接続される第２のメモリセルブロ
    ックと、前記第２のメモリセルブロックに接続される第
    ３のメモリセルブロックと、Ｎチャネル型トランジスタ
    によって形成され、前記第１のメモリセルブロックと前
    記第２のメモリセルブロックとの間に設けられる第１の
    センスアンプと、Ｐチャネル型トランジスタによって形
    成され、前記第２のメモリセルブロックと前記第３のメ
    モリセルブロックとの間に設けられる第２のセンスアン
    プと、前記第１のメモリセルブロックと前記第１のセン
    スアンプとの間に接続され、第１の選択信号に応答して
    前記第１のメモリセルブロックを前記第１のセンスアン
    プから電気的に切り離す第１のスイッチ手段と、前記第
    １のセンスアンプと前記第２のメモリセルブロックとの
    間に接続され、前記第１の選択信号と逆相の第２の選択
    信号に応答して前記第２のメモリセルブロックを前記第
    １のセンスアンプから電気的に切り離す第２のスイッチ
    手段と、前記第２のメモリセルブロックと前記第２のセ
    ンスアンプとの間に接続され、第３の選択信号に応答し
    て前記第２のメモリセルブロックを前記第２のセンスア
    ンプから電気的に切り離す第３のスイッチ手段と、前記
    第２のセンスアンプと前記第３のメモリセルブロックと
    の間に接続され、前記第３の選択信号と逆相の第４の選
    択信号に応答して前記第３のメモリセルブロックを前記
    第２のセンスアンプから電気的に切り離す第４のスイッ
    チ手段と、前記第１ないし第４の選択信号を出力して前
    記第１ないし第４のスイッチ手段を制御し、読出しサイ
    クル、あるいは書込みサイクル、あるいはリフレッシュ
    サイクルで選択されたメモリセルブロックの両側にセン
    スアンプを接続し、非選択のメモリセルブロックからセ
    ンスアンプを切り離す制御手段とを具備し、前記第１の
    センスアンプを前記第１のメモリセルブロックと前記第
    ２のメモリセルブロックとで共用するとともに、前記第
    ２のセンスアンプを前記第２のメモリセルブロックと前
    記第３のメモリセルブロックとで共用することを特徴と
    するダイナミック型メモリ。
  2. 【請求項２】前記第１のセンスアンプは、第1,第２のＮ
    チャネル型MOSトランジスタから成り、これら第1,第２
    のＮチャネル型MOSトランジスタのゲート・ドレインが
    クロス接続され、各ドレインが対応して第１のセンスノ
    ード及び第２のセンスノードになり、それぞれのソース
    が共通接続されていることを特徴とする請求項１に記載
    のダイナミック型メモリ。
  3. 【請求項３】前記第１のセンスアンプは、第1,第２のＰ
    チャネル型MOSトランジスタから成り、これら第1,第２
    のＰチャネル型MOSトランジスタのゲート・ドレインが
    クロス接続され、各ドレインが対応して第１のセンスノ
    ード及び第２のセンスノードになり、それぞれのソース
    が共通接続されていることを特徴とする請求項１に記載
    のダイナミック型メモリ。
  4. 【請求項４】前記第１のスイッチ手段及び前記第２のス
    イッチ手段はそれぞれＮチャネル型MOSトランジスタで
    構成され、前記第３のスイッチ手段及び前記第４のスイ
    ッチ手段はそれぞれＰチャネル型MOSトランジスタで構
    成されていることを特徴とする請求項１ないし３いずれ
    か１つの項に記載のダイナミック型メモリ。
  5. 【請求項５】前記第１ないし第４のスイッチ手段はそれ
    ぞれＮチャネル型MOSトランジスタで構成され、前記第
    ３のスイッチ手段及び前記第４のスイッチ手段を構成す
    るＮチャネル型MOSトランジスタのゲートに供給される
    前記第３の選択信号及び前記第４の選択信号はそれぞ
    れ、電源電圧を越えてＮチャネル型MOSトランジスタの
    閾値電圧以上に昇圧されていることを特徴とする請求項
    １ないし３いずれか１つの項に記載のダイナミック型メ
    モリ。
  6. 【請求項６】前記第１ないし第４のスイッチ手段はそれ
    ぞれＰチャネル型MOSトランジスタで構成され、前記第
    １のスイッチ手段及び前記第２のスイッチ手段を構成す
    るＰチャネル型MOSトランジスタのゲートに供給される
    前記第１の選択信号及び前記第２の選択信号はそれぞ
    れ、接地電位を越えてＰチャネル型MOSトランジスタの
    閾値電圧以下に昇圧されていることを特徴とする請求項
    １ないし３いずれか１つの項に記載のダイナミック型メ
    モリ。
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