KR970003337B1 - 데이타 버스 라인 부하 감소 장치를 포함한 메모리 소자 - Google Patents

데이타 버스 라인 부하 감소 장치를 포함한 메모리 소자 Download PDF

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Abstract

내용없음.

Description

데이터 버스 라인 부하 감소 장치를 포함한 메모리 소자
제1도는 종래 기술에 따른 16M SRAM의 블록도.
제2a도는 본 발명의 일실시예에 따른 데이터 버스 라인 부하 감소 장치를 포함한 16M SRAM의 블록도.
제2b도는 데이터 버스 라인 부하 감소 장치 상세도.
제3도는 본 발명의 일실시예에 따른 16M SRAM의 동작 상황을 나타내는 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
1001 내지 1064, 2001 내지 2064 : 메모리 블록
1101 내지 1164, 2101 내지 2164 : 제1센스 증폭기
1201 내지 1264, 2201, 내지 2264 : 제2센스 증폭기
1301 내지 1308, 2301 내지 2308 : 제3센스 증폭기
2400 : 데이터 버스 라인 부하 감소 장치
2511 내지 2586 : CMOS 스위치
PSOLZL,, PSOLZR,: 데이터 버스 라인 제어 신호
SO1L 내지 SO8L,내지: 제1데이터 버스 라인
SO1R 내지 SO8R,내지: 제2데이터 버스 라인
SO1 내지 SO8,내지:입·출력 데이터
본 발명은 데이터 버스 라인(bus line)의 부하를 감소시켜 데이터 전송속도를 향상시키는 데이터 버스 라인 부하 감소 장치를 포함한 메모리 소자에 관한 것이다.
일반적으로, 반도체 소자 중에서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), ROM(Read Only Memory) 등의 메모리 소자에는 데이터 전송을 위한 데이터 버스 라인(bus line)이 있다. 그러나, 이러한 데이터 버스 라인은 루팅(routing)캐패시턴스, 프린징(fringing) 캐피서턴스, 면저항 등의 부하를 보유하고 있으며, 이러한 부하는 데이터 전송을 지연시키게 된다. 여기서, 상기 루팅 캐패시턴스는 데이터 버스 라인과 반도체 기판이 형성하는 캐피서턴스로서 진성(intrinsic) 캐피시턴스라고도하며, 프린징 캐패시턴스는 근접하는 데이터 버스 라인 간에 형성되는 캐패시턴스로서 커플링(coupling) 캐패시턴스라고도 한다.
종래의 기술에 따른 데이터 버스 라인을 포함하는 16M(Mega) SRAM을 첨부된 도면 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도는 종래의 데이터 버스 라인을 포함하는 16M SRAM을 나타낸 블럭도로서, 도면에 도시된 바와 같이 셀(cell)의 갯수가 가로 방향으로 128개, 세로 방향으로 2048개로 형성되어 256K 비트의 메모리 용량을 가지는 메모리 블럭(1001 내지 1064)를 64개 구비한다. 여기서, 상기 16M SRAM을 64개의 SRAM블럭(1001 내지 1064)으로 나누어 구비하는 이유는 반도체 소자가 점점 고집적화 됨에 따라서 비트 라인 자체의 면저항, 루팅 캐패시턴스, 프린징 캐패시턴스, 결합 캐패시턴스 등의 부하를 가지게 되며, 이러한 부하는 데이터의 입·출력에 지장을 주게 되기 때문에 하나의 메모리 블럭으로 나열할 수 있는 셀의 갯수가 한정되게 된다.
여기서, 상기 결합 캐패서턴스는 비트라인과 셀의 결합부위에 형성되는 캐패시턴스를 뜻한다.
또한, 상기 16M SRAM은 상기 메모리 블럭(1001 내지 1064) 각각 8개의 입·출력 데이터를 센싱(sensing)하는 제1센스 증폭기(sense amplifier) 단(1101 내지 1164)을 더 구비한다. 이때, 상기 메모리 블럭(1001 내지 1064) 각각의 입·출력 데이터의 갯수는 메모리 소자의 종류에 따라 다르면, 여기서는 8개인 것을 일예로 설명하기로 한다.
또한, 상기 16M SRAM은 상기 제1센스 증폭기단(1101 내지 1164)의 출력 각각을 8개씩 묶어서 입력받아 센싱하는 다수의 제2센스 증폭기(1201 내지 1264) ; 상기 제2센스 증폭기(1201 내지 1264)의 출력 각각을 8개씩 묶는 데이터 버스 라인을 이용하여 각 데이터 버스 라인의 데이터를 입력받아 센싱하는 총 8개의 제3센스 증폭기(1301 내지 1308)을 더 구비한다. 이때, 상기 데이터 버스 라인은 모든 메모리 블럭(1001 내지 1064)의 셀 데이터를 입·출력할 수도 있도록 길이를 길게 형성할 수 밖에 없다.
결국, 반도체 소자가 고집적화 됨에 따라 상기 종래의 데이터 버스 라인이 상대적으로 길어짐으로 인해 데이터 버스 라인의 부하가 커지게 되어 데이터 전송을 지연시키는 문제점을 초래했다.
또한, 상기 종래 큰 부하를 갖는 데이터 버스 라인을 드라이브(drive)시키기 위하여 센스 증폭기는 그 크기를 크게 제조하여야 하며, 이로 인하여 데이터의 센싱 속도가 감소하며, 센스 증폭기의 레이 아웃(lay-out)면적 역시 커지게 되는 문제점을 초래했다.
따라서, 데이터 버스 라인의 부하를 감소시키는 것이 데이터 전송 속도룰 증가시키고 센스 증폭기의 레이아웃 면적을 감소시키는 주요인자로 작용하게 됨으로써, 데이터 버스 라인 부하 감소 장치가 요구되어 있다.
상기 문제점을 해결하고 요구에 부응하여 안출된 본 발명은 데이터 버스 라인의 부하를 감소시킴으로써 데이터 전송를 증가시키고 센스 증폭기의 레이 아웃 면적을 감소시키는데 데이터 라인 부하 감소 장치를 포함한 메모리 소자를 제공하는데 그 목적이 있다.
따라서, 상기 목적을 달성하기 위하여 본 발명은 소정의 데이터를 저장하는 다수의 메모리 블록 ; 상기 소정의 데이터를 입·출력하는 다수의 입·출력 수단을 구비하는 데이터 버스 라인 부하 감소 장치를 포함한 메모리 소자에 있어서, 상기 다수의 메모리 블럭의 데이터를 입·출력 하되, 2개로 분할된 데이터 버스 라인 ; 데이터 버스 라인 제어신호에 따라 상기 2개의 데이터 버스 라인 중에서 상기 다수의 메모리 블럭 중 메모리 블럭 주소에 의하여 선택된 메모리 블럭의 데이터를 입·출력하는 데이터 버스 라인을 선택하고, 반면, 선택되지 않은 다른 데이터 버스 라인의 부하를 최소화 시키는 데이터 버스 라인 부하 감소 장치를 더 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면 제2a도 및 제2b도를 참조하여 본 발명의 일실시예로 데이터 버스 라인 부하 감소 장치를 구비하는 16M SRAM을 상세히 설명하면 다음과 같다.
먼저, 제2a도는 본 발명의 데이터 버스 라인 부하 감소 장치(2400)가 형성된 16M SRAM을 나타낸 블럭도로서, 도면에 도시된 바와 같이 16M SRAM은 셀의 갯수가 가로 방향으로 128개, 세로 방향으로 2048개로 형성되어 256K 비트의 메모리 용량을 가지는 메모리 블록(2001 내지 2064)을 64개 구비한다.
또한, 상기 16M SRAM은 상기 메모리 블록(2001 내지 2064) 각각 8개의 입·출력 데이터를 센싱하는 제1센스 증폭기단(2101 내지 2164)을 더 구비한다. 이때, 상기 메모리 블럭(2001 내지 2064) 각각의 입·출력 데이터의 갯수는 메모리 소자의 종류에 따라 다르며, 여기서는 8개인 것을 일예로 설명하기로 한다.
또한, 상기 16M SRAM은 상기 제1센스 증폭기단(2101 내지 2164)의 출력 각각을 8개씩 묶어서 입력받아 센싱하는 다수의 제2센스 증폭기(2201 내지 2264) 및 상기 제2센스 증폭기(2201 내지 2264)의 출력 각각을 8개씩 묶는 8개의 데이터 버스 라인을 더 구비한다. 여기서, 상기 각각의 데이터 버스 라인 중에서 32번째 메모리 블럭(편의상 도면에서 중략됨)과 33번째 메모리 블럭(편의상 도면에서 중략됨)과 33번째 메모리 블럭(편의상 도면에서 중략됨) 사이를 분리하고, 이 부위에 데이터를 제3센스 증폭기(2301 내지 2308)를 통해 입·출력하는 데이터 버스 라인 부하 감소 장치(2400)를 더 구비하여 필요한 쪽의 데이터 버스 라인만 선택할 수 있도록 한다.
또한, 상기 데이터 버스 라인 부하 감소 장치(2400)에 의하여 선택된 한쪽 데이터 버스 라인의 입·출력 데이터를 센싱하는 제3센스 증폭기(2301 내지 2308)를 8개 더 구비한다.
제2b도는 상기 데이터 버스 라인 부하 감소 장치(2400)의 상세도로서, 도면에 표시된 부호 SO1L 내지 SO8L 및내지는 상기 분리된 데이터 버스 라인 중 한쪽 데이터 버스 라인인 제1데이터 버스 라인을 나타내며, SO1R 내지 SO8R 및내지는 분리된 다른쪽 데이터 버스 라인인 제2데이터 버스 라인을 각각 나타낸다. 이때, 상기 데이터 버스 라인은 서로 보수 관계의 데이터를 전송하는 2개 데이터 버스 라인으로 구성된다. 즉, SO1L 내지 SO8와내지및 SO1R 내지 SO8와내지는 각각 서로 부수 관계이다.
이하, 도면을 참조하면 데이터 버스 라인 부하 감소 장치(2400)를 상세히 설명한다.
도면에 도시된 바와 같이 PMOS(P-type MetalOxideSemiconductor) 트랜지스터와 NMOS(N-type MetalOxideSemiconductor) 트랜지스터의 드레인 및 소스가 결합된 CMOS 트랜지스터(2511 내지 2586)를 한쌍의 데이터 버스 라인에서 6개씩 구비하여 데이터 버스 라인 부하 감소 장치(2400)를 구성한다. 즉, 제1데이터 버스 라인 제어신호(PSOLZL)를 각각 PMOS 트랜지스터의 게이트 신호로, 제1데이터 버스 라인 제어 신호의 바(bar) 신호()를 각각 NMOS 트랜지스터의 게이트 신호로 하고, 제1데이터 버스 라인(SO1L 내지 SO8L,내지)이 각각 드레인단에 연결된 각각 2개의 CMOS 트랜지스터(2511, 2513, 2521, 2523, …, 2581, 2583)와 제2데이터 버스 라인 제어신호(PSOLZR)를 각각 PMOS 트랜지스터의 게이트 신호로, 제2데이터 버스 라인 제어 신호의 바 신호()를 각각 NMOS 트랜지스터의 게이트 신호로 하고 제2데이터 버스 라인(SO1R 내지 SO8R 및내지)이 각각 드레인단에 연결된 각각 2개의 CMOS 트랜지스터(2514, 2516, 2524, 2526, …, 2584, 2586)의 소스단을 통하여 입·출력되는 데이터(SO1 내지 SO8,내지)를 제3센스 증폭기(2301 내지 2308)가 센싱하게 된다.
또한, 상기 데이터 버스 라인을 구성하는 보수 관계를 가지는 각각의 제1데이터 버스 라인(SO1L 내지 SO8L,내지)을 드레인단 및 소스단에 각각 연결하고 제1데이터 버스 라인 제어신호(PSOLZL)를 각각 NMOS 트랜지스터이 게이트 신호로, 제1데이터 버스 라인 제어 신호()를 각각 PMOS 트랜지스터의 게이트 신호로 하여 각 데이터 라인을 이퀄라이징(equalizing)시키는 각각 하나씩의 이퀄라이징 CMOS 트랜지스터(2512, 2522, …, 2582)를 각각 더 구비한다.
또한, 상기 데이터 버스 라인을 구성하는 보수 관계를 가지는 각각의 제2데이터 버스 라인(SO1R 내지 SO8R,내지)을 드레인단 및 소스단에 연결하고 제2데이터 버스 라인 제어신호(PSOLZR)를 각각 NMOS 트랜지스터의 게이트 신호로, 제2데이터 버스 라인 제어 신호의 바 신호()를 각각 PMOS 트랜지스터의 게이트 신호로 하여 각 데이타 라인을 이퀄라이징시키는 다수의 이퀄라이징 CMOS 트랜지스터(2515, 2525, …, 2585)를 각각 더 구비한다.
여기서, 상기 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR)는 최상위 메모리 블럭 주소, 이퀄라이징 신호, 제2센스 증폭기의 인에이블 신호의 적당한 조합으로 형성되며 상세한 설명은 데이터 버스 라인 부하 감소 장치(2400)의 동작설명에서 설명하기로 한다. 참고적으로, 이퀄라이징 트랜지스터(2512, 2522, …, 2582, 2515, 2525, …, 2585)는 해당 데이터 버스 라인이 선택되지 않았을 경우에 데이터 버스 라인을 이퀄라이징 함으로써, 데이터 입·출력을 안정적으로 할 수 있다.
제3도를 참조로 상기와 같이 이루어지는 본 발명의 데이터 버스 라인 감소 장치(2400)의 동작을 상세히 설명하면 다음과 같다.
먼저, 제3도는 데이터 버스 라인 부하 감소 장치(2400)가 동작할 때 입·출력되는 데이터 파형을 상세히 나타낸 신호파형도로서, 도면에 도시된 바와 같이 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR) 중 제1데이터 버스 라인 제어신호(PSOLZL)는 최상위 메모리 블럭의 주소가 논리 '1'을 나타내거나, 또는, 최상위 메모리 블럭의 주소가 논리 '0'을 나타내고, 동시에 이퀄라이징 신호가 인가(논리 '1')될때부터 제2센스 증폭기(2201 내지 2264)의 인에이블 신호가 인가(논리 '1')되기 전까지만 논리 '1'을 발생시키도록 한다.
또한, 상기 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR) 중 제2데이터 버스 라인 제어신호(PSOLZR)는 최상위 메모리 블럭의 주소가 논리 '0'을 나타내거나, 또는, 최상위 메모리 블럭의 주소가 논리 '1'을 나타내고, 동시에 이퀄라이징 신호가 인가(논리 '1')될때부터 제2센스 증폭기(2201 내지 2264)의 인에이블 신호가 인가(논리 '1')되기 전까지만 논리 '1'을 발생시키도록 한다.
따라서, 상기 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR)가 각각 데이터 버스 라인 부하 감소 장치에 인가되어 상기 제1데이터 버스 라인 제어(PSOLZL)가 논리 '0'를 나타낼 때는 제1데이터 버스 라인(SO1L 내지 SO8L,내지)을 선택하고, 제2데이터 버스 라인 제어 신호(PSOLZR)가 논리 '0'를 나타낼 때는 제2데이터 버스 라인(SO1R 내지 SO8R,내지)을 선택 함으로써, 분리된 데이터 라인 중에서 동작되는 데이터 라인 하나만 선택할 수 있게 된다. 그러므로 선택되지 않은 데이터 라인이 이퀄라이징 되어 부하가 형성되지 않기 때문에 전체 데이터 라인의 부하를 반(50%)으로 감소시킨다. 결국, 도면과 같이 j번째 입·출력 데이터는 상기 데이터 버스 라인 제어 신호에 따라 선택되는 신호(SOjL,, SOjR,)의 조합으로 완전히 입·출력 데이터(SOj,)가 된다. 이때, 상기 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR)는 상기와 같이 형성하지 않고 단지 최상위 메모리 블럭의 주소를 그대로 사용하여도 된다.
참고적으로, 상기 이퀄라이징 신호가 인가(논리 '1')될때부터 제2센스 증폭기(2201 내지 2264)의 인에이블 신호가 인가(논리 '1'되기 전까지는 전체의 데이터 버스 라인을 이퀄라이징 시킴으로써 더욱더 데이터 버스 라인에 걸리는 부하를 감소시킨다.
또한, 상기 데이터 버스 라인은 3개 이상으로 분할할 수도 있으며, 이 경우에는 동작되는 블럭의 데이터를 입·출력하는 데이터 버스 라인만 선택할 수 있도록 데이터 버스 라인 제어 신호를 적당하게 재조정해야만 한다.
상기와 같이 이루어지는 본 발명은 분할된 데이터 버스 라인 중에서 필요한 데이터 버스 라인을 선택하기 때문에 선택되지 않는 데이터 버스 라인의 부하를 제거함으로써, 전체 데이터 버스 라인의 부하를 감소시킬 수 있어 데이터 전송 속도를 증가시키고 센스 증폭기의 레이 아웃 면적을 감소시킬 수 있다.

Claims (4)

  1. 소정의 데이타를 저장하는 다수의 메모리 블럭(2001 내지 2064): 상기 소정의 데이타를 입 · 출력하는 다수의 입·출력 수단(2201 내지 2264)을 구비하는 데이터 버스 라인 부하 감소 장치를 포함한 메모리 소자에 있어서, 상기 다수의 메모리 블럭(2001 내지 2064)의 데이터를 입·출력하되, 2개로 분할된 데이터 버스 라인 ; 데이터 버스 라인 제어신호(PSOLZL, PSOLZR)에 따라 상기 2개의 데이터 버스 라인 중에서 상기 다수의 메모리 블럭(2001 내지 2064) 중 메모리 블록 주소에 의하여 선택된 메모리 블럭의 데이터를 입·출력하는 데이터 버스 라인을 선택하고, 반면, 선택되지 않은 다른 데이터 버스 라인의 부하를 최소화시키는 데이터 버스 라인 부하 감소 장치(2400)를 더 포함하여 구성되는 것을 특징으로 하는 데이터 버스 라인 부하 감소장치를 포함한 메모리 소자.
  2. 제1항에 있어서, 상기 데이터 버스 라인은 최상위 메모리 블럭(2001)으로부터 데이터 버스 라인의 중간이 되는 부위를 중심으로 2개로 분할하고, 상기 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR)는 메모리 블럭 선택 주소 중 최상위 비트값인 것을 특징으로 하는 데이터 버스 라인 부하 감소 장치를 포함한 메모리 소자.
  3. 제2항에 있어서, 상기 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR)는 이퀄라이징 신호가인가되면 상기 입·출력 수단(2201 내지 2264)이 동작할 때까지 상기 2개로 분할된 데이터 버스 라인을 모두 이퀄라이징시키는 기능을 더 구비하는 것을 특징으로 하는 데이터 버스 라인 부하 감소 장치를 포함한 메모리 소자.
  4. 제1항에 있어서, 상기 데이터 버스 라인 부하 감소 장치(2400)는 각각의 데이터 버스 라인 제어신호(PSOLZL, PSOLZR)가 인가될 때 해당 데이터 버스 라인을 선택하는 다수의 스위치 수단(2511, 2513, 2521, 2523, …, 2581, 2583, 2514, 2516, 2524, 2526, …, 2584, 2586)과 상기 데이터 버스 라인 제어 신호(PSOLZL, PSOLZR)가 인가되지 않으면 해당 데이터 버스 라인을 이퀄라이징시키는 다수의 이퀄라이징 수단(2512, 2515, 2522, 2525, …, 2582, 2585)을 각각 구비하는 것을 특징으로 하는 데이터 버스 라인 부하 감소 장치를 포함한 메모리 소자.
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