KR100418577B1 - 반도체메모리장치 - Google Patents
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Abstract
본 발명은 전체 메모리 셀을 소정의 수 만큼씩 묶어 블록화한 다수의 메모리 블럭; 상기 메모리 블록들의 비트라인을 묶어 데이터의 입·출력 경로를 제공하는 데이터버스라인을 구비하는 반도체 메모리 장치에 있어서, 제어신호에 의해 상기 데이터버스 라인을 분할하는 스위칭 수단을 상기 데이터버스 라인의 소정 노드에 형성하여 분할된 데이터버스 라인중 선택된 메모리 블록이 묶인 데이터버스 라인만을 선택하여 구동하게끔 구성된 것을 특징으로 하는 반도체 메모리 장치에 관한 것으로, 분할된 데이타버스 라인 중에서 필요한 데이타버스 라인을 선택하기 때문에 선택 되지 않은 데이타버스 라인의 부하를 제거함으로써, 전체 데이타버스 라인의 부하를 감소 시킬 수 있어 데이타 전송 속도를 증가시키고 센스 증폭기의 래이 아웃 면적을 감소시킬 수 있다.
Description
본 발명은 데이타버스 라인(data bus line)의 부하를 감소시켜 데이타 전송속도를 향상시키는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 소자 중에서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), ROM(Read Only Memory) 등의 메모리 소자는 메모리 셀에 데이타를 저장하거나, 셀에 저장된 데이터를 출력하기 위해 데이타버스 라인(bus line)을 구비하고 있다.
그러나, 이러한 데이타버스 라인은 루팅(routing) 캐패시턴스, 프린징(fringing) 캐패시턴스, 면저항 등의 부하를 보유하고 있으며, 이러한 부하는 데이타 전송을 지연시키게 된다. 여기서, 상기 루팅 케패시턴스는 데이타버스 라인과 반도체 기판이 형성하는 캐패시턴스로서 진성(intrinsic) 캐패시턴스라고도 하며, 프린징 캐패시턴스는 근접하는 데이타버스 라인 간에 형성되는 캐패시탄스로서 커플링(coupling) 캐패시턴스라고도 한다.
종래의 기술에 따른 데이타버스 라인을 포함하는 16M(Mega) 스태틱 램(SRAM)을 첨부된 도면 제 1도를 참조하여 설명하면 다음과 같다.
먼저, 제 1 도는 종래의 데이타버스 라인을 포함하는 16M SRAM을 나타낸 블럭도로서, 도면에 도시된 바와 같이 셀(cell)의 갯수가 가로 방향으로 128개, 세로 방향으로 2048개로 형성되어 256K 비트의 메모리 용량을 가지는 메모리 블럭(1001 내지 1064)을 64개 구비한다. 여기서, 상기 16M SRAM을 64개의 SRAM블럭(1001 내지 1064)으로 나누어 구비하는 이유는 반도체 소자가 점점 고집적화 됨에 따라서 비트라인 자체의 면저항, 루팅 캐패시턴스, 프린징 캐패시턴스, 결합 캐패시턴스 등의 부하를 가지게 되어, 이러한 부하가 데이타의 입·출력에 지장을 주게 되기 때문이다.
즉, 하나의 메모리 블럭으로 나열할 수 있는 셀의 갯수가 한정되게 된다. 여기서, 상기 결합 캐패시턴스는 비트 라인과 셀의 결합부위에 형성되는 캐패시턴스를 뜻한다.
또한, 상기 16M SRAM은 상기 메모리 블럭(1001 내지 1064) 각각 8개의 입·출력 데이타를 센싱(sensing)하는 제1 센스 증폭기(sense amplifier)단(1101 내지 1164)을 더 구비한다. 이때, 상기 메모리 블럭(1001 내지 1064) 각각의 입·출력 데이타의 갯수는 메모리 소자의 종류에 따라 다르며, 여기서는 8개인 것을 일예로 설명하기로 한다.
또한, 상기 16M SRAM은 상기 제1 센스 증폭기단(1101 내지 1164)의 출력 각각을 8개씩 묶어서 입력받아 센싱하는 다수의 제2 센스 증폭기(1201 내지 1264), 상기 제2 센스 증폭기(1201 내지 1264)의 출력 각각을 8개씩 묶는 데이터버스 라인을 이용하여 각 데이터버스 라인의 데이타를 입력받아 센싱하는 총 8개의 제3 센스 증폭기(1301 내지 1308)를 더 구비한다.
이때, 상기 데이타버스 라인은 모든 메모리 블럭(1001 내지 1064)의 셀 데이타를 입·출력할 수 있도록 길이를 길게 형성할 수 밖에 없다.
결국, 반도체 소자가 고집적화 됨에 따라 데이타버스 라인의 길이는 길어질 수 밖에 없고, 그로인해 데이타버스 라인의 부하가 커지게 되어 데이타 전송을 지연시키는 문제점을 초래한다.
또한, 상기 큰 부하를 갖는 데이타버스 라인을 드라이브(drive)시키기 위해서는 센스증폭기의 크기를 크게 제조하여야 하며, 이로 인하여 데이타의 센싱 속도가 감소하며, 센스 증폭기의 레이 아웃(lay-out) 면적 역시 커지게 되는 문제점도 가지게 된다.
따라서, 데이타버스 라인의 부하를 감소시키는 것이 데이타 전송 속도를 증가시키고 센스 증폭기의 래이 아웃 면적을 감소시키는 주요 인자로 작용하게 됨으로써, 데이타버스 라인 부하를 감소하기 위한 연구가 지속적으로 시행되고 있는 상태이다.
본 발명은 상기 문제점을 해결하고 제반 요구에 부응하기 위하여 안출된 것으로써, 데이타버스 라인의 부하를 감소시켜 데이타 전송 속도를 증가시키고 센스 증폭기의 래이 아웃 면적을 감소시키는 반도체 메모리 장치를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 전체 메모리 셀을 소정의 수 만큼씩 묶어 블록화한 다수의 메모리 블럭; 상기 메모리 블록들의 비트라인을 묶어 데이터의 입·출력 경로를 제공하는 데이터버스 라인을 구비하는 반도체 메모리 장치에 있어서, 제어신호에 의해 상기 데이터버스 라인을 분할하는 스위칭 수단을 상기 데이터버스 라인의 소정 노드에 형성하여 분할된 데이터버스 라인중 선택된 메모리 블록이 묶인 데이터버스 라인만을 선택하여 구동하게끔 구성된 것을 특징으로 한다.
그리고 상기 제어신호에 의해 선택되지 않은 상기 데이터버스 라인을 이퀄라이즈 시키는 수단을 더 구비하는 것을 특징으로 하며, 상기 제어신호에 의해 선택되지 않은 상기 데이터버스 라인을 프리챠지시키는 수단을 더 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제 2A 도, 제 2B 도 및 제 3 도를 참조하여 본 발명의 일실시예로 데이타버스 라인 부하 감소 장치를 구비하는 16M SRAM을 상세히 설명하면 다음과 같다.
먼저, 제 2A 도는 본 발명의 데이타버스 라인 부하 감소 장치(2400)가 형성된 16M SRAM을 나타낸 블럭도로서, 도면에 도시된 바와 같이 16M SRAM은 셀의 갯수가 가로 방향으로 128개, 세로 방향으로 2048개로 형성되어 256K 비트의 메모리 용량을 가지는 메모리 블럭(2001 내지 2064)을 64개 구비한다.
또한, 상기 16M SRAM은 상기 메모리 블럭(2001 내지 2064) 각각 8개의 입·출력 데이타를 센싱하는 제1 센스 증폭기단(2101 내지 2164)을 더 구비한다. 이때, 상기 메모리 블럭(2001 내지 2064) 각각의 입·출력 데이타의 갯수는 메모리 소자의 종류에 따라 다르며, 여기서는 8개인 것을 일예로 설명하기로 한다.
또한, 상기 16M SRAM은 상기 제1 센스 증폭기단(2101 내지 2164)의 출력 각각을 8개씩 묶어서 입력받아 센싱하는 다수의 제2 센스 증폭기(2201 내지 2264) 및 상기 제2 센스 증폭기(2201 내지 2264)의 출력 각각을 8개씩 묶는 8개의 데이타버스라인을 더 구비한다.
여기서, 상기 각각의 데이타버스 라인 중에서 32번째 메모리 블럭(편의상 도면에서 중략됨)과 33번째 메모리 블럭(편의상 도면에서 중략됨) 사이를 분리하고, 이 부위에 제3 센스 증폭기(2301 내지 2308)를 통해 데이타를 입·출력하는 데이타버스 라인 부하 감소 장치(2400)를 더 구비하여 필요한 쪽의 데이타버스 라인만 선택할 수 있도록 한다.
또한, 상기 데이타버스 라인 부하 감소 장치(2400)에 의하여 선택된 한 쪽 데이타 버스 라인의 입·출력 데이타를 센싱하는 제3 센스 증폭기(2301 내지 2308)를 8개 더 구비한다.
제 2B 도는 상기 데이타버스 라인 부하 감소 장치(2400)의 상세도로서, 도면에 표시된 부호 SO1L 내지 SO8L 및상기 분리된 데이타버스 라인 중 한 쪽 데이타버스 라인인 제1 데이타버스 라인을 나타내며, SO1R 내지 SO8R 및분리된 다른 쪽 데이타버스 라인인 제2 데이타버스라인을 각각 나타낸다. 이때, 상기 데이타버스 라인은 서로 보수 관계의 데이타를 전송하는 2개 데이타버스 라인으로 구성된다. 즉, SO1L 내지 SO8L 와및 SO1R 내지 SO8R와각각 서로 보수 관계이다.
이하, 도면을 참조하여 데이타버스 라인 부하 감소 장치(2400)를 상세히 설명한다.
도면에 도시된 바와 같이 PMOS(P-type MetalOxideSemiconductor) 트랜지스터와 NMOS(N-type MetalOxideSemiconductor) 트랜지스터의 드레인 및 소스가 결합된 전달 게이트(2511 내지 2586)를 한쌍의 데이타버스 라인에 6개씩 구비하여 데이타버스 라인 부하 감소 장치(2400)를 구성한다. 즉, 제1 데이타버스 라인 제어신호(PSOLZL)를 각각 PMOS 트랜지스터의 게이트 신호로, 제1 데이타버스 라인 제어 신호의 바(bar) 신호()를 각각 NMOS 트랜지스터의 게이트 신호로 하고 제1 데이타버스 라인(SO1L 내지 SO8L ,)이 각각 드레인단에 연결된 각각 2개의 전달 게이트(2511 , 2513 , 2521 , 2523 , … , 2581 , 2583)와 제2 데이타버스 라인 제어신호(PSOLZR)를 각각 PMOS 트랜지스터의 게이트 신호로, 제2 데이타버스 라인 제어신호의 바 신호()를 각각 NMOS 트랜지스터의 게이트 신호로 하고 제2 데이타버스 라인(SO1R 내지 SO8R 및)이 각각 드레인단에 연결된 각각 2 개의 전달게이트(2514 , 2516 , 2524 , 2526 , … , 2584 , 2586)의 소스단을 통하여 입·출력되는 데이타(SO1 내지 SO8 ,)를 제3 센스 증폭기(2301 내지 2308)가 센싱하게 된다.
또한, 상기 데이타버스 라인을 구성하는 보수 관계를 가지는 각각의 제1 데이타버스 라인(SO1L 내지 SO8L ,)을 드레인단 및 소스단에 각각 연결하고 제1 데이타버스 라인 제어신호(PSOLZL)를 각각 NMOS 트랜지스터의 게이트 신호로, 제1 데이타버스 라인 제어 신호의 바 신호()를 각각 PMOS 트랜지스터의 게이트 신호로 하여 각 데이타 라인을 이퀄라이징(equalizing) 시키는 각각 하나씩의 이퀄라이징 트랜지스터(2512 , 2522 , … , 2582)를 각각 더 구비한다.
또한, 상기 데이타버스 라인을 구성하는 보수 관계를 가지는 각각의 제2 데이타버스 라인(SO1R 내지 SO8R ,)을 드레인단 및 소스단에 연결하고 제 2 데이타버스 라인 제어신호(PSOLZR)를 각각 NMOS 트랜지스터의 게이트 신호로, 제2 데이타버스 라인 제어 신호의 바 신호()를 각각 PMOS 트랜지스터의 게이트 신호로 하여 각 데이타 라인을 이퀄라이징 시키는 다수의 이퀄라이징 트랜지스터(2515 , 2525 , … , 2585)를 각각 더 구비한다.
여기서, 상기 데이타버스 라인 제어 신호(PSOLZL , PSOLZR)는 최상위 메모리 블럭 주소, 이퀄라이징 신호, 제2 센스 증폭기의 인에이블 신호의 적당한 조합으로 형성되며 상세한 설명은 데이타버스 라인 부하 감소 장치(2400)의 동작설명에서 설명하기로 한다. 참고적으로, 이퀄라이징 트랜지스터(2512 , 2522 , … , 2582 , 2515 , 2525, … , 2585)는 해당 데이타버스 라인이 선택 되지 않았을 경우에 데이타버스 라인을 이퀄라이징함으로써, 데이타 입·출력을 안정적으로 할 수 있다.
그리고, 데이터버스 라인이 플로팅되는 것을 방지하기 위해, 또한 제3 센스증폭기의 입력이 데이터버스 라인이라는 점을 생각해보면 이퀄라이즈에 의해 입력레벨이 낮을 경우 제3 센스증폭기의 동작에 어려움이 있으므로, 공급전압 레벨(Vcc)과 제1 및 제2 데이터버스 라인의 각 라인에 채널이 형성되고 게이트로 제1 및 제2 데이타버스 라인 제어 신호의 바 신호()를 인가받는 다수의 프리챠지용 PMOS 트랜지스터(2611 내지 2684)를 구비하여, 제1 및 제2 데이터버스 라인이 이퀄라이즈됨과 동시에 공급전압(Vcc) 레벨로 프리챠지 시키도록 하였다.
제 3 도를 참조로 상기와 같이 이루어지는 본 발명의 데이타버스 라인 부하 감소 장치(2400)의 동작을 상세히 설명하면 다음과 같다.
먼저, 제 3 도는 데이타버스 라인 부하 감소 장치(2400)가 동작할 때 입·출력되는 데이타 파형을 상세히 나타낸 신호 파형도로서, 도면에 도시된 바와 같이 데이타버스 라인 제어 신호(PSOLZL , PSOLZR) 중 제1 데이타버스 라인 제어신호(PSOLZL)는 최상위 메모리 블럭의 주소가 논리 '1' 을 나타내거나, 또는, 최상위 메모리 블럭의 주소가 논리 '0' 을 나타내고, 동시에 이퀄라이징 신호가 인가(논리 '1') 될때 부터 제 2 센스 증폭기(2201 내지 2264)의 인에이블 신호가 인가(논리 '1')되기 전까지만 논리 '1' 을 발생 시키도록 한다.
또한, 상기 데이타버스 라인 제어 신호(PSOLZL , PSOLZR) 중 제2 데이타버스 라인제어신호(PSOLZR)는 최상위 메모리 블럭의 주소가 논리 '0' 을 나타내거나, 또는, 최상위 메모리 블럭의 주소가 논리 '1' 을 나타내고, 동시에 이퀄라이징 신호가 인가(논리 '1') 될때 부터 제2 센스 증폭기(2201 내지 2264)의 인에이블 신호가 인가(논리 '1')되기 전까지만 논리 '1'을 발생 시키도록 한다.
따라서, 상기 데이타버스 라인 제어 신호(PSOLZL , PSOLZR)가 각각 데이타버스 라인 부하 감소 장치에 인가되어 상기 제1 데이타버스 라인 제어 신호(PSOLZL)가 논리'0' 를 나타낼 때는 제1 데이타버스 라인(SO1L 내지 SO8L ,)을 선택하고, 제2 데이타버스 라인 제어 신호(PSOLZR)가 논리 '0' 를 나타낼 때는 제2 데이타버스 라인(SO1R 내지 SO8R ,)을 선택함으로써, 분리된 데이타 라인 중에서 동작되는 데이타 라인 하나만 선택할 수 있게 된다. 그러므로, 선택 되지 않은 블럭의 센스 증폭기는 동작을 하지 않기 때문에 데이타버스를 오프시켜 전체 데이타 라인의 부하를 반(50%)으로 감소 시킨다. 결국, 도면과 같이 j번째 입·출력 데이타는 상기 데이타버스 라인 제어 신호에 따라 선택되는 신호(SOjL,)의 조합으로 완전한 입·출력 데이타(SOj,)가 된다. 이때, 상기 데이타버스 라인 제어 신호(PSOLZL , PSOLZR)는 상기와 같이 형성하지 않고 단지 최상위 메모리 블럭의 주소를 그대로 사용하여도 된다.
참고적으로, 상기 이퀄라이징 신호가 인가(논리 '1') 될때 부터 제2 센스 증폭기(2201 내지 2264)의 인에이블 신호가 인가(논리 '1')되기 전까지는 전체의 데이타버스 라인을 이퀄라이징 시킴으로써 더욱더 데이타버스 라인에 걸리는 부하를 감소시킨다.
또한, 상기 데이타버스 라인은 3개 이상으로 분할할 수도 있으며, 이 경우에는 동작되는 블럭의 데이타를 입·출력하는 데이타버스 라인만 선택 할 수 있도록 데이타버스 라인 제어 신호를 적당하게 재조정해야만 한다.
상기와 같이 이루어지는 본 발명은 분할된 데이타버스 라인 중에서 필요한 데이타버스 라인을 선택하기 때문에 선택 되지 않은 데이타버스 라인의 부하를 제거함으로써, 전체 데이타버스 라인의 부하를 감소 시킬 수 있어 데이타 전송 속도를 증가시키고 센스 증폭기의 래이 아웃 면적을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가지 자에게 있어 명백할 것이다.
제 1 도는 종래 기술에 따른 16M SRAM의 블럭도,
제 2A도는 본 발명의 일실시예에 따른 데이타버스 라인 부하 감소 장치를 포함한 16M SRAM의 블럭도,
제 2B도는 데이타버스 라인 부하 감소 장치 상세도,
제 3 도는 본 발명의 일실시예에 따른 16M SRAM의 동작 상황을 나타내는 신호파형도.
* 도면의 주요 부분에 대한 부호의 설명
1001 내지 1064 , 2001 내지 2064 : 메모리 블럭
1101 내지 1164 , 2101 내지 2164 : 제 1 센스 증폭기단
1201 내지 1264 , 2201 내지 2264 : 제 2 센스 증폭기
1301 내지 1308 , 2301 내지 2308 : 제 3 센스 증폭기
2400 : 데이타버스 라인 부하 감소 장치
2511 내지 2586 : 전달게이트
2611 내지 2684 : PMOS
Claims (2)
- 전체 메모리 셀을 소정의 수 만큼씩 묶어 블록화한 다수의 메모리 블럭과, 상기 메모리 블록들의 비트라인을 묶어 데이터의 입·출력 경로를 제공하는 데이터버스 라인을 구비하는 반도체 메모리 장치에 있어서,제어신호에 의해 상기 데이터버스 라인을 분할하는 스위칭 수단을 상기 데이터버스 라인의 소정 노드에 형성하여 분할된 데이터버스 라인중 선택된 메모리 블록이 묶인 데이터버스 라인만을 선택하여 구동하게끔 구성되며, 상기 제어신호에 의해 선택되지 않은 상기 데이터버스 라인을 이퀄라이즈시키는 수단과, 상기 제어신호에 의해 선택되지 않은 상기 데이터버스 라인을 프리챠지시키는 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제어신호는 메모리 블럭 선택 주소 중 최상위 비트값인 것을 특징으로 하는 반도체 메모리 장치.
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Legal Events
| Date | Code | Title | Description |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110126 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |