KR940008720B1 - 반도체메모리장치 - Google Patents

Abstract

내용 없음.

Description

반도체메모리장치

제1도는 비트라인을 공유하는 메모리어레이블록도.

제2도는 종래 기술에 의한 φISO 발생회로의 회로도.

제3도는 제2도의 전압파형도.

제4도(a), (b)는 본 발명에 의한 φISO 발생회로의 블럭도 및 그 회로도.

제5도는 본 발명에 의한 φBLSI(φBLSj) 발생회로의 회로도.

제6도는 제4(b)도의 전압파형도.

제7도는 제4(b)도 및 제5도의 회로가 비트라인상에 설치될시의 배열도.

본 발명은 반도체메모리장치에 관한 것으로, 특히 비트라인을 서로 공유하는 제1 및 제2메모리어레이블록을 가지는 메모리어레이배열에서 칩(chip)동작시에 상기 제1 및 제2메모리어레이블록을 분리해주기 위한 분리트랜지스터의 제어전압발생회로에 관한 것이다.

반도체메모리장치가 점차 고집적화됨에 따라 메모리어레이의 구성이 달라지고 있다. 특히 비트라인의 경우는 "오픈(opne)방식", "폴디드(folded)방식", "세어드(shared)방식"등 여러가지 배열방법이 제시되었음은 이 분야에 잘 알려진 사실이다. 상기 메모리어레이의 구성은 칩의 고집적화 추세에 따라 칩내에 여러개의 블록으로 구성되는데 이와 같을 경우 상기 각각의 블록에는 데이타입출력선, 비트라인 등이 각각 필요하게 된다. 그러나 반도체메모리장치의 고집적화 추세에 따라 상기 비트라인을 서로 이웃한 메모리어레이블록이 공유하는 방식이 제시되었고 이에 대한 실시예를 제1도에 도시하였다.

상기 제1도는 칩내의 메모리어레이블록의 일부분 회로도로서 서로 이웃한 어레이블록(a)와 (b)가 비트라인(1)(2)을 서로 공유하는 구성이다. 상기 구성에서 상기 비트라인의 수는 상기 어레이블록(a) 또는 (b)내에 존재하는 메모리쎌의 수에 따라 다수개로 구비된다. 상기 제1도에 도시된 바와 같이, 비트라인을 서로 이웃한 어레이블록(a)와 (b)가 공유할 시에는 칩의 동작시에 상기 (a)블록과 (b)블록을 분리해주기 위한 분리트랜지스터(5,6,7,8)가 구비되는데, 상기 (a)블록과 (b)블록이 모두 선택되지 않을시는 상기 분리트랜지스터(5,6,7,8)가 모두 "턴온(turn-on)"되어 있게 된다. 그리고나서 예를 들어 상기 (a)블록내의 메모리쎌이 선택될시에는 상기 (b)블록측에 있는 분리트랜지스터(6,8)만 "턴오프(turn-off)"되어 상기 (a)블록에서 나오는 소정의 데이타만 센스앰프(3)를 통해 센싱동작을 수행하게 된다. 상기 구성에서 분리트랜지스터(5,7)과 (6,8)에는 각각 φISOL신호와 φISOR신호가 제어전압으로서 인가되는데 상기 비트라인(1)(2)의 센싱동작은 상기 제어전압에 의해서 센싱시간이 좌우되며, 이것은 데이타억세스타임(data access time)에 결부되는 사항이다.

상기 분리트랜지스터의 제어전압을 출력하는 회로의 종래에 제시된 분리트랜지스터제어전압발생회로를 제2도에 도시하였다. 그리고 상기 제2도회로가 칩의 동작시에 나타내는 전압파형도를 제3도에 도시하였다. 상기 제2도회로의 구성은, 소정의 블록선택신호인신호를 드라이버용인 씨모오스 인버터(11)(12)가 입력하여 φISO신호(이는 φISOR신호)를 출력하는 구성이다. 상기 제2도는 φISO신호발생회로의 일예를 도시한 것으로 칩내에는 통상적으로 상기 제2도와 같은 회로가 다수개로 더 구비된다. 그래서 상기 제1도의 분리트랜지스터(5,6,7,8)의 게이트에 인가되던 φISOL신호와 φISOR신호 각각은 상기 제2도와 같은 회로가 각각 필요하게 된다. 상기 구성에 의거한 상기 제2도회로의 동작특성을 상기 제3도를 참조하여 설명한다. 상기 씨모오스 인버터(11)(12)의 전원전압으로는 소정의 Vpp전압이 인가되는데 상기 Vpp전압은 통상적인 전원전압인 Vcc전압보다 높은 전압으로서 칩내의 소정의 승압회로(boosting circuit : 도시되지 않음)에서 출력되는 전압이다. 그래서 상기 φISO신호(이는)의 전위레벨은 상기신호가 "하이(high)"레벨로 인가될시에 상기 제3도에 도시된 바와 같이 Vpp레벨로 출력된다.

예를 들어서 상기 제1도의 (a)블록이 선택될시에는 상기 (a)블록편에 있는 분리트랜지스터(5,7)의 게이트전압인 φISOL신호는 계속 상기 Vpp레벨로 유지되고 있고, 상기 (b)블록편에 있는 분리트랜지스터(6,8)의 게이트전압인 φISOR신호는 상기 (b)블록을 비선택화하기 위해 0v레벨로(제3도에 도시된 바와 같이) 떨어져 인가되어 상기 분리트랜지스터(6,8)를 "턴오프"시킨다. 이때(이는 소정의 메모리쎌이 선택될시의 상태로 이 분야에서는 "액티브(active)상태"라 하며, 반대의 경우에는 "프리차아지(precharge)상태"라 한다.) 상기 φISOR신호는 Vpp레벨에서 0v로 풀스윙(full swing)하게 됨으로서 전류의 소모가 크게 된다. 또한 상기 제2도회로의 출력단으로 부터 상기 제1도의 분리 트핸지스터(5,6,7,8)의 게이트단까지 연결되는 상기 φISO신호이 선로저항(line loading)이 증가하게 된다. 그래서 상기 φISO신호가 계속 Vpp레벨로 유지될 수 있도록 상기 제2도회로의 인버터(11)(12)를 구성하고 있는 각 트랜지스터의 크기는 상당히 크게 구성하게 된다. 그러나 이 경우에 큰 트랜지스터를 가지는 상기 인버터(11)(12)를 칩내에 적절히 레이아웃(lay out)하기가 어려울 뿐만 아니라, 상기 인버터(11)(12)를 구성하고 있는 각 트랜지스터의 크기가 상당히 크게 되어 상기 φISO신호의 신호변환시간이 상당히 느리게 되는 문제가 발생된다. 이와 같은 문제는 상기 제1도에서 예를 들어 상기 (a)블록내의 메모리쎌이 선택되어 상기 φISOR신호가 0v로 내려가 상기 (b)블록을 비선택화할시에 그 소요시간이 길게 걸리는 현상을 발생시킨다. 그렇게 되면 선택된 메모리쎌을 가지는 어레이블록(a)을 센싱하기 위해서는 비선택된 어레이블록(b)에 연결된 분리트랜지스터(6,8)가 완전히 "턴오프"할 때까지 기다려야 하기 때문에 상기 선택된 메모리쎌의 데이타의 센싱시간이 그만큼 지연(delay)되어 결과적으로 데이타억세스동작의 고속화를 저하시킨다.

따라서 본 발명의 목적은 분리트랜지스터의 "턴온" 또는 "턴오프"동작을 빠른 시간내에 이루어지도록 하는 분리트랜지스터제어전압발생회로를 구비하는 반도체메모리장치를 제공함에 있다.

본 발명의 다른 목적은 전류소모가 적게 이루어지는 분리트랜지스터제어전압발생회로를 구비하는 반도체 메모리장치를 제공함에 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명은, 비트라인을 서로 공유하는 제1 및 제2메모리어레이블록을 가지는 반도체메모리장치에 있어서, 소정의 어드레스버퍼에서 출력되는 어드레스에 의해 구동되는 블록선택신호를 입력하여 상기 제1 및 제2메모리어레이블록이 모두 비선택화될시에는 소정의 제1신호를 출력하고 상기 제1 또는 제2메모리어레이블록이 선택화될시에는 소정의 제2 및 제3신호를 출력하는 분리트랜지스터제어전압발생회로를 구비하는 반도체메모리장치임을 특징으로 한다. 상기에서 상기 제1신호는 칩내의 각 구성소자의 동작전압으로 인가되는 전원전압(Vcc)이고, 상기 제2신호 및 제3신호는 상기 전원전압(Vcc)보다 더 전위레벨이 높은 승압전압 및 분리트랜지스터를 "턴오프"시키는 전압임을 특징으로 한다. 이와 같은 본 발명에 의한 분리트랜지스터제어전압발생회로를 통한다면 분리트랜지스터의 제어전압이 프리차아지시에는 전원전압레벨로 프리차아지되면서 액티브상태시에는 Vpp레벨 및 0v레벨로 변화함에 의해, 전원전압레벨로 프리차아지함에 따른 전류소비의 억제 그리고 신호변화시에 종래와 같은 승압전압과 0v레벨로 변화하지 않고 전원전압레벨에서 변화를 하므로서 전류소비를 그만큼 억제하게 된다. 이와 같은 내용은 후술되는 설명을 통해 명확하여질 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예가 상세히 설명될 것이다.

본 발명에 의한 분리트랜지스터제어전압발생회로를 제4도에 도시하였고, 상기본 발명에 의한 제4도회로를 실현하기 위해 구비되어야 할 블록선택신호발생회로를 제5도에 도시하였다. 그리고 상기 제4도회로의 전압파형도를 제6도에 도시하였다. 그리고 상기 제4도 및 제5도회로가 메모리어레이블록 및 비트라인등에 연결될시의 접속관계를 나타내는 구성을 제7도에 도시하였다. 후술되는 설명에서 메모리어레이 및 그 분리게이트의 구성은 전술한 제1도의 구성과 동일하게 실시될 수 있음을 밝혀둔다.

본 발명에 의한 분리트랜지스터제어전압발생회로인 제4도의 구성을 설명한다. 상기 제4도에서 (a)도는 본 발명의 사상에 입각하여 구성한 블록도로서 그 구성은, 소정의 제1 및 제2메모리어레이블록을 선택하기 위한 블록선택신호인 φBLSi 및 φBLSj를 입력하는 입력단(20)과, 이 입력단(20)의 출력신호를 입력하여 분리트랜지스터의 제어신호인 φISO(이는 상기 제1도의 φISOL 및 φISOR신호를 통칭하는 의미이다.)신호를 출력하는 출력단(30)과, 상기 출력단(30)에 연결되어 어레이블록의 선택에 대응하여 φISO신호를 Vpp레벨로 만들기 위한 Vpp단(40)으로 이루어진다. 상기 구성에서 상기 블록구성을 가지는 φISO신호발생회로는 칩내의 각 메모리어레이블록마다 구비되며, 칩의 액티브동작시에 소정의 선택된 메모리어레이블록측에 있는(하나의) φISO신호발생회로의 출력신호만 Vpp레벨로 됨을 유의하여야 할 것이다.

상기 제4(a)도의 실시예를 상기 4(b)도에 도시하였다. 상기 제4(b)도의 구성을 설명한다. 하기하는 상기 제4(b)도의 구성설명은 상기 4(b)도의 도면에서 상측부에 있는 회로만을 기술하는 것이며 상기 도면의 하측부에 있는 회로는 상기 상측부에 있는 회로의 구성과 동일하여 그 설명을 생략하며, 동일한 구성요소에 대하여는 가능한한 동일한 참조번호를 부여하였음을 밝혀둔다. 먼저 입력단(20)은 제1입력단(20A)과 제2입력단(20B)으로 구성된다. 상기 제1입력단(20A)은 상기 φBLSi신호와 φBLSj신호를 입력하는 노아게이트(21)와 상기 노아게이트(21)의 출력단에 직렬연결된 인버터(22)로 이루어진다. 상기 제2입력단(20B)은 상기 φBLSj신호를 입력하는 직렬연결된 2개의 인버터(23)(24)로 이루어진다. 여기서 상기 2개의 인버터(23)과 (24)는 드라이버용이다. 그리고 출력단(30)은 상기 제1입력단(20A)의 출력신호를 게이트로 받는 부하용 트랜지스터(31)와, 상기 제2입력단(20B)의 출력신호를 게이트로 받는 구동용 트랜지스터(32)와, φISOi신호를 출력하는 출력라인(33)으로 이루어진다. 그리고 상기 Vpp신호단(40)은 상기 φBLSi신호를 입력하는 직렬연결된 3개의 인버터(41)(42)(43)와, 상기 3개의 인버터(41)(42)(43)의 출력신호를 게이트로 받고 채널의 일단이 Vpp단에 연결되는 풀업트랜지스터(44)로 이루어진다. 여기서 상기 3개의 인버터(41)(42)(43)는 드라입용이다. 그리고 상기 제4(b)도의 도면에서 하측부에 있는 회로는 제2입력단(20B')의 입력신호(φBLSi)와, Vpp단(40')의 입력신호(φBLSj)와, 출력단(30')의 출력신호(φISOj)가 상기 상측부에 있는 회로와 다르고 그외는 동일한 구성이다. 상기와 같은 구성에서 출력단(30)의 소오스전원은 전원전압(Vcc)이고, Vpp신호단(40)의 소오스전원은 Vpp임을 유의하여야 한다.

제5도는 상기 제4(b)도회로의 입력신호들인 φBLSi신호와 φBLSj신호를 출력하는 회로이다. 그 구성은, 소정의 어드레스버퍼로부터 출력되는 어드레스를 입력하여(또는)신호를 출력하는 노아(NOR)회로(51)와, 상기(또는)신호를 입력하여 φBLSi(또는 φBLSj)신호를 출력하는 인버터(53)와, 상기(또는)신호를 입력하여 소정의 φEQi신호(또는 φEQj신호 : 이는 서로 상보적인 전위동작으로 센싱동작을 수행하는 비트라인쌍을 프리차아지동작시에 서로 동일한 레벨로 유지하도록 인가되는 신호이다)를 출력하는 φEQ신호발생회로(60)로 이루어진다. 상기 φEQ신호발생회로(60)는, 상기(또는)신호를 각각 따로 입력하는 2개으 인버터(54)(55)와, 상기 인버터(54)의 출력단자에 게이트가 접속된 부하용 트랜지스터(56)와, 상기 인버터(55)의 출력단자에 게이트가 접속된 구동용 트랜지스터(57)와, 상기 부하용 트랜지스터(56)와 구동용 트랜지스터(57)의 공통단자에 접속되어 상기 φEQi신호(또는 φEQj신호)를 출력하는 출력라인(58)으로 이루어진다. 상기 구성에서 알 수 있듯이 상기 φBLSi신호와 상기 φEQi신호가 동시에 출력되며, 상기 구성과 같은 발생회로는 칩내의 각 메모리어레이블록마다 구비됨을 유의하기 바란다. 그래서 소정의 메모리어레이블록이 비선택화될시에는 상기 φBLSi신호는 "로우"로 되고 상기 φEQi신호는 "하이"상태로 되어 비트라인을 이퀄라이즈(equalize)시키며, 소정의 메모리어레이블록이 선택될시에는 상기 선택된 어레이블록을 지정하는 φBLS신호(이는 φBLSi신호가 될 수도 있고 φBLSj신호가 될 수도 있다.)가 "하이"로 되고 그에 상응하는 φEQ신호는 "로우"상태로 되어 비트라인의 센싱동작을 인에이블(enable)시킨다.(상술한 설명에서 영문자 i와 j는 서로 이웃하는 임의의 메모리어레이블록을 나타내주기 위한 것이다.)

상술한 구성에 의거하여 본 발명에 의한 상기 제4(b)도의 동작특성을 전압파형도인 제6도를 참조하여 상세히 설명한다. 먼저 예를 들어서 상기 제1도와 같은 메모리어레이블록의 모두 비선택화할시에는 상기 φBLSi 및 φBLSj신호가 모두 "로우"레벨로 되어 상기 출력단인(33) 및 (33')는 각각 Vcc레벨의 φISOi 및 φISOj신호를 출력한다. (즉, 이때에는 프리차아지상태임을 말하며 상기 Vpp단(40)의 출력을 차단된다.) 그러다가 예를 들어서 i신호에 해당하는 메모리어레이블록이 선택화될시에는(즉, 이때에는 액티브상태임을 말한다.) 상기 φBLSi신호는 "하이"로 되고 상기 φBLSj신호는 "로우"레벨을 계속 유지하게 되어, 상기 φISOi신호는 Vpp레벨로 출력되고 상기 φISOj신호는 접지전압레벨인 Vss=(0v)레벨로(상기 제6도에 도시된 바와 같이) 출력된다. 이때 φEQi신호는 "로우"상태로 되어 비트라인의 센싱동작을 인에이블시킨다. 상기 제4(b)도의 전압파형도인 상기 제6도에서 알 수 있듯이 Vcc레벨에서 Vpp레벨이나 Vcc레벨로 되는 시간은 상기 제3도의 경우와 같이 Vpp레벨에서 0v레벨로 되는 것보다 훨씬 빠를뿐만 아니라, 그에 따른 전류소모도 그만큼 감소된다. 그리고 상기 제6도에 도시된 φISOi 및 φISOj신호의 기울기는 상기 제4(b)도회로에 구비되는 각 트랜지스터의 크기를 조절하여 적절하게 조정할 수 있게 된다.

본 발명에 의한 상기 제4(b)도 및 제5도의 회로가 메모리어레이블록 및 비트라인등에 연결될시의 접속관계를 나타내는 제7도의 구성상 특징을 설명한다. 상기 제7도는 이 분야에 알려진 전형적인 폴디드 비트라인방식을 사용하는 어레이방식이다. 이때(즉, i번째 블록이 선택화될시에) φEQi신호는 선택된 블록의 센스앰프(S/A)가 동작하기 이전에 0v로 내려가고 반면에 φEQj신호는 선택되지 않은 블록의 것이므로 계속 상기 φEQj신호에 연결되는 비트라인을 이퀄라이즈시킨다. 그리고 φISO발생신호회로(φISO-GEN : generator)에서 출력되는 φISOi신호는 선택된 i번째 블록의 센스앰프(S/A)의 동작이전과 이후에도 계속 분리트랜지스터(71) (74)을 "턴온"시켜주고 있어야 하므로 프리차아지상태에서 계속 Vcc레벨로 유지하다가 액티브상태 이전에 Vpp레벨로 올려줌으로서(종래기술인 상기 제2도회로와 같은) 프리차아지상태에서의 불필요한 Vpp레벨 유지가 없어짐을 알 수 있다. 또한 φISOj신호는 선택된 블록과 선택되지 않은 블록을 구분시켜야 하는 신호로서 Vpp레벨에서 0v로 빨리 내려줌으로서 상기 φISOj신호에 연결된 분리트랜지스터(75)(78)를 빠른 시간내에 "턴오프"시킨다. 그래서 선택된 볼록의 데이타를 센싱하는 동작이전에 상기 선택된 블록에 인접한 선택되지 않은 블록과의 차단을 통해 칩의 오동작을 방지하고 칩의 안정화를 가져온다.

상술한 설명에서 상기 제4(b)도 및 제5도회로는 본 발명의 사상을 실현한 최적의 실시예로서, 그 구성 소자들은 본 발명의 기술적 범주내에서는 각 신호의 로직(logic)등을 참조하여 다르게 실현할 수도 있음을 유의 하여야 하며, 또한 상기 제7도에서는 비트라인의 배열방식을 폴디드방식으로서 예를 들었지만 이는 오픈 비트라인방식 또는 셰어드 비트라인방식등 다른 배열방식에서도 동일한 논리로서 적용할 수 있음을 아울러 유의하여야 할 것이다.

상술한 바와 같이 본 발명에 의한 반도체메모리장치는, 분리트랜지스터의 제어전압을 프리차아지상태에서 Vcc레벨로 인가하고 액티브상태에서는 Vpp레벨 및 VSS(=0v)레벨로 인가하므로서, 전류소모의 감소뿐만 아니라 분리트랜지스터의 "턴온" 및 "턴오프"시점을 빠르게 가져감으로서 데이타의 센싱동작을 고속화하고 또한 칩의 동작의 안정화를 향상시킨다.

Claims (6)

1. 다수개의 메모리쎌을 저장하는 제1메모리어레이블록과, 다수개의 메모리쎌을 저장하고 상기 제1메모리어레이블록에 이웃하는 제2메모리어레이블록과, 상기 제1메모리어레이블록과 제2메모리어레이블록이 서로 공유하도록 배열되는 비트라인을 가지는 반도체메모리장치에 있어서, 상기 비트라인상에 형성되고 상기 제1메모리어레이블록과 제2메모리어레이블록의 선택적인 활성화시 선택된 블록의 데이타를 증폭하기 위한 센스앰프와, 상기 제1메모리어레이블록과 센스앰프사이의 비트라인상에 형성되고 소정의 제1분리제어신호의 제어입력에 응답하여 스위칭동작하는 제1분리트랜지스터와, 상기 제2메모리어레이블록과 센스앰프 사이의 비트라인상에 형성되고 소정의 제2분리제어신호의 제어입력에 응답하여 스위칭동작하는 제2분리트랜지스터와, 입력단이 어드레스버퍼에 연결되어 어드레스버퍼로부터 출력되는 어드레스에 대응하여 상기 제1메모리어레이블록을 선택하는 제1블록선택신호를 출력하는 제1블록선택신호발생회로와, 입력단이 어드레스버퍼에 연결되어 어드레스버퍼로부터 출력되는 어드레스에 대응하여 상기 제2메모리어레이블록을 선택하는 제2블록선택신호를 출력하는 제2블록선택신호발생회로와, 상기 제1 및 제2블록선택신호를 각각 입력하여 이에 응답된 상기 제1분리제어신호를 상기 제1분리트랜지스터의 게이트에 출력하고, 상기 제1 및 제2블록선택신호가 모두 비활성화입력될시에는 제1전원레벨의 상기 제1분리제어신호를 출력하고,상기 제1블록선택신호가 활성화입력될시에는 상기 제1전원레벨보다 높은 제2전원레벨의 상기 제1분리제어 신호를 출력하며, 상기 제2블록선택신호가 활성화입력될시에는 상기 제1전원레벨보다 낮은 제3전원레벨의 상기 제1분리제어신호를 출력하는 제1분리트랜지스터제어전압발생회로와, 상기 제1 및 제2블록선택신호를 각각 입력하여 이에 응답된 상기 제2분리제어신호를 상기 제2분리트랜지스터의 게이트에 출력하고, 상기 제1 및 제2블록선택신호가 모두 비활성화입력될시에는 상기 제1전원레벨의 상기 제2분리제어신호를 출력하고, 상기 제2블록선택신호가 활성화입력될시에는 상기 제2전원레벨의 상기 제2분리제어신호를 출력하며, 상기 제1블록선택신호가 활성화입력될시에는 상기 제3전원레벨의 상기 제2분리제어신호를 출력하는 제2분리트랜지스터제어전압발생회로를 구비함을 특징으로 하는 반도체메모리장치.
2. 제1항에 있어서, 상기 제1전원이 칩의 동작전원전압(Vcc)이고, 상기 제2전원이 승압전압(Vpp)이며, 상기 제3전원이 접지전압임을 특징으로 하는 반도체메모리장치.
3. 제2항에 있어서, 상기 제1 및 제2분리트랜지스터제어전압발생회로가, 상기 제1 및 제2메모리어레이블록을 선택하는 제1 및 제2블록선택신호(φBLSi, φBLSj)를 입력하는 입력단(20)과, 상기 입력단(20)의 출력신호를 입력하고 전원전압단자와 접지전압단자와의 사이에 형성되어 상기 입력단(20)의 출력신호에 대응된 블록선택신호를 출력하는 출력단(30)과, 상기 출력단(30)의 출력신호를 상기 제1 또는 제2메모리어레이블록이 선택될시에 대응되는 상기 블록선택신호의 출력레벨을 상기 승압전압레벨로 변환시켜 출력하기 위한 승압전압단(40)으로 각각 이루어짐을 특징으로 하는 반도체메모리장치.
4. 제3항에 있어서, 상기 입력단(20)이, 상기 제1 및 제2블록선택신호(φBLSi, φBLSj)를 입력하는 노아회로로 구성된 제1입력단(20A)과, 상기 제1 또는 제2블록선택신호(φBLSi)(φBLSj)를 입력하는 드라이버로 구성된 제2입력단(20B)으로 이루어짐을 특징으로 하는 반도체메모리장치.
5. 제4항에 있어서, 상기 출력단(30)이, 상기 제1입력단(20A)의 출력신호 및 상기 제2입력단(20B)의 출력신호를 입력하는 씨모오스 인버터(31,32)로 이루어짐을 특징으로 하는 반도체메모리장치.
6. 제5항에 있어서, 상기 승압전압단(40)이, 상기 제1 또는 제2브록선택신호를 입력하는 드라이버(41,42,43)와, 게이트가 상기 드라이버(41,42,43)의 출력단에 접속되고 채널의 양단이 상기 승압전압단(Vpp) 및 상기 출력단(30)의 출력라인(33) 사이에 형성되는 풀업트랜지스터(44)로 이루어짐을 특징으로 하는 반도체메모리장치.