KR0139496B1 - 반도체 메모리장치의 비트라인 감지증폭기 - Google Patents

반도체 메모리장치의 비트라인 감지증폭기

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KR0139496B1 KR1019940014018A KR19940014018A KR0139496B1 KR 0139496 B1 KR0139496 B1 KR 0139496B1 KR 1019940014018 A KR1019940014018 A KR 1019940014018A KR 19940014018 A KR19940014018 A KR 19940014018A KR 0139496 B1 KR0139496 B1 KR 0139496B1
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Abstract

보조전원전압Vccs과 보조접지전압Vsss를 각각 전원전압으로 공급받는 P형 및 N형 보조센스앰프를 제공하여 비트라인쌍과 입출력라인쌍의 전위차를 고속으로 디벨로프하는 비트라인 감지증폭기를 개신한다. 이를 위해 발명의 비트라인 감지증폭기는, 로우어드레스에 응답하여 서택된 메모리쎌에 축적된 데이타의 논리상태를 감지 및 증폭하여 비트라인쌍으로 출력하는 센스앰프와, 컬럼 선택신호에 응답하여 상기 비트라인쌍의 출력 데이타를 해당하는 입추리력라인쌍으로 전달하는 전달수단과, 상기 선택된 메모리셀을 포함하는 메모리블럭을 선택하기 위한 블럭선택신호에 응답하여 보조전원전압과 보조접지전압을 제공하기 위한 보조전원전압 발생회로와, 상기 보조전원전압을 공급받으며 상기 컬럼선택신호에 응답하여 비트라인의 전위를 상기 보조전원전압 레벨로 변환시키기 위한 P형 보조센스앰프와, 상기 보조접지전압을 공급받으며 상 컬럼선택신호에 응답하여 비트라인의 전위를 상기 보조접지전압 레벨로 변환시키기 위한 N형 보조센스앰프를 구비하여, 비트라인쌍과 입출력 라인쌍의 전위차를 고속으로 디벨로프한다.

Description

반도체 메모리장치의 비트라인 감지증폭기
제1도는 종래의 비트라인 감지증폭기의 구성을 나타내는 구성도 이며,
제2도는 제1도에 도시된 비트라인 감지증폭기의 데이타 리드동작 타이밍도이며,
제3도는 본 발명에 따라 구현된 비트라인 감지증폭기의 일 실시예 이며,
제4도는 본 발명에 따라 구현된 보조전원전압 발생기의 일 실시예 이며,
제5도는 제3도에 도시된 본 발명에 따른 비트라인 감지증폭기의 동작 타이밍도 이며,
제6도는 제4도에 도시된 본 발명에 따른 보조전원전압 발생기의 동작 타이밍도 이며,
제7도는 본 발명에 따라 구현된 비트라인 센스앰프의 다른 실시예 이다.
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 반도체 메모리장치의 메모리쎌에 저장된 데이타를 고속으로 독출하기 위한 개량된 비트라인 감지증폭기에 관한 것이다.
반도체 메모리장치, 특히 다이나믹 램(RAM)은 로우디코우더에 의해 선택된 메모리쎌에 축적된 데이터를 쎌트랜지스터의 드레인에 접속된 비트라인으로 충전또는 방전하고, 비트라인 상에서 전압차의 형태로 나타난 정보는 비트라인에 병렬로 연결된 센스앰프에 의해 감지증폭되어 외부의 입출력장치로 출력된다. 그리고 독출된 메모리쎌에는 다시 원래의 데이터가 재정장(restore)되어 다이나믹한 메모리 기능을 수행하게 된다.
그러나 전체적인 메모리 장치의 집적도가 증가하고 고속동작화 되어감에 따라서 메모리쎌의 정전용량이 감소되고 이는 궁극적으로 비트라인의 정전용량에 의한 부하가 가중되는 결과를 낳는다. 이러한 원인으로 비트라인 상의 미약한 전위차를 감지증폭하는데 소요되는 시간이 길어지며, 따라서 반도체 메모리장치의 데이타 독출속도가 전반적으로 지연되게 된다.
제1도는 종래의 비트라인 감지증폭기의 구성을 나타내는 구성도로써 그 구성은, 워드라인WL1, WL2에 각각 연결되어 그의 제어를 받는 메모리쎌MC1, MC2와, 상기 메모리쎌MC1, MC2에 의해서 공유되며 이들에 저장된 데이터를 감지증폭하기 위한 센스앰프 100과, 상기 메모리쎌MC1, MC2 각각과 상기 센스앰프100 사이에 연결되며 분리제어신호 IS01, IS02에 의해 상기 메모리쎌MC1, MC2 각각과 센스앰프 100간을 전기적으로 접속 또는 분리시키기 위한 분리회로200, 300으로 구성된다. 상기 센스앰프100은 센스앰프 구동신호 LA에 의해 구동되며 두개의 PMOS 트랜지스터 P1, P2로 구성된 P형 센스앰프110과, 반전 센스앰프 구동신호에 의해 구동되며 두개의 NMOS 트랜지스터N1, N2로 구성된 N형 센스앰프 120를 구비하여 비트라인쌍BL,상의 전위차를 감지증폭하는 동작을 한다. 상기 비트라인쌍BL,는 컬럼선택신호CSL의 제어를 받으며 두개의 NMOS 트랜지스터410, 420으로 구성된 전달회로400를 통하여 입출력라인I0,에 전지적으로 분리 또는 연결된다.
제2도는 제1도에 도시된 비트라인 감지증폭기의 데이타 리드동작 타이밍도로써, 이를 참조하여 종래의 비트라인 감지증폭기의 동작을 설명한다. 예를 들어, 로우어드레스 입력에 의해 워드라인WL1이 선택된 것으로 가정하면, 이때 분리게이트 제어신호IS01은 하이로 인에이블되고 분리게이트 제어신호IS02는 로우로 디스에이블된다. 다라서 상기 워드라인WL1에 연결된 메모리쎌MC1의 데이타가 분리회로200를 구성하고 있는 NMOS 트랜지스터210, 220의 채널을 통하여 비트라인쌍BL,에 실리게 된다. 그러면, 소정의 레벨로 프리차아지되어 있던 비트라인쌍BL,의 전위는 제2도의 시간t1 동안 메모리쎌MC1의 전위와 전하분배 또는 차아지쉐어링(charge sharing)을 수행하며, 그후 센스앰프 구동신호LA,가 각각 하이 및 로우로 인에이블되면 P형 센스앰프110과 N형 센스앰프120이 구동되어 비트라인쌍BL,상의 전위차를 제2도의 시간 t2 동안 감지 및 증폭(develop)하게 된다. 다시, 소정시간이 경과한후 컴럼선택신호CSL가 하이로 인에이블되면 이에 의해 전달회로400을 구성하는 NMOS 트랜지스터410, 420이 각각 턴-온되어 비트라인쌍BL,상의 증폭된 전위차가 이를 통하여 입출력라인쌍I0,에 전달되게 된다. 이때, 상기 시간t2 동안 비트라인쌍의 전위차 디벨로프의 경사는 센스앰프 구동신호LA,의 경사에 의존하게 된다. 그런데, 일반적으로 회로의 간소화 및 고집적화를 위해, 하나의 센스앰프 구동신호 발생기(도시않됨)는 다수개의 비트라인 센스앰프에 연결되어 상기 센스앰프 구동신호LA,를 제공하므로 부하(load)가 상당히 증가하게 되고, 그로 인해 센스앰프 구동신호LA,의 디벨로프 경사가 제2도에서 나타난 것과 같이 완만하게 되며, 결과적으로 비트라인쌍BL,의 전위차 디벨로프의 경사또한 완만하여 센싱속도가 감소하는 문제가 있다. 이러한 이유로 일정시간 동안 비트라인쌍의 전위차 디벨로프 시간을 확보한 후 상기 컴럼선택신호CSL을 인에이블시켜야 비트라인BL,상의 데이터가 전달회로400을 통하여 에러없이 정확히 입추력라인I0,상에 전달되게 된다. 통상적으로 상기 입출력라인 I0,는 비트라인BL,에 비하여 길이가 길며, 그로 인해 기생정전용량도 비교적 큰 값을 갖게 되는데 일반적으로 비트라인에 비하여 약 10배 이상의 기생정전용량을 갖는 것으로 알려져 있다. 그리고, 상기 입출력라인I0,은 컬럼선택신호CSL가 하이로 인에이블되기 이전에는 소정의 레벨로 프리차아지 되어 있으며, 여기서는 Vcc-Vt의 레벨로 프리차아지되어 있는 것으로 가정하여 설명한다.
이하, 비트라인쌍BL,이 전달회로400을 통하여 입출력라인I0,과 차아지 쉐어링하는 제2도의 시간t3 동안의 동작을 살펴본다. 제2도에서 보듯이 비트라인BL,의 전위차가 충분히 디벨로프되기 전에 컬럼선택신호CSL이 하이로 인에이블되면, 기생용량이 상대적으로 큰 입출력라인쌍I0,과의 차아지 쉐어링으로 인해 비트라인쌍의 전위차△Vbl이 소정의 전압만큼 순간적으로 감소하게된다. 따라서, 감소된 전위차가 다시 디벨로프되는데 소요되는 시간만큼 입출력라인I0,상의 전위차 디벨로프 속도는 지연되게 된다. 한편, 이 외에도 입출력라인이 기생정전용량이 크고 센스앰프 구동신호 LA,의 디벨로프 경사가 완마하기 때문에 제2도의 시간t3에서 나타난 것과 같이 입출력선의 디벨로프 경사가 상당히 완만하게 되어 데이타 출력동작의 지연요인으로서 작용한다. 이는 DRAM 기술분야에 있어서, 로우어드레스 스트로브신호의 입력 후 유효데이타가 출력되는데 소요되는 시간 tRAC을 줄이기 위한 노력에 있어 큰 걸림돌이 되고 있다. 다시 말하면, 비트라인쌍의 전위차△Vbl을 충분히 디벨로프한 후 컬럼선택신호CSL을 인에이블하기 위한 시간t2와, 입출력라인 I0,상의 전위차△Vio를 충분히 디벨로프시킨 후 입출력 센스앰프(도시않됨)을 통하여 이를 증폭하기 위한 시간t3가 필수적으로 요구되므로 메모리장치의 전반적인 데이타 독출속도가 감소하게 된다. 또한, 비유효 컬럼어드레스의 입력으로부터 유효 컬럼어드레스의 입력으로 천이가 발생할 때도 입출력라인의 프리차아지 동작이 일어나게 되는데, 이때 입출력라인I0,의 등화가 불충분할시 비트라인상의 유효 데이타에 의한 입출력라인상의 전위차 디벨로프가 상당히 지연되어 역시 메모리장치의 데이타 독출속도가 지연된다.
따라서, 본 발명의 목적은 비트라인과 입출력라인 간의 차아지 쉐어링에 소요되는 시간을 최대한 단축시킴으로써 데이타의 고독독출동작을 수행하는 반도체 메모리장치의 비트라인 감지증폭기를 제공함에 있다.
본 발명의 목적을 달성하기 위한 비트라인 감지증폭기는 로우어드레스에 응답하여 선택된 메모리쎌에 축적된 데이타의 논리상태를 감지 및 증폭하여 비트라인쌍으로 출력하는 센스앰프와, 컬럼 선택신호에 응답하여 상기 비트라인쌍의 출력데이타를 해당하는 입출력라인쌍으로 전달하는 전달수단과, 상기 선택된 메모리셀을 포함하는 메모리블럭을 선택하기 위한 블럭선택신호에 응답하여 보조전원전압과 보조접지전압을 제공하기 위한 보조전원전압 발생회로와, 상기 보조전원전압을 공급받으며 상기 컬럼선택신호에 응답하여 비트라인의 전위를 상기 보조전원전압 레벨로 변환시키기 위한 P형 보조센스앰프와, 상기 보조접지전압을 공급받으며 상기 컬럼선택신호에 응답하여 비트라인의 전위를 상기 보조접지전압 레벨로 변환시키기 위한 N형 보조센스앰프를 구비하여, 비트라인과 입출력라인의 전위차를 고속으로 디벨로프한다.
이하, 상기한 본 발명의 목적 및 본 발명의 작용효과를 첨부한 도면을 참조하여 상세히 설명함에 있어서 동일한 구성요소는 동일한 기호 및 동일한 참조번호를 사용하여 표시한다.
제3도는 본 발명에 따른 반도체 메모리장치의 비트라인 감지증폭기의 일 실시예를 나타낸다. 도시된 것과 같이, 메모리쎌MC1, MC2와, P형 센스앰프110과, N형 센스앰프120과, 분리회로200, 300과 전달회로400의 구성 및 이들 상호간의 연결관계는 제1도의 종래회로와 동일함을 알 수 있다. 그러나, 제 3도에 도시된 본 발명에 따른 회로에서는, 각각 비트라인쌍BL,에 연결되고 두 개의 PMOS 트랜지스터 P3, P4로 이루어진 P형 보조센스앰프510과, 두 개의 NMOS 트랜지스터N3, N4로 이루어진 N형 보조센스앰프520을 더 구비하는 특징을 가지고 있다. 특히, 상기 P형 보조센스앰프510은 PMOS 트랜지스터P5를 통하여 보조전원전압Vccs를 동작전압으로서 공급받으며, N형 보조센스앰프520은 NMOS 트랜지스터N5를 통하여 보조접지전원Vsss를 동작전압으로서 공급받는다. 상기 PMOS 트랜지스터P5의 게이트는 인버터111을 통하여 컬럼선택신호CSL에 연결되고 채널은 보조전원전압Vccs와 상기 P형 보조센스앰프510 사이에 접속되어, 상기 컬럼선택신호CSL의 논리상태에 따라서 상기 P형 보조센스앰프510에 보조전원전압Vccs를 동작전원으로서 제공한다. 유사한 방법으로, 상기 NMOS 트랜지스터N5의 게이트는 컬럼선택신호CSL에 접속되고 채널은 보조접지전압Vsss와 상기 N형 보조센스앰프520 사이에 접속되어, 상기 컬럼선택신호CSL에 의해 제어되어 상기 N형 보조센스앰프520에 보조접지전압Vsss를 동작전원으로서 제공한다.
제4도는 본 발명에 따라 구현된 보조전원전압 발생기의 일 실시예를 나타내는 도면으로써, 상기 보조전원전압Vccs와 보조접지전압Vsss를 발생하여 상기 P형 보조센스앰프510과 N형 보조센스앰프520에 각각 공급전원으로서 제공한다. 상기 보조전원전압 발생회로는, 로우 어드레스에 의해 선택된 메모리쎌MC1을 포함하는 메모리블럭을 지정하기 위한 블럭선택신호BLSi와 상기 보조전원전압 발생회로의 동작을 제어하기 위한 동작에어신호CLK를 입력하여 소정의 논리신호를 발생하는 NAND게이트610과 상기 NAND 게이트610의 출력에 게이트가 접속되고 전원전압Vcc와 제1노드N1 사이에 채널이 연결되어 전원전압과 실질적으로 동일한 레벨을 가지는 상기 보조전원전압Vccs를 상기 제1노드N1에 출력하기 위한 PMOS 트랜지스터620과, 상기 NAND 게이트610의 출력에 인버터640을 통하여 게이트가 접속되고 제2노드N2와 접지전압Vss 사이에 채널이 연결되어 접지전압Vss과 실질적으로 동일한 레벨을 가지는 상기 보조접지전압Vsss을 제2노드N2에 출력하기 위한 NMOS 트랜지스터630과, 상기 제1노드N1과 상기 제2노드N2 사이에 연결되고 프리차아지 신호에 응답하여 상기 제1노드 N1과 제2노드N2의 전위를 등화시켜서 이들의 중간레벨에 상당하는 전압 VBL로 프리차아지하기 위한 프리차아지회로를 구비한다. 상기 프리차아지회로는 인버터660을 통하여 프리차아지 신호에 게이트 접속되고 상기 제1노드N1과 상기 제2노드N2 사이에 채널이 연결된 NMOS 트랜지스터650과, 상기 프리차아지 신호에 인버터660을 통하여 게이트가 공통으로 접속되고 상기 제1노드N1과 상기 제2노드N2 사이에 채널이 직렬로 접속된 NMOS 트랜지스터670, 680으로 이루어진다. 그리고 상기 NMOS 트랜지스터670, 680의 채널접속점에 형성된 제3노드N3에는 상기 보조전원전압Vccs과 상기 보조접지전압Vsss의 중간레벨이 상당하는 전압VBL(이는 비트라인쌍 BL,의 중간전압레벨에 상당함)을 프리차아지 전압으로서 인가한다.
제5도와 제6도는 각각 상기 제3도와 제4도의 동작 타이밍도를 나타낸다.
이하, 상기 제3도와 제4도에 도시된 회로의 동작을 제5도 및 제6도의 동작 타이밍도를 참조하여 상세히 설명한다. 예를 들어, 로우어드레스의 입력에 의해 워드라인WL1이 선택된 것으로 가정한다. 이때 분리제어신호IS01은 하이가 되고 분리제어신호IS02는 로우가 되며, 따라서 분리회로200)을 구성하는 NMOS 트랜지스터210, 220은 도통상태로 되며 분리회로300을 구성하는 NMOS 트랜지스터310, 320은 비도통상태로 된다. 그러면, 상기 선택된 워드라인 WL1에 접속된 메모리쎌MC1에 축적된 데이타는 분리회로200을 통하여 소정의 레벨로 프리차아지되어 있던 비트라인쌍 BL,과 제5도의 시간t1 동안 차아지 쉐어링을 수행한다. 이후, 센스앰프 구동신호LA,각각 하이 및 로우로 인에이블되면 P형 센스앰프110과 N형 센스앰프 120는 비트라인 상의 미약한 전위차를 제5도의 시간t2 동안 감지하여 증폭한다 이상의 동작은 제1도에 도시된 종래의 회로와 동일함을 알 수 있다. 그러나, 상기 비트라인의 감지증폭 동작중 컴럼선택신호CSL가 하이로 인에이블되면 전달회로400을 구성하고 있는 NMOS 트랜지스터410, 420이 턴-온되어 비트라인쌍 BL,상의 전위차가 소정의 레벨로 미리 충전되어있던 입출력라인I0,상의 전위와 차아지 쉐어링을 수행하게된다. 이와 동시에, 상기 컬럼선택신호CSL을 입력하는 PMOS 트랜지스터P5와 NMOS 트랜지스터N5가 모두 턴-온되어, P형 보조센스앰프510과 N형 보조센스앰프520에 각각 보조전원전압Vccs과 보조접지전압Vsss를 공급한다. 그러면, 상기 P형 및 N형 보조센스앰프510, 520은 비트라인쌍BL,과 입출력라인쌍I0,의 전위차를 보조전원전압 Vccs 레벨과 보조접지전압Vsss 레벨로 신속하게 디벨로프한다. 따라서, 제5도에 도시된 것과 같이 비트라인BL,과 입출력라인I0,은 상당히 급격한 경사를 가지고 디벨로프되며, 뿐만 아니라 컬럼선택신호CSL가 인에이블되는 순간에 비트라인쌍의 전위차△Vbl이 순간적으로 감소하는 종래의 문제점이 해소된다. 이때, 상기 P형 및 N형 보조센스앰프510, 520은 각 비트라인쌍 마다 구비되어 있을 뿐 아니라, 독립된 보조전원을 공급받는 관계로 전류구동력이 크며, 그로 인해 상기 입출력라인의 기생용량이 큰 값을 가지더라도 입출력라인과의 차아지 쉐어링시 충분한 전류를 공급할 수 있게 된다. 따라서, 종래회로에서 문제시되었던 비트라인과 입출력라인 간의 차아지 쉐어링시 비트라인쌍BL,상의 전위차△Vbl가 일시적으로 감소하는 문제와 입출력라인I0,의 디벨로프 속도가 제2도 시간t3와 같이 지연되는 문제가 해소된다. 그로 인해 입출력라인의 전위차 디벨로프 경사가 급격하게 증가하며 그에 따라 입출력라인의 전위차 디벨로프에 소요되는 시간이 제5도의 시간t3'과 같이 상당히 단축됨을 알 수 있다.
이하 제4도 및 제6도를 참조하여, 본 발명에 따른 보조전원전압 발생기의 동작을 상세히 설명한다. 우선, 상기 보조전원전압 발생기는 각 메모리블럭 마다 구비되어 있으며 블럭선택신호BLSi를 입력하여 해당하는 메모리블럭이 선택될 경우에만 동작하도록 설계되어 있다. 예를 들어, 상기 보조전원전압 발생기에 접속되어 있는 메모리블럭이 선택된 경우, 하이상태의 블럭선택신호BLSi가 상기 보조전원전압 발생기에 인가되며, 이때 회로의 동작제어신호CLK또한 하이로 인에이블된다. 그러면, 상기 NAND게이트610는 하이상태의 상기 보조전원전압 동작제어신호CLK와 블럭선택신호BLSi를 입력하여 로우상태의 출력신호를 발생한다. 상기 로우상태의 출력신호는 PMOS 트랜지스터620의 게이트에는 직접 인가되고, NMOS 트랜지스터 630의 게이트에는 인버터640을 통하여 인가되므로 상기 트랜지스터620, 630은 모두 도통상태로 된다. 여기서, 프리차아지 신호는 상기 신호 CLK와 동일한 신호이며, 로우인에이블상태일때 상기 제1노드N1과 제2노드N2를 등화하여 전압VBL로 프리차아지 시키는 신호이다. 따라서, 이때 상기 프리차아지 신호는 하이로 디스에이블되어 있으므로 NMOS 트랜지스터650, 670, 680의 게이트에는 인버터660을 통하여 공히 로우상태가 인가되므로 이들 트랜지스터는 모두 비도통상태가 되어, 제1노드N1에는 전원전압Vcc와 실질적으로 동일한 레벨의 보조전원전압 Vccs가 출력되고, 제2노드N2에는 접지전압Vss와 실질적으로 동일한 레벨의 보조접지전압Vsss가 출력된다. 한편, 상기 보보전원전압 발생기에 접속된 메모리블럭이 비선택되었을 경우에는, 상기 블럭선택신호BBLi와 동작제어신호 CLK는 모두 로우상태로 디스에이블되고 상기 프리차아지 신호는 로우상태로 인에이블된다. 따라서, NAND 게이트610의 출력은 하이상태가 되어 PMOS 트랜지스터620과 NMOS 트랜지스터630은 모두 턴-오프되며, 트랜지스터650, 670, 680은 모두 턴-온되어 노드N1과 노드N2의 전압을 노드N3에 인가되는 전압VBL로 프리차아지 시킨다. 따라서 제6도에 보인 것과 같이 메모리블럭이 비선택될 시 제3도의 비트라인쌍은 상기 전압 VBL로 프리차아지되어 있게 된다.
제7도는 본 발명에 따른 반도체 메모리장치용 비트라인 감지증폭기의 다른 실시예를 나타낸다. 이 실시예에서는 제3도의 PMOS 트랜지스터P5과 인버터l1을 논리적으로 이에 상응하는 동작을 수행하는 NMOS 트랜지스터N6로 대치하여 구성소자의 수를 줄이므로써 회로의 레이아웃을 용이하게한 구성이며, 그 외의 구성과 동작은 제3도에 도시된 비트라인 감지증폭기와 동일한다.
상술한 바와 같이, 본 발명에 따른 비트라인 감지증폭기는 컬럼선택신호CSL에 따라서 보조전원전압Vccs과 보조접지전압Vsss를 각각 P형 및 N형 보조센스앰프에 공급하므로써 비트라인쌍의 미약한 전위차가 기생용량이 비교적 큰 입출력라인쌍과 신속하게 차아지 쉐어링을 이루게 되므로 회로의 전반적인 동작속도가 향상되는 잇점이 있다.
이상 본 발명의 작용효과를 상술한 바람직한 실시예를 통하여 상세히 설명하였지만 이는 본 발명의 착상에 따른 일예에 지나지 않으며, 당해 기술분야에 통상의 지식을 가진 자라면 본 발명의 기본적인 사상을 이탈함 없이 다양한 변경을 가할 수 있을 것이다.

Claims (4)

  1. 로우어드레스에 응답하여 선택된 메모리쎌에 축적된 데이타의 논리상태를 감지 및 증폭하여 비트라인쌍으로 출력하는 센스앰프와, 컬럼 선택신호에 응답하여 상기 비트라인쌍의 출력 데이타를 해당하는 입출력라인쌍으로 전달하는 전달수단을 가지는 반도체 메모리장치에 있어서,
    상기 선택된 메모리셀을 포함하는 메모리블럭을 선택하기 위한 블럭선택신호에 응답하여 보조전원전압과 보조접지전압을 제공하기 위한 보조전원전압 발생회로와;
    상기 보조전원전압과 보조접지전압을 공급받으며 상기 컬럼 선택신호에 응답하여 상기 비트라인쌍 및 입출력라인쌍에 전위차형태로 나타난 데이타를 상기 보조전원전압과 보조접지전압 레벨로 변환시키기 위한 보조센스앰프를 구비함을 특징으로 하는 비트라인 감지증폭기.
  2. 제1항에 있어서, 상기 보조센스앰프가
    상기 보조전원전압을 공급받으며 상기 컬럼선택신호에 응답하여 비트라인의 전위를 상기 보조전원전압 레벨로 변환시키기 위한 제 1 보조센스앰프와;
    상기 보조접지전압을 공급받으며 상기 컬럼선택신호에 응답하여 비트라인의 전위를 상기 보조접지전압 레벨로 변환시키기 위한 제 2보조센스앰프를 구비함을 특징으로 하는 비트라인 감지증폭기.
  3. 제1항에 있어서, 상기 보조전원전압 발생회로가,
    상기 블럭선택신호가 활성화될 시 상기 보조전원전압과 보조접지전압을 발생하며, 상기 블럭선택신호가 비활성화될 시 상기 보조전원전압과 보조접지전압의 중간레벨에 상당하는 전위로 출력전압을 등화 및 프리차아지 하는 프리차아지회로를 더 구비함을 특징을하는 비트라인 감지증폭기
  4. 제3항에 있어서, 상기 보조전원전압 발생회로가,
    상기 블럭선택신호와 상기 보조전원전압 발생회로의 동작을 제어하기 위한 제어신호에 응답하여 소정의 논리신호를 발생하기 위한 논리신호 발생수단과;
    상기 논리신호 발생수단의 출력에 응답하여 전원전압과 실질적으로 동일한레벨을 가지는 상기 보조전원전압을 출력하기 위한 보조전원전압 발생수단과;
    상기 논리신호 발생수단의 출력에 응답하여 접지전압과 실질적으로 동일한 레벨을 가지는 상기 보조접지전압을 출력하기 위한 보조접지전압 발생수단과;
    상기 보조전원전압 발생수단과 상기 보조접지전압 발생수단 사이에 연결되고 소정의 프리차아지 신호에 응답하여 상기 보조전원전압과 상기 보조접지전압의 중간레벨에 상당하는 전압으로 출력전압을 등화 및 프리차아지 시키기 위한 프리차아지수단을 구비함을 특징으로 하는 비트라인 감지증폭기.
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