JP2001084767A - センスアンプ - Google Patents
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリの高速増幅と高速再書き込みを可能に
するセンスアンプを提供する。 【解決手段】 一対の信号線（ＢＭ（ＢＬ）、／ＢＭ
（／ＢＬ））間の電位差を検出し増幅するためのセンス
アンプであって、前記一対の信号線間に、第１のプルダ
ウン回路（Ｎ２０、Ｎ２１）とプルアップ回路（Ｐ１
０、Ｐ１１）と第２のプルダウン回路（Ｎ２８、Ｎ２
９）とが順に配置された構成を有し、前記プルアップ回
路（Ｐ１０、Ｐ１１）は、フリップフロップを構成する
一対のＰ型ＦＥＴ（Ｐ１０、Ｐ１１）を含み、該一対の
Ｐ型ＦＥＴのソースがともに第１の定電圧源（Ｖｄ）に
直接接続されているセンスアンプである。
するセンスアンプを提供する。 【解決手段】 一対の信号線（ＢＭ（ＢＬ）、／ＢＭ
（／ＢＬ））間の電位差を検出し増幅するためのセンス
アンプであって、前記一対の信号線間に、第１のプルダ
ウン回路（Ｎ２０、Ｎ２１）とプルアップ回路（Ｐ１
０、Ｐ１１）と第２のプルダウン回路（Ｎ２８、Ｎ２
９）とが順に配置された構成を有し、前記プルアップ回
路（Ｐ１０、Ｐ１１）は、フリップフロップを構成する
一対のＰ型ＦＥＴ（Ｐ１０、Ｐ１１）を含み、該一対の
Ｐ型ＦＥＴのソースがともに第１の定電圧源（Ｖｄ）に
直接接続されているセンスアンプである。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、一対の信
号線間の電位差を検出し増幅するためのセンスアンプに
関し、さらに詳しく言えば、ＤＲＡＭセルが接続された
一対のビットラインの微小電位差（信号）を検出し増幅
するためのＤＲＡＭビットラインセンスアンプに関す
る。
号線間の電位差を検出し増幅するためのセンスアンプに
関し、さらに詳しく言えば、ＤＲＡＭセルが接続された
一対のビットラインの微小電位差（信号）を検出し増幅
するためのＤＲＡＭビットラインセンスアンプに関す
る。
【０００２】
【従来の技術】従来のＤＲＡＭのセンスアンプは、高密
度化、雑音耐性、低電力特性から、共有ＣＭＯＳセンス
アンプによる折り返しビットラインからなる、いわゆ
る”Ｖｄ／２”（Ｖｄは電源電圧）プリチャージ方式が
主流である。
度化、雑音耐性、低電力特性から、共有ＣＭＯＳセンス
アンプによる折り返しビットラインからなる、いわゆ
る”Ｖｄ／２”（Ｖｄは電源電圧）プリチャージ方式が
主流である。
【０００３】図１は、従来の”Ｖｄ／２”プリチャージ
方式の回路構成を示した図である。なお、図１では、カ
ラム選択ゲートは、説明に不要であるため省略してあ
る。中央にセンスアンプノード（ＢＭ、／ＢＭ）に接続
されたＣＭＯＳセンスアンプ（Ｎ１、Ｐ１、Ｎ２、Ｐ
２）がある。センスアンプノード（ＢＭ、／ＢＭ）は、
ＮＭＯＳアイソレータ（Ｎ３、Ｎ４、Ｎ５、Ｎ６）を介
して左右のビットライン（ＢＬＩ、／ＢＬＩ、ＢＬｒ、
／ＢＬｒ）に接続されている。このＮＭＯＳアイソレー
タ（Ｎ３、Ｎ４、Ｎ５、Ｎ６）により、ＣＭＯＳセンス
アンプ（Ｎ１、Ｐ１、Ｎ２、Ｐ２）は、ビットライン
（ＢＬＩ、／ＢＬＩ、ＢＬｒ、／ＢＬｒ）に接続されて
いるＤＲＡＭセルアレイと分離制御される。
方式の回路構成を示した図である。なお、図１では、カ
ラム選択ゲートは、説明に不要であるため省略してあ
る。中央にセンスアンプノード（ＢＭ、／ＢＭ）に接続
されたＣＭＯＳセンスアンプ（Ｎ１、Ｐ１、Ｎ２、Ｐ
２）がある。センスアンプノード（ＢＭ、／ＢＭ）は、
ＮＭＯＳアイソレータ（Ｎ３、Ｎ４、Ｎ５、Ｎ６）を介
して左右のビットライン（ＢＬＩ、／ＢＬＩ、ＢＬｒ、
／ＢＬｒ）に接続されている。このＮＭＯＳアイソレー
タ（Ｎ３、Ｎ４、Ｎ５、Ｎ６）により、ＣＭＯＳセンス
アンプ（Ｎ１、Ｐ１、Ｎ２、Ｐ２）は、ビットライン
（ＢＬＩ、／ＢＬＩ、ＢＬｒ、／ＢＬｒ）に接続されて
いるＤＲＡＭセルアレイと分離制御される。
【０００４】図１の回路は、さらにＮＭＯＳアイソレー
タ（Ｎ３、Ｎ４、Ｎ５、Ｎ６）の外側に、ビットライン
をプリチャージするためのプリチャージ回路（Ｎ１０、
Ｎ１１、Ｎ１２、Ｎ１３）と、ビットラインの電位を等
価するためのイコライザ回路（Ｎ８、Ｎ９）を有してい
る。また、ＮＭＯＳセットドライバー（Ｎ７）は、共用
ドライバとして、複数のＣＭＯＳセンスアンプのＮＭＯ
Ｓ（Ｎ１、Ｎ２）のソースに接続されている。同様に、
ＰＭＯＳセットドライバー（Ｐ３）が、共用ドライバと
して、複数のＣＭＯＳセンスアンプのＰＭＯＳ（Ｐ１、
Ｐ２）のソースに接続されている。なお、ＮＭＯＳセッ
トドライバー（Ｎ７）はグランドに接続され、ＰＭＯＳ
セットドライバー（Ｐ３）は定電圧源（Ｖｄ）に接続さ
れている。
タ（Ｎ３、Ｎ４、Ｎ５、Ｎ６）の外側に、ビットライン
をプリチャージするためのプリチャージ回路（Ｎ１０、
Ｎ１１、Ｎ１２、Ｎ１３）と、ビットラインの電位を等
価するためのイコライザ回路（Ｎ８、Ｎ９）を有してい
る。また、ＮＭＯＳセットドライバー（Ｎ７）は、共用
ドライバとして、複数のＣＭＯＳセンスアンプのＮＭＯ
Ｓ（Ｎ１、Ｎ２）のソースに接続されている。同様に、
ＰＭＯＳセットドライバー（Ｐ３）が、共用ドライバと
して、複数のＣＭＯＳセンスアンプのＰＭＯＳ（Ｐ１、
Ｐ２）のソースに接続されている。なお、ＮＭＯＳセッ
トドライバー（Ｎ７）はグランドに接続され、ＰＭＯＳ
セットドライバー（Ｐ３）は定電圧源（Ｖｄ）に接続さ
れている。
【０００５】図２は図１の回路のタイミングチャートを
示した図である。以下、図１及び図２を参照しながら図
１の従来回路の動作を説明する。まず、プリチャージ時
または非選択時に、プリチャージ信号（ＰＲｌ、ＰＲ
ｒ）がともにＨｉを保持する。ＮＭＯＳトランジスタ
（Ｎ７からＮ１２）が全てＯＮ（導通）する結果、全て
のビットラインペアは、（Ｖｄ／２）にプリチャージさ
れる。また分離制御信号（ＩＳＯｌ、ＩＳＯｒ）もＨｉ
を保持する。ＮＭＯＳアイソレータ（Ｎ３、Ｎ４、Ｎ
５、Ｎ６）が全てＯＮ（導通）して、センスアンプノー
ド（ＢＭ、／ＢＭ）も同時にプリチャージされる。この
時、セット信号ＮＳＥＴはＬｏｗであり、ＮＭＯＳセッ
トドライバー（Ｎ７）はＯＦＦ（非導通）している。ま
た、セット信号ＰＳＥＴはＨｉであり、ＰＭＯＳセット
ドライバー（Ｐ３）もＯＦＦ（非導通）している。
示した図である。以下、図１及び図２を参照しながら図
１の従来回路の動作を説明する。まず、プリチャージ時
または非選択時に、プリチャージ信号（ＰＲｌ、ＰＲ
ｒ）がともにＨｉを保持する。ＮＭＯＳトランジスタ
（Ｎ７からＮ１２）が全てＯＮ（導通）する結果、全て
のビットラインペアは、（Ｖｄ／２）にプリチャージさ
れる。また分離制御信号（ＩＳＯｌ、ＩＳＯｒ）もＨｉ
を保持する。ＮＭＯＳアイソレータ（Ｎ３、Ｎ４、Ｎ
５、Ｎ６）が全てＯＮ（導通）して、センスアンプノー
ド（ＢＭ、／ＢＭ）も同時にプリチャージされる。この
時、セット信号ＮＳＥＴはＬｏｗであり、ＮＭＯＳセッ
トドライバー（Ｎ７）はＯＦＦ（非導通）している。ま
た、セット信号ＰＳＥＴはＨｉであり、ＰＭＯＳセット
ドライバー（Ｐ３）もＯＦＦ（非導通）している。
【０００６】ここで図１の左側のセルアレーが動作を開
始したとする。まずプリチャージ信号（ＰＲｌ）がＬｏ
ｗになる。左側のプリチャージ回路のＮＭＯＳ（Ｎ１
０、Ｎ１１）がＯＦＦし、左側ビットラインペアー（Ｂ
ＬＩ、／ＢＬＩ）のプリチャージが終了する。同時に、
分離制御信号（ＩＳＯｒ）がＬｏｗになる。ＮＭＯＳア
イソレータ（Ｎ５、Ｎ６）はＯＦＦし、右側ビットライ
ンペアー（ＢＬｒ、／ＢＬｒ）はＣＭＯＳセンスアンプ
から分離される。セルのデータがビットライン（ＢＬ
Ｉ、／ＢＬＩ）に現れた後、セット信号ＮＳＥＴをＨ
ｉ、セット信号ＰＳＥＴをＬｏｗにする。ＮＭＯＳセッ
トドライバー（Ｎ７）とＰＭＯＳセットドライバー（Ｐ
３）は共にＯＮ（導通）し、ＣＭＯＳセンスアンプによ
り、ビットラインペアー（ＢＬＩ、／ＢＬＩ）上の電位
差（セルデータ）は増幅される。ビットラインペアー
（ＢＬＩ、／ＢＬＩ）がグランド（Ｇｎｄ）とＶｄの電
圧レベルに達した後、再びプリチャージ動作に入り、一
連の動作は終了する。なお、右側のセルアレイの動作も
同様である。
始したとする。まずプリチャージ信号（ＰＲｌ）がＬｏ
ｗになる。左側のプリチャージ回路のＮＭＯＳ（Ｎ１
０、Ｎ１１）がＯＦＦし、左側ビットラインペアー（Ｂ
ＬＩ、／ＢＬＩ）のプリチャージが終了する。同時に、
分離制御信号（ＩＳＯｒ）がＬｏｗになる。ＮＭＯＳア
イソレータ（Ｎ５、Ｎ６）はＯＦＦし、右側ビットライ
ンペアー（ＢＬｒ、／ＢＬｒ）はＣＭＯＳセンスアンプ
から分離される。セルのデータがビットライン（ＢＬ
Ｉ、／ＢＬＩ）に現れた後、セット信号ＮＳＥＴをＨ
ｉ、セット信号ＰＳＥＴをＬｏｗにする。ＮＭＯＳセッ
トドライバー（Ｎ７）とＰＭＯＳセットドライバー（Ｐ
３）は共にＯＮ（導通）し、ＣＭＯＳセンスアンプによ
り、ビットラインペアー（ＢＬＩ、／ＢＬＩ）上の電位
差（セルデータ）は増幅される。ビットラインペアー
（ＢＬＩ、／ＢＬＩ）がグランド（Ｇｎｄ）とＶｄの電
圧レベルに達した後、再びプリチャージ動作に入り、一
連の動作は終了する。なお、右側のセルアレイの動作も
同様である。
【０００７】この図１の従来の回路方式は、その回路構
成から、センスアンプのＨｉ（Ｖｄ）側の増幅および、
セルへのＨｉデータの再書き込みに時間を要するという
問題点がある。すなわち、図１の回路は、図２（上部の
波形）に示すように、センスアンプの増幅時にビットラ
イン（ＢＬＩ）がＶｄ電圧レベルに達するまでに長い時
間を要するという問題がある。その理由は、ビットライ
ン（ＢＬＩ）がＮＭＯＳアイソレター（Ｎ３）及びセン
スアンプのＰＭＯＳ（Ｐ１）を介し、多数のセンスアン
プが並列に結ばれた後にあるＰＭＯＳセットドライバー
（Ｐ３）により充電されるために、トータルのビットラ
イン負荷に対する、これらの直列結合されたトランジス
ター（Ｎ３、Ｐ１、Ｐ３）の電流駆動力が不十分となっ
てしまうからである。すなわち、トランジスター（Ｎ
３、Ｐ１、Ｐ３）の高速動作を確保できなくなり、Ｖｄ
電圧源からビットライン（ＢＬＩ）への電流（電力）供
給に長い時間を要してしまうからである。
成から、センスアンプのＨｉ（Ｖｄ）側の増幅および、
セルへのＨｉデータの再書き込みに時間を要するという
問題点がある。すなわち、図１の回路は、図２（上部の
波形）に示すように、センスアンプの増幅時にビットラ
イン（ＢＬＩ）がＶｄ電圧レベルに達するまでに長い時
間を要するという問題がある。その理由は、ビットライ
ン（ＢＬＩ）がＮＭＯＳアイソレター（Ｎ３）及びセン
スアンプのＰＭＯＳ（Ｐ１）を介し、多数のセンスアン
プが並列に結ばれた後にあるＰＭＯＳセットドライバー
（Ｐ３）により充電されるために、トータルのビットラ
イン負荷に対する、これらの直列結合されたトランジス
ター（Ｎ３、Ｐ１、Ｐ３）の電流駆動力が不十分となっ
てしまうからである。すなわち、トランジスター（Ｎ
３、Ｐ１、Ｐ３）の高速動作を確保できなくなり、Ｖｄ
電圧源からビットライン（ＢＬＩ）への電流（電力）供
給に長い時間を要してしまうからである。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の問題点を解消することである。具体的に
は、従来の”Ｖｄ／２”プリチャージ方式の利点を損な
うことなく、わずかなレイアウト面積の増加で、高速増
幅と高速再書き込みを可能にするセンスアンプを提供す
ることである。
した従来技術の問題点を解消することである。具体的に
は、従来の”Ｖｄ／２”プリチャージ方式の利点を損な
うことなく、わずかなレイアウト面積の増加で、高速増
幅と高速再書き込みを可能にするセンスアンプを提供す
ることである。
【０００９】さらに、本発明の目的は、高速増幅と高速
再書き込みを可能にするセンスアンプにより、ＤＲＡＭ
のサイクルタイムの高速化を図ることである。
再書き込みを可能にするセンスアンプにより、ＤＲＡＭ
のサイクルタイムの高速化を図ることである。
【００１０】
【課題を解決するための手段】本発明によれば、一対の
信号線（ＢＭ（ＢＬ）、／ＢＭ（／ＢＬ））間の電位差
を検出し増幅するためのセンスアンプであって、前記一
対の信号線間に、第１のプルダウン回路（Ｎ２０、Ｎ２
１）とプルアップ回路（Ｐ１０、Ｐ１１）と第２のプル
ダウン回路（Ｎ２８、Ｎ２９）とが順に配置された構成
を有し、前記プルアップ回路（Ｐ１０、Ｐ１１）は、フ
リップフロップを構成する一対のＰ型ＦＥＴ（Ｐ１０、
Ｐ１１）を含み、該一対のＰ型ＦＥＴのソースがともに
第１の定電圧源（Ｖｄ）に直接接続されている、センス
アンプが提供される。
信号線（ＢＭ（ＢＬ）、／ＢＭ（／ＢＬ））間の電位差
を検出し増幅するためのセンスアンプであって、前記一
対の信号線間に、第１のプルダウン回路（Ｎ２０、Ｎ２
１）とプルアップ回路（Ｐ１０、Ｐ１１）と第２のプル
ダウン回路（Ｎ２８、Ｎ２９）とが順に配置された構成
を有し、前記プルアップ回路（Ｐ１０、Ｐ１１）は、フ
リップフロップを構成する一対のＰ型ＦＥＴ（Ｐ１０、
Ｐ１１）を含み、該一対のＰ型ＦＥＴのソースがともに
第１の定電圧源（Ｖｄ）に直接接続されている、センス
アンプが提供される。
【００１１】
【発明の実施の形態】以下、図面を参照しながら本発明
のセンスアンプについて詳細に説明する。なお、以下の
説明は、ＭＯＳトランジスタを用いた実施例について説
明しているが、本発明はこれに限定されるものではな
く、他のＦＥＴ等のスイッチング素子を用いて実施する
ことも可能であることは言うまでもない。
のセンスアンプについて詳細に説明する。なお、以下の
説明は、ＭＯＳトランジスタを用いた実施例について説
明しているが、本発明はこれに限定されるものではな
く、他のＦＥＴ等のスイッチング素子を用いて実施する
ことも可能であることは言うまでもない。
【００１２】図３は、本発明のセンスアンプの一実施例
を示した図である。なお、図３では、カラム選択ゲート
は、説明に不要であるため省略してある。中央にセンス
アンプノード（ＢＭ、／ＢＭ）に接続された共用のプル
アップ回路をなすＰＭＯＳセンスアンプ（Ｐ１０、Ｐ１
１）がある。ＰＭＯＳ（Ｐ１０、Ｐ１１）のソースは直
接定電圧源Ｖｄに接続されている。ＰＭＯＳセンスアン
プ（Ｐ１０、Ｐ１１）の隣には、センスアンプノード
（ＢＭ、／ＢＭ）の電位を等価するためのＮＭＯＳセン
スアンプイコライザー（Ｎ３６）がある。センスアンプ
ノード（ＢＭ、／ＢＭ）は、ＮＭＯＳアイソレータ（Ｎ
２２、Ｎ２３、Ｎ２４、Ｎ２５）を介して左右のビット
ライン（ＢＬＩ、／ＢＬＩ、ＢＬｒ、／ＢＬｒ）に接続
されている。ＮＭＯＳアイソレータ（Ｎ２２、Ｎ２３、
Ｎ２４、Ｎ２５）の隣（外側）には、左右単独のプルダ
ウン回路をなすＮＭＯＳセンスアンプ（Ｎ２０、Ｎ２
１）、（Ｎ２８、Ｎ２９）がある。ＮＭＯＳアイソレー
タ（Ｎ２２、Ｎ２３）、（Ｎ２４、Ｎ２５）により、Ｐ
ＭＯＳセンスアンプ（Ｐ１０、Ｐ１１）は、ビットライ
ン（ＢＬＩ、／ＢＬＩ、ＢＬｒ、／ＢＬｒ）に接続され
ているＤＲＡＭセルアレイおよびＮＭＯＳセンスアンプ
（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２９）と分離制御さ
れる。
を示した図である。なお、図３では、カラム選択ゲート
は、説明に不要であるため省略してある。中央にセンス
アンプノード（ＢＭ、／ＢＭ）に接続された共用のプル
アップ回路をなすＰＭＯＳセンスアンプ（Ｐ１０、Ｐ１
１）がある。ＰＭＯＳ（Ｐ１０、Ｐ１１）のソースは直
接定電圧源Ｖｄに接続されている。ＰＭＯＳセンスアン
プ（Ｐ１０、Ｐ１１）の隣には、センスアンプノード
（ＢＭ、／ＢＭ）の電位を等価するためのＮＭＯＳセン
スアンプイコライザー（Ｎ３６）がある。センスアンプ
ノード（ＢＭ、／ＢＭ）は、ＮＭＯＳアイソレータ（Ｎ
２２、Ｎ２３、Ｎ２４、Ｎ２５）を介して左右のビット
ライン（ＢＬＩ、／ＢＬＩ、ＢＬｒ、／ＢＬｒ）に接続
されている。ＮＭＯＳアイソレータ（Ｎ２２、Ｎ２３、
Ｎ２４、Ｎ２５）の隣（外側）には、左右単独のプルダ
ウン回路をなすＮＭＯＳセンスアンプ（Ｎ２０、Ｎ２
１）、（Ｎ２８、Ｎ２９）がある。ＮＭＯＳアイソレー
タ（Ｎ２２、Ｎ２３）、（Ｎ２４、Ｎ２５）により、Ｐ
ＭＯＳセンスアンプ（Ｐ１０、Ｐ１１）は、ビットライ
ン（ＢＬＩ、／ＢＬＩ、ＢＬｒ、／ＢＬｒ）に接続され
ているＤＲＡＭセルアレイおよびＮＭＯＳセンスアンプ
（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２９）と分離制御さ
れる。
【００１３】図３の回路は、さらにＮＭＯＳセンスアン
プ（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２９）の外側に、
ビットラインをプリチャージするためのプリチャージ回
路（Ｎ３２、Ｎ３３）、（Ｎ３４、Ｎ３５）と、ビット
ラインの電位を等価するためのイコライザ回路（Ｎ３
０、Ｎ３１）を有している。また、ＮＭＯＳセットドラ
イバー（Ｎ２６、Ｎ２７）は、共用ドライバとして、複
数のＮＭＯＳセンスアンプ（Ｎ２０、Ｎ２１）、（Ｎ２
８、Ｎ２９）のソースに接続されている。なお、図３で
は、図１の従来例と違って、ＰＭＯＳセットドライバー
は存在しない。ＮＭＯＳセットドライバー（Ｎ２６、Ｎ
２７）はグランドに接続されている。
プ（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２９）の外側に、
ビットラインをプリチャージするためのプリチャージ回
路（Ｎ３２、Ｎ３３）、（Ｎ３４、Ｎ３５）と、ビット
ラインの電位を等価するためのイコライザ回路（Ｎ３
０、Ｎ３１）を有している。また、ＮＭＯＳセットドラ
イバー（Ｎ２６、Ｎ２７）は、共用ドライバとして、複
数のＮＭＯＳセンスアンプ（Ｎ２０、Ｎ２１）、（Ｎ２
８、Ｎ２９）のソースに接続されている。なお、図３で
は、図１の従来例と違って、ＰＭＯＳセットドライバー
は存在しない。ＮＭＯＳセットドライバー（Ｎ２６、Ｎ
２７）はグランドに接続されている。
【００１４】図３の本発明の構成と図１の従来構成との
違いは、（１）左右単独のプルダウン回路をなすＮＭＯ
Ｓセンスアンプ（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２
９）および左右単独のＮＭＯＳセットドライバー（Ｎ２
６、Ｎ２７）を設けたこと、（２）ＮＭＯＳセンスアン
プイコライザー（Ｎ３６）をセンスアンプノード（Ｂ
Ｍ、／ＢＭ）間に設けたこと、および（３）ＰＭＯＳセ
ットドライバーを削除し、ＰＭＯＳセンスアンプ（Ｐ１
０、Ｐ１１）のソースを直接定電圧源Ｖｄに接続したこ
と、である。
違いは、（１）左右単独のプルダウン回路をなすＮＭＯ
Ｓセンスアンプ（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２
９）および左右単独のＮＭＯＳセットドライバー（Ｎ２
６、Ｎ２７）を設けたこと、（２）ＮＭＯＳセンスアン
プイコライザー（Ｎ３６）をセンスアンプノード（Ｂ
Ｍ、／ＢＭ）間に設けたこと、および（３）ＰＭＯＳセ
ットドライバーを削除し、ＰＭＯＳセンスアンプ（Ｐ１
０、Ｐ１１）のソースを直接定電圧源Ｖｄに接続したこ
と、である。
【００１５】図４は図３の回路のタイミングチャートを
示した図である。以下、図３及び図４を参照しながら図
３の回路の動作を説明する。まず、プリチャージ時に、
プリチャージ信号（ＰＲｌ、ＰＲｒ）がともにＨｉを保
持する。ＮＭＯＳトランジスタ（Ｎ３２からＮ３５）が
全てＯＮ（導通）する結果、全てのビットラインペア
は、（Ｖｄ／２）にプリチャージされる。また、イコラ
イズ信号（ＰＲｃ）もＨｉを保持し、ＰＭＯＳセンスア
ンプノード（ＢＭ、／ＢＭ）もイコライズされる。この
時、分離制御信号（ＩＳＯｌ、ＩＳＯｒ）はＬｏｗを保
持し、ＮＭＯＳアイソレータ（Ｎ２２、Ｎ２３）、（Ｎ
２４、Ｎ２５）は全てＯＦＦ（非導通）する。ＰＭＯＳ
センスアンプ（Ｐ１０、Ｐ１１）は左右のＮＭＯＳセン
スアンプ（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２９）と分
離される。
示した図である。以下、図３及び図４を参照しながら図
３の回路の動作を説明する。まず、プリチャージ時に、
プリチャージ信号（ＰＲｌ、ＰＲｒ）がともにＨｉを保
持する。ＮＭＯＳトランジスタ（Ｎ３２からＮ３５）が
全てＯＮ（導通）する結果、全てのビットラインペア
は、（Ｖｄ／２）にプリチャージされる。また、イコラ
イズ信号（ＰＲｃ）もＨｉを保持し、ＰＭＯＳセンスア
ンプノード（ＢＭ、／ＢＭ）もイコライズされる。この
時、分離制御信号（ＩＳＯｌ、ＩＳＯｒ）はＬｏｗを保
持し、ＮＭＯＳアイソレータ（Ｎ２２、Ｎ２３）、（Ｎ
２４、Ｎ２５）は全てＯＦＦ（非導通）する。ＰＭＯＳ
センスアンプ（Ｐ１０、Ｐ１１）は左右のＮＭＯＳセン
スアンプ（Ｎ２０、Ｎ２１）、（Ｎ２８、Ｎ２９）と分
離される。
【００１６】ここで図３の左側のセルアレーが動作を開
始したとする。まずプリチャージ信号（ＰＲｌ）がＬｏ
ｗになる。左側のプリチャージ回路のＮＭＯＳ（Ｎ３
２、Ｎ３３）がＯＦＦし、左側ビットラインペアー（Ｂ
ＬＩ、／ＢＬＩ）のプリチャージが終了する。セルのデ
ータがビットライン（ＢＬＩ、／ＢＬＩ）に現れた後、
セット信号（ＮＳＥＴ）をＨｉにして、左側のＮＭＯＳ
セットドライバー（Ｎ２６）をＯＮ（導通）させ、ＮＭ
ＯＳセンスアンプ（Ｎ２０、Ｎ２１）によるビットライ
ンペアー（ＢＬＩ、／ＢＬＩ）上の電位差（セルデー
タ）の増幅を開始する。この増幅の開始の後、分離制御
信号（ＩＳＯｌ）をＨｉにして、ＮＭＯＳアイソレータ
（Ｎ２２、Ｎ２３）をＯＮ（導通）させて、ビットライ
ン（ＢＬＩ、／ＢＬＩ）の”Ｈｉ”レベルの再書き込み
を始める。なお、分離制御信号（ＩＳＯｌ）の”Ｈｉ”
電圧レベルは、従来方式と同様にブーストされた高い電
圧である。ビットラインペアー（ＢＬＩ、／ＢＬＩ）が
グランド（Ｇｎｄ）とＶｄ電圧レベルに達した後、再び
プリチャージ動作に入り、一連の動作は終了する。右側
のセルアレイの動作も同様である。なお、図３の回路と
図１の従来回路とのタイミング制御上の大きな違いは、
図２および図４からわかるように、分離制御信号（ＩＳ
ＯｌとＩＳＯｒ）のタイミングの違いである。
始したとする。まずプリチャージ信号（ＰＲｌ）がＬｏ
ｗになる。左側のプリチャージ回路のＮＭＯＳ（Ｎ３
２、Ｎ３３）がＯＦＦし、左側ビットラインペアー（Ｂ
ＬＩ、／ＢＬＩ）のプリチャージが終了する。セルのデ
ータがビットライン（ＢＬＩ、／ＢＬＩ）に現れた後、
セット信号（ＮＳＥＴ）をＨｉにして、左側のＮＭＯＳ
セットドライバー（Ｎ２６）をＯＮ（導通）させ、ＮＭ
ＯＳセンスアンプ（Ｎ２０、Ｎ２１）によるビットライ
ンペアー（ＢＬＩ、／ＢＬＩ）上の電位差（セルデー
タ）の増幅を開始する。この増幅の開始の後、分離制御
信号（ＩＳＯｌ）をＨｉにして、ＮＭＯＳアイソレータ
（Ｎ２２、Ｎ２３）をＯＮ（導通）させて、ビットライ
ン（ＢＬＩ、／ＢＬＩ）の”Ｈｉ”レベルの再書き込み
を始める。なお、分離制御信号（ＩＳＯｌ）の”Ｈｉ”
電圧レベルは、従来方式と同様にブーストされた高い電
圧である。ビットラインペアー（ＢＬＩ、／ＢＬＩ）が
グランド（Ｇｎｄ）とＶｄ電圧レベルに達した後、再び
プリチャージ動作に入り、一連の動作は終了する。右側
のセルアレイの動作も同様である。なお、図３の回路と
図１の従来回路とのタイミング制御上の大きな違いは、
図２および図４からわかるように、分離制御信号（ＩＳ
ＯｌとＩＳＯｒ）のタイミングの違いである。
【００１７】図５は本発明のセンスアンプの動作のシミ
ュレーション結果を示す図である。図５では、ＮＭＯＳ
セットドライバー（Ｎ２６、Ｎ２７）のセット信号（Ｎ
ＳＥＴ）をＯＮ（Ｈｉ）にしてからのビットライン（セ
ル出力）の電位変動のシミュレーション結果が示されて
いる。図５から、セット信号（ＮＳＥＴ）ＯＮからビッ
トライン（セル出力）の電位が電源電圧Ｖｄの９５％に
至る時間は、従来方式（Ｂ）では約１２ｎｓかかるのに
対して、本発明の新方式（Ａ）では約６ｎｓとなり、約
５０％の改善（速度向上）が見られる。この本発明にお
ける駆動速度の向上は、従来のＰＭＯＳセットドライバ
ー（図１のＰ３）を削除し、ＰＭＯＳセンスアンプ（Ｐ
１０、Ｐ１１）のソースを直接ＤＣ電源（Ｖｄ）に接続
していることに依るところが大きい。
ュレーション結果を示す図である。図５では、ＮＭＯＳ
セットドライバー（Ｎ２６、Ｎ２７）のセット信号（Ｎ
ＳＥＴ）をＯＮ（Ｈｉ）にしてからのビットライン（セ
ル出力）の電位変動のシミュレーション結果が示されて
いる。図５から、セット信号（ＮＳＥＴ）ＯＮからビッ
トライン（セル出力）の電位が電源電圧Ｖｄの９５％に
至る時間は、従来方式（Ｂ）では約１２ｎｓかかるのに
対して、本発明の新方式（Ａ）では約６ｎｓとなり、約
５０％の改善（速度向上）が見られる。この本発明にお
ける駆動速度の向上は、従来のＰＭＯＳセットドライバ
ー（図１のＰ３）を削除し、ＰＭＯＳセンスアンプ（Ｐ
１０、Ｐ１１）のソースを直接ＤＣ電源（Ｖｄ）に接続
していることに依るところが大きい。
【００１８】この本発明の方式は従来方式に比べて２倍
のＮＭＯＳセンスアンプを必要とする。しかし、ＮＭＯ
Ｓセンスアンプは、ＮＭＯＳアイソレータを介さずに、
直接ビットラインペアーと接続しているので、ビットラ
インに対する同じ駆動力を保持したままでＮＭＯＳトラ
ンジスターサイズを小型化できる。したがって、回路の
レイアウト面積を比べると、従来方式のセンスアンプ回
路に対して、本発明によるセンスアンプ回路は５％程度
の増加に抑えることができる。よって、本発明のセンス
アンプによれば、わずかなレイアウト面積の増加で、高
速増幅と高速再書き込みが可能となる。その結果、ＤＲ
ＡＭのサイクルタイムの高速化を図ることができる。
のＮＭＯＳセンスアンプを必要とする。しかし、ＮＭＯ
Ｓセンスアンプは、ＮＭＯＳアイソレータを介さずに、
直接ビットラインペアーと接続しているので、ビットラ
インに対する同じ駆動力を保持したままでＮＭＯＳトラ
ンジスターサイズを小型化できる。したがって、回路の
レイアウト面積を比べると、従来方式のセンスアンプ回
路に対して、本発明によるセンスアンプ回路は５％程度
の増加に抑えることができる。よって、本発明のセンス
アンプによれば、わずかなレイアウト面積の増加で、高
速増幅と高速再書き込みが可能となる。その結果、ＤＲ
ＡＭのサイクルタイムの高速化を図ることができる。
【図１】従来の”Ｖｄ／２”プリチャージ方式の回路構
成を示した図である。
成を示した図である。
【図２】図１の従来の回路のタイミングチャートを示し
た図である。
た図である。
【図３】本発明のセンスアンプの一実施例を示した図で
ある。
ある。
【図４】図３の本発明の回路のタイミングチャートを示
した図である。
した図である。
【図５】本発明のセンスアンプの動作のシミュレーショ
ン結果を示す図である。
ン結果を示す図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA15 BA05 BA07 BA10 CA07 CA11 CA16
Claims (5)
- 【請求項１】 一対の信号線間の電位差を検出し増幅す
るためのセンスアンプであって、 前記一対の信号線間に、第１のプルダウン回路とプルア
ップ回路と第２のプルダウン回路とが順に配置された構
成を有し、 前記プルアップ回路は、フリップフロップを構成する一
対のＰ型ＦＥＴを含み、該一対のＰ型ＦＥＴのソースが
ともに第１の定電圧源に直接接続されている、センスア
ンプ。 - 【請求項２】 さらに、前記第１のプルダウン回路と前
記プルアップ回路との間に配置された第１のトランスフ
ァゲート回路と、 前記プルアップ回路と前記第２のプルダウン回路の間に
配置された第２のトランスファゲート回路と、を有する
請求項１記載のセンスアンプ。 - 【請求項３】 さらに、前記一対の信号線間の電位を等
価するためのイコライザ回路を有し、該イコライザ回路
は、前記第１のトランスファゲート回路と前記プルアッ
プ回路との間、あるいは前記第２のトランスファゲート
回路と前記プルアップ回路との間のいずれか一方に配置
される、請求項２記載のセンスアンプ。 - 【請求項４】 さらに、前記一対の信号線をプリチャー
ジするためのプリチャージ回路を有し、 前記一対の信号線は、前記第１のトランスファゲート回
路を介してメモリセルが接続されている第１の一対のビ
ット線に接続され、前記第２のトランスファゲート回路
を介してメモリセルが接続されている第２の一対のビッ
ト線に接続されている、請求項３記載のセンスアンプ。 - 【請求項５】 前記第１のプルダウン回路は、フリップ
フロップを構成する第１の一対のＮ型ＦＥＴを含み、該
第１の一対のＮ型ＦＥＴのソースは第１のＮ型ＦＥＴセ
ットドライバを介して第２の定電圧源に接続され、ま
た、前記第２のプルダウン回路は、フリップフロップを
構成する第２の一対のＮ型ＦＥＴＮを含み、該第２の一
対のＮ型ＦＥＴのソースは第２のＮ型ＦＥＴセットドラ
イバを介して第２の定電圧源に接続され、 さらに、前記第１のトランスファゲート回路は、第３お
よび第４の２つのＮ型ＦＥＴを有し、該第３のＮ型ＦＥ
Ｔのドレインは前記一対の信号線の一方に接続され、ソ
ースは前記第１の一対のビット線の一方に接続され、該
第４のＮ型ＦＥＴのドレインは前記一対の信号線の他方
に接続され、ソースは前記第１の一対のビット線の他方
に接続され、また、前記第２のトランスファゲート回路
は、第５および第６の２つのＮ型ＦＥＴを有し、該第５
のＮ型ＦＥＴのドレインは前記一対の信号線の一方に接
続され、ソースは前記第２の一対のビット線の一方に接
続され、該第６のＮ型ＦＥＴのドレインは前記一対の信
号線の他方に接続され、ソースは前記第２の一対のビッ
ト線の他方に接続されている、請求項２ないし請求項４
いずれかに記載のセンスアンプ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24296699A JP2001084767A (ja) | 1999-08-30 | 1999-08-30 | センスアンプ |
| US09/636,475 US6252431B1 (en) | 1999-08-30 | 2000-08-10 | Shared PMOS sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24296699A JP2001084767A (ja) | 1999-08-30 | 1999-08-30 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001084767A true JP2001084767A (ja) | 2001-03-30 |
Family
ID=17096889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24296699A Pending JP2001084767A (ja) | 1999-08-30 | 1999-08-30 | センスアンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6252431B1 (ja) |
| JP (1) | JP2001084767A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954389B2 (en) | 2003-07-30 | 2005-10-11 | International Business Machines Corporation | Dynamic semiconductor storage device and method of reading and writing operations thereof |
| KR100693782B1 (ko) * | 2001-06-30 | 2007-03-12 | 주식회사 하이닉스반도체 | 센스앰프 드라이버 |
| US7616510B2 (en) | 2006-11-20 | 2009-11-10 | International Business Machines Corporation | Dynamic semiconductor storage device and method for operating same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0133973B1 (ko) * | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| KR0139496B1 (ko) * | 1994-06-21 | 1998-06-01 | 윤종용 | 반도체 메모리장치의 비트라인 감지증폭기 |
| DE19536486C2 (de) * | 1995-09-29 | 1997-08-07 | Siemens Ag | Bewerter- und Verstärkerschaltung |
| JP3672384B2 (ja) * | 1996-07-24 | 2005-07-20 | 沖電気工業株式会社 | センス回路 |
| JP3742191B2 (ja) * | 1997-06-06 | 2006-02-01 | 株式会社東芝 | 半導体集積回路装置 |
-
1999
- 1999-08-30 JP JP24296699A patent/JP2001084767A/ja active Pending
-
2000
- 2000-08-10 US US09/636,475 patent/US6252431B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100693782B1 (ko) * | 2001-06-30 | 2007-03-12 | 주식회사 하이닉스반도체 | 센스앰프 드라이버 |
| US6954389B2 (en) | 2003-07-30 | 2005-10-11 | International Business Machines Corporation | Dynamic semiconductor storage device and method of reading and writing operations thereof |
| US7616510B2 (en) | 2006-11-20 | 2009-11-10 | International Business Machines Corporation | Dynamic semiconductor storage device and method for operating same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6252431B1 (en) | 2001-06-26 |
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|---|---|---|---|
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