CN111863052B - 灵敏放大器、存储器和灵敏放大器的控制方法 - Google Patents

灵敏放大器、存储器和灵敏放大器的控制方法 Download PDF

Info

Publication number
CN111863052B
CN111863052B CN202010734502.2A CN202010734502A CN111863052B CN 111863052 B CN111863052 B CN 111863052B CN 202010734502 A CN202010734502 A CN 202010734502A CN 111863052 B CN111863052 B CN 111863052B
Authority
CN
China
Prior art keywords
sense amplifier
switch
offset
bit line
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010734502.2A
Other languages
English (en)
Other versions
CN111863052A (zh
Inventor
卢文娟
赵阳扩
何军
李新
应战
曹堪宇
彭春雨
吴秀龙
蔺智挺
陈军宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anhui University
Changxin Memory Technologies Inc
Original Assignee
Anhui University
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anhui University, Changxin Memory Technologies Inc filed Critical Anhui University
Priority to CN202010734502.2A priority Critical patent/CN111863052B/zh
Publication of CN111863052A publication Critical patent/CN111863052A/zh
Priority to PCT/CN2020/139656 priority patent/WO2022021777A1/zh
Priority to US17/472,805 priority patent/US11869624B2/en
Application granted granted Critical
Publication of CN111863052B publication Critical patent/CN111863052B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Dram (AREA)
  • Amplifiers (AREA)

Abstract

本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，放大模块用于读取第一位线或第二位线上存储单元的数据；第一偏移电压存储单元和第二偏移电压存储单元，分别与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第一偏移电压存储单元中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。本公开可以实现灵敏放大器的偏移消除。

Description

灵敏放大器、存储器和灵敏放大器的控制方法
技术领域
本公开涉及半导体存储器技术领域，具体而言，涉及一种灵敏放大器、存储器和灵敏放大器的控制方法。
背景技术
随着手机、平板、个人计算机等电子设备的普及，半导体存储器技术也得到了快速的发展。例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)、SRAM(StaticRandom-Access Memory，静态随机存取存储器)的存储器由于高密度、低功耗、低价格等优点，已广泛应用于各种电子设备中。
灵敏放大器(Sense Amplifier，简称SA)是半导体存储器的一个重要组成部分，其主要作用是将位线上的小信号进行放大，从而执行读取或写入操作。
随着技术的不断进步，半导体存储器的尺寸不断减小，在这种情况下，灵敏放大器中，由于晶体管的失配造成的失调电压越来越大，会严重影响半导体存储器的性能。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种灵敏放大器、存储器和灵敏放大器的控制方法，进而至少在一定程度上克服由于灵敏放大器中晶体管的失配而影响半导体存储器性能的问题。
根据本公开的第一方面，提供一种灵敏放大器，包括：放大模块，放大模块用于读取第一位线或第二位线上存储单元的数据；第一偏移电压存储单元和第二偏移电压存储单元，分别与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第一偏移电压存储单元中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。
可选地，放大模块包括：第一PMOS管；第二PMOS管，第二PMOS管的源极与第一PMOS管的源极连接；第一NMOS管，第一NMOS管的漏极与第一PMOS管的漏极连接；第二NMOS管，第二NMOS管的漏极与第二PMOS管的漏极连接，第二NMOS管的源极与第一NMOS管的源极连接。
可选地，第一偏移电压存储单元的第一端与第一NMOS管的漏极连接，第一偏移电压存储单元的第二端与第二NMOS管的栅极连接；第二偏移电压存储单元的第一端与第一NMOS管的栅极连接，第二偏移电压存储单元的第二端与第二NMOS管的漏极连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第一偏移电压存储单元中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。
可选地，在灵敏放大器的偏移消除阶段，第一PMOS管和第二PMOS管被配置为电流镜，第一NMOS管和第二NMOS管均被配置为二极管连接方式。
可选地，第一PMOS管的漏极与第一NMOS管的漏极连接于第一节点，第二PMOS管的漏极与第二NMOS管的漏极连接于第二节点；灵敏放大器还包括：第一开关，第一开关的第一端与第一节点连接，第一开关的第二端与第一NMOS管的栅极连接；第二开关，第二开关的第一端与第二节点连接，第二开关的第二端与第二NMOS管的栅极连接；第三开关，第三开关的第一端与第一PMOS管的栅极连接，第三开关的第二端与第二PMOS管的栅极连接；其中，在灵敏放大器的偏移消除阶段，第一开关、第二开关、第三开关均处于闭合状态。
可选地，灵敏放大器还包括：上拉单元，用于响应上拉控制信号，控制第一PMOS管的源极与电源电压的连接状态；下拉单元，用于响应下拉控制信号，控制第一NMOS管的源极是否接地；其中，在灵敏放大器的偏移消除阶段，第一PMOS管的源极与电源电压连接，第一NMOS管的源极接地。
可选地，第一开关还包括控制端，用于响应第一控制信号控制第一开关的开关状态；第二开关还包括控制端，用于响应第二控制信号控制第二开关的开关状态；第三开关还包括控制端，用于响应第三控制信号控制第三开关的开关状态。
可选地，灵敏放大器还包括：第四开关，第四开关的第一端与第一NMOS管的栅极连接，第四开关的第二端与第二节点连接；第五开关，第五开关的第一端与第二PMOS管的栅极连接，第五开关的第二端与第二NMOS管的栅极连接；第六开关，第六开关的第一端与第二NMOS管的栅极连接，第六开关的第二端与第一节点连接；第七开关，第七开关的第一端与第一PMOS管的栅极连接，第七开关的第二端与第一NMOS管的栅极连接。
可选地，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，第五开关断开，第七开关闭合；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，第五开关闭合，第七开关断开。
可选地，第四开关还包括控制端，用于响应第四控制信号控制第四开关的开关状态；第五开关还包括控制端，用于响应第五控制信号控制第五开关的开关状态。
可选地，第六开关还包括控制端，用于响应第六控制信号控制第六开关的开关状态；第七开关还包括控制端，用于响应第七控制信号控制第七开关的开关状态。
可选地，灵敏放大器还包括：第八开关，第八开关的第一端与第一位线连接，第八开关的第二端与第一节点连接；第九开关，第九开关的第一端与第二位线连接，第九开关的第二端与第二节点连接；其中，在灵敏放大器的偏移消除阶段，第八开关和第九开关均断开。
可选地，第八开关还包括控制端，用于响应第八控制信号控制第八开关的开关状态；第九开关还包括控制端，用于响应第八控制信号控制第九开关的开关状态。
可选地，在灵敏放大器的偏移消除阶段之后，与第一位线对应的存储单元或与第二位线对应的存储单元开启，第一开关断开，第八开关和第九开关闭合，以将第一位线与第二位线之间的电压差输入灵敏放大器。
可选地，在第一位线与第二位线之间的电压差被输入灵敏放大器的情况下，第一PMOS管的源极与电源电压连接，第一NMOS管的源极接地，以对电压差进行放大。
可选地，灵敏放大器还包括：预充单元，被配置为当灵敏放大器处于预充阶段时，对第一位线和第二位线进行预充电。
可选地，预充阶段与偏移消除阶段被配置为同时执行。
根据本公开的第二方面，提供一种存储器，包括如上述任意一项的灵敏放大器。
根据本公开的第三方面，提供一种灵敏放大器的控制方法，灵敏放大器包括放大模块、第一偏移电压存储单元和第二偏移电压存储单元，灵敏放大器的控制方法包括：在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，控制灵敏放大器的偏移电压存储在第一偏移电压存储单元中，以实现偏移补偿；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，控制灵敏放大器的偏移电压存储在第二偏移电压存储单元中,以实现偏移补偿。
在本公开的一些实施例所提供的技术方案中，通过在灵敏放大器中配置第一偏移电压存储单元和第二偏移电压存储单元，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，将灵敏放大器的偏移电压存储在第一偏移电压存储单元中，在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，将灵敏放大器的偏移电压存储在第二偏移电压存储单元中，一方面，在需要读取位线数据时，借助于对应偏移电压存储单元中存储的偏移电压，可以实现灵敏放大器的偏移补偿，极大程度降低了由于晶体管的失配而造成的失调电压对读取位线数据的影响，进而提高半导体存储器的性能；另一方面，本公开方案在读取第一位线上存储单元中数据时利用第一偏移电压存储单元实现偏移补偿，在读取第二位线上存储单元中数据时利用第二偏移电压存储单元实现偏移补偿，相对于仅采用一个偏移电压存储单元实现偏移补偿的方案，本公开避免了由于一个偏移电压存储单元针对两个位线而出现偏移调节能力不一致的问题，提高了偏移补偿的准确度，进一步提高了半导体存储器的性能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1示意性示出了根据本公开的示例性实施方式的灵敏放大器的框图；
图2示意性示出了根据本公开的示例性实施方式的灵敏放大器的电路图；
图3示意性示出了根据本公开实施例的灵敏放大器的具体配置方式的电路图；
图4示意性示出了根据本公开实施例的读取第一位线时灵敏放大器中所涉各控制信号的时序图；
图5示意性示出了根据本公开实施例的读取第一位线时在偏移消除阶段灵敏放大器的电路图；
图6示意性示出了根据本公开实施例的读取第一位线时在电压感应阶段灵敏放大器的电路图；
图7示意性示出了根据本公开实施例的读取第一位线时在电压差放大阶段灵敏放大器的电路图；
图8示意性示出了根据本公开另一实施例的读取第一位线时灵敏放大器中所涉各控制信号的时序图；
图9示意性示出了根据本公开实施例的读取第一位线时在电压平衡阶段灵敏放大器的电路图；
图10示意性示出了根据本公开实施例的读取第二位线时灵敏放大器中所涉各控制信号的时序图；
图11示意性示出了根据本公开实施例的读取第二位线时在偏移消除阶段灵敏放大器的电路图；
图12示意性示出了根据本公开实施例的读取第二位线时在电压感应阶段灵敏放大器的电路图；
图13示意性示出了根据本公开实施例的读取第二位线时在电压差放大阶段灵敏放大器的电路图；
图14示意性示出了根据本公开另一实施例的读取第二位线时灵敏放大器中所涉各控制信号的时序图；
图15示意性示出了根据本公开实施例的读取第二位线时在电压平衡阶段灵敏放大器的电路图；
图16示意性示出了根据本公开的示例性实施方式的灵敏放大器的控制方法的流程图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。“第一”、“第二”、“第三”、“第四”、“第五”、“第六”、“第七”、“第八”、“第九”的描述仅是为了区分，不应作为本公开的限制。
需要说明的是，本公开所说的术语“连接”，可以包括直接连接和间接连接。在直接连接中，端与端之间没有元器件，例如，开关A的第一端与开关B的第一端连接，可以是在开关A的第一端与开关B的第一端的连接线路上，只有连接线(如，金属线)，而不存在其他元器件。在间接连接中，端与端之间可以存在其他元器件，例如，开关C的第一端与开关D的第一端连接，可以是在开关C的第一端与开关D的第一端的连接线路上，除连接线外，连接线上还存在至少一个其他元器件(如，开关E等)。
另外，在下面的描述中，本领域技术人员容易理解的是，术语“偏移”与“失调”含义相同，均表示由于晶体管的差异而导致的偏差。
在灵敏放大器中，由于制程上的差异以及工作环境的影响，可能导致晶体管的尺寸、迁移率、阈值电压等存在差别，各晶体管的性能通常不可能完全相同，这就会造成灵敏放大器失调，相当于出现了失调噪声，严重影响存储器读取数据的正确性。
例如，灵敏放大器包括两个对称配置的NMOS管，理想状态下，希望这两个NMOS管的性能完全相同。然而，在实际中，这两个NMOS管的阈值电压可能不同，这就会出现电路失调的情况。此时若不采取任何措施，在从存储单元读取数据时，就有可能将原本存储的“1”读成“0”错误输出，或者将原本存储的“0”读成“1”错误输出。
为了解决这个问题，本公开提供了一种新的灵敏放大器。
图1示意性示出了根据本公开的示例性实施方式的灵敏放大器的框图。如图1所示，灵敏放大器1可以包括放大模块10、第一偏移电压存储单元11和第二偏移电压存储单元12。
放大模块10用于读取第一位线或第二位线上存储单元的数据；
第一偏移电压存储单元11与放大模块10电连接，第二偏移电压存储单元12与放大模块10电连接。
在读取第一位线上存储单元中数据的情况下，在灵敏放大器1的偏移消除阶段，灵敏放大器1被配置为将灵敏放大器1的偏移电压存储在第一偏移电压存储单元11中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器1的偏移消除阶段，灵敏放大器1被配置为将灵敏放大器1的偏移电压存储在第二偏移电压存储单元12中。
应当注意的是，灵敏放大器1的偏移电压可以指代灵敏放大器1所包括的各元器件之间的偏移电压。也就是说，放大模块10的偏移电压可以表示灵敏放大器1中至少两个元器件之间的不一致而产生的电压差。在综合所有元器件之间的电压差的情况下，该偏移电压指代整个灵敏放大器1的偏移电压。
放大模块10可以包括第一PMOS管(下面简称晶体管P1)、第二PMOS管(下面简称晶体管P2)、第一NMOS管(下面简称晶体管N1)、第二NMOS管(下面简称晶体管N2)。
在本公开的一些实施例中，第一偏移电压存储单元11可以被配置为一个电容，第二偏移电压存储单元12也可以被配置为一个电容。然而，具有电压存储功能的器件、单元均可以作为本公开所述的第一偏移电压存储单元11和第二偏移电压存储单元12，本公开对具体的配置形式不做限制。
图2示意性示出了根据本公开的示例性实施方式的灵敏放大器的电路图。
参考图2，晶体管P1的源极与晶体管P2的源极连接，晶体管P1的漏极与晶体管N1的漏极连接。其中，为了随后描述方便，可以在灵敏放大器中定义第一节点nL，晶体管P1的漏极与晶体管N1的漏极连接于第一节点nL。
晶体管N2的漏极与晶体管P2的漏极连接，晶体管N2的源极与晶体管N1的源极连接。其中，为了随后描述方便，可以在灵敏放大器中定义第二节点nR，晶体管N2的漏极与晶体管P2的漏极连接于第二节点nR。
第一偏移电压存储单元的第一端连接于第一节点nL，第一偏移电压存储单元的第二端与晶体管N2的栅极连接。
第二偏移电压存储单元的第一端连接于第二节点nR，第二偏移电压存储单元的第二端与晶体管N1的栅极连接。
在本公开的示例性实施方式中，读取不同位线上的数据，采用不同的偏移电压存储策略。具体的，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第一偏移电压存储单元中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。
应当注意的是，灵敏放大器的偏移电压指的是，灵敏放大器中至少两个晶体管(或元器件)的偏移电压。具体的，可以是晶体管P1与晶体管P2的偏移电压，也可以是晶体管N1与晶体管N2的偏移电压，还可以是这二者综合后的偏移电压，本公开对此不做限制。
参考图2，下面的描述中，将位线BLL确定为第一位线，将位线BLR确定为第二位线。然而，应当理解的是，在本公开的另一些实施例中，还可以将位线BLR确定为第一位线，将位线BLL确定为第二位线。
下面将针对读取不同位线上的数据，分别对本公开的示例性实施方式进行说明。
针对读取位线BLL上存储单元中数据的情况：
在读取位线BLL上存储单元中数据的情况下，图2所示的灵敏放大器中第六开关(下面简称开关K6)处于断开状态，第七开关(下面简称开关K7)处于闭合状态。其中，开关K6的第一端与晶体管N2的栅极连接，开关K6的第二端与所述第一节点nL连接；开关K7的第一端与晶体管P1的栅极连接，开关K7的第二端与晶体管N1的栅极连接。
本公开示例性实施方式的灵敏放大器的工作阶段可以被划分为：偏移消除阶段、电压感应阶段和电压差放大阶段。
在偏移消除阶段，灵敏放大器可以将灵敏放大器的偏移电压存储在第一偏移电压存储单元中，该偏移电压是由于晶体管的尺寸、迁移率、阈值电压等存在差异而产生的。在电压感应阶段，灵敏放大器可以根据第一偏移电压存储单元中存储的偏移电压，来抑制偏移的影响，使得能够准确读取出位线上的数据。
针对灵敏放大器的偏移消除阶段，晶体管P1和晶体管P2可以被配置为电流镜，晶体管N1和晶体管N2均可以被配置为二极管连接方式，以将灵敏放大器的偏移电压存储在第一偏移电压存储单元中。
参考图2，灵敏放大器还包括第一开关(下面简称开关K1)、第二开关(下面简称开关K2)、第三开关(下面简称开关K3)，以实现上述灵敏放大器的偏移消除阶段晶体管N1、N2、P1、P2的配置。
开关K1的第一端与第一节点nL连接，开关K1的第二端与晶体管N1的栅极连接；开关K2的第一端与第二节点nR连接，开关K2的第二端与晶体管N2的栅极连接；开关K3的第一端与晶体管P1的栅极连接，开关K3的第二端与晶体管P2的栅极连接。
在灵敏放大器的偏移消除阶段，开关K1、开关K2、开关K3均处于闭合状态。
其中，本公开对开关K1、开关K2、开关K3的类型不做限制。例如，开关K1可以是PMOS管、NMOS管或CMOS传输门；开关K2可以是PMOS管、NMOS管或CMOS传输门；开关K3可以是PMOS管、NMOS管或CMOS传输门。
在本公开的一些实施例中，开关K1可以包括控制端，用于响应第一控制信号控制开关K1的开关状态；开关K2也可以包括控制端，用于响应第二控制信号控制开关K2的开关状态；开关K3也可以包括控制端，用于响应第三控制信号控制开关K3的开关状态。
本公开示例性实施方式的灵敏放大器还包括上拉单元和下拉单元。其中，上拉单元用于响应上拉控制信号将晶体管P1的源极与电源电压VDD连接。下拉单元用于响应下拉控制信号将晶体管N1的源极接地。
在本公开的一个实施例中，上拉单元可以包括上拉PMOS管，下拉单元可以包括下拉NMOS管。然而，上拉单元也可以使用NMOS管实现，下拉单元也可以使用PMOS管实现，并且上拉单元或下拉单元可以包含不止一个器件，也可以包括通过不同的控制信号控制导通或关断的多个器件，本公开对此不做限制。
继续参考图2，本公开的灵敏放大器还可以包括第四开关(下面简称开关K4)和第五开关(下面简称开关K5)。
开关K4的第一端与晶体管N1的栅极连接，开关K4的第二端与第二节点nR连接；开关K5的第一端与晶体管P2的栅极连接，开关K5的第二端与晶体管N2的栅极连接。
类似地，本公开对开关K4和开关K5的类型不做限制。例如，开关K4可以是PMOS管、NMOS管或CMOS传输门；开关K5可以是PMOS管、NMOS管或CMOS传输门。
在本公开的一些实施例中，开关K4可以包括控制端，用于响应第四控制信号控制开关K4的开关状态；开关K5也可以包括控制端，用于响应第五控制信号控制开关K5的开关状态。
在灵敏放大器的偏移消除阶段，开关K4和开关K5均处于断开状态。
另外，除上述实例外，在电压感应阶段之前，开关K4还可以处于闭合状态，本公开对此不做限制。
另外，本公开的灵敏放大器还可以包括第八开关(下面简称开关K8)和第九开关(下面简称开关K9)。
开关K8的第一端与位线BLL连接，开关K8的第二端与第一节点nL连接；开关K9的第一端与位线BLR连接，开关K9的第二端与第二节点nR连接。本领域技术人员容易理解的是，位线BLR与位线BLL上均分别对应有存储单元。
类似地，本公开对开关K8和开关K9的类型不做限制。例如，开关K8可以是PMOS管、NMOS管或CMOS传输门；开关K9可以是PMOS管、NMOS管或CMOS传输门。
在本公开的一些实施例中，开关K8可以包括控制端，用于响应第八控制信号控制开关K8的开关状态；开关K9也可以包括控制端，用于响应第八控制信号控制开关K9的开关状态。也就是说，开关K8与开关K9的控制端均可以接收第八控制信号。
在灵敏放大器的偏移消除阶段，开关K8和开关K9均处于断开状态。
结合上述示例性的电路配置，在灵敏放大器的偏移消除阶段，可以将灵敏放大器的偏移电压存储在第一偏移电压存储单元中。
在灵敏放大器的偏移消除阶段之后的电压感应阶段，与位线BLL对应的存储单元开启，开关K1断开，开关K2和开关K3断开，晶体管P1的源极和晶体管P2的源极与电源电压断开，晶体管N1的源极和晶体管N2的源极与地断开，开关K4和开关K5闭合，开关K8和开关K9闭合，以将位线BLR与位线BLL之间的电压差输入灵敏放大器，由于第一偏移电压存储单元中存储有灵敏放大器的偏移电压，因此，可以抑制由于灵敏放大器中至少两个晶体管的不一致而导致的电压差被错误放大。
其中，本领域技术人员可以理解的是，存储单元开启指的是，存储单元的字线激活，使存储单元中存储的数据(0或1)传输到位线上。
在位线BLR与位线BLL之间的电压差输入灵敏放大器的情况下，晶体管P1的源极与电源电压连接，晶体管N1的源极接地，以使灵敏放大器对该电压差进行放大。
此外，仍参考图2，本公开示例性实施方式的灵敏放大器还包括预充单元，该预充单元被配置为当灵敏放大器处于预充阶段时，对位线BLR和位线BLL进行预充电。
可以看出，针对本公开的示例性实施方式的灵敏放大器结构，由于在偏移消除阶段，开关K8和开关K9均处于断开状态，在对位线BLR和位线BLL进行预充电的同时，不会影响到将灵敏放大器的偏移电压存储至偏移电压存储单元的操作。因此，在本公开的示例性实施方式中，预充阶段和上述偏移消除阶段可以被配置为同时执行。
针对读取位线BLR上存储单元中数据的情况：
需要说明的是，在读取位线BLR上存储单元中数据的情况下，图2所示的灵敏放大器中开关K5处于闭合状态，开关K4处于断开状态。
本公开示例性实施方式的灵敏放大器的工作阶段可以被划分为：偏移消除阶段、电压感应阶段和电压差放大阶段。
在偏移消除阶段，灵敏放大器可以将灵敏放大器的偏移电压存储在第二偏移电压存储单元中，该偏移电压是由于晶体管的尺寸、迁移率、阈值电压等存在差异而产生的。在电压感应阶段，灵敏放大器可以根据第二偏移电压存储单元中存储的偏移电压，来抑制偏移的影响，使得能够准确读取出位线上的数据。
针对灵敏放大器的偏移消除阶段，晶体管P1和晶体管P2可以被配置为电流镜，晶体管N1和晶体管N2均可以被配置为二极管连接方式，以将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。
在灵敏放大器的偏移消除阶段，开关K1、开关K2、开关K3均处于闭合状态。K6、K7、K8、K9均处于断开状态。
结合上述示例性的电路配置，在灵敏放大器的偏移消除阶段，可以将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。
在灵敏放大器的偏移消除阶段之后的电压感应阶段，与位线BLR对应的存储单元开启，开关K1断开，开关K2和开关K3断开，晶体管P1的源极和晶体管P2的源极与电源电压断开，晶体管N1的源极和晶体管N2的源极与地断开，开关K6和开关K7闭合，开关K8和开关K9闭合，以将位线BLR与位线BLL之间的电压差输入灵敏放大器，由于第二偏移电压存储单元中存储有灵敏放大器的偏移电压，因此，可以抑制由于灵敏放大器中至少两个晶体管的不一致而导致的电压差被错误放大。
另外，除上述实例外，在电压感应阶段之前，开关K6还可以处于闭合状态，本公开对此不做限制。
在位线BLR与位线BLL之间的电压差输入灵敏放大器的情况下，晶体管P1的源极与电源电压连接，晶体管N1的源极接地，以使灵敏放大器对该电压差进行放大。
另外，预充阶段的配置与上述读取位线BLL上存储单元中数据的过程类似，不再赘述。
图3示意性示出了根据本公开一实施例的灵敏放大器的电路图。
在图3所示的实施例中，第一偏移电压存储单元被配置为电容C0，第二偏移电压存储单元被配置为电容C4。
开关K1被配置为晶体管N3，响应第一控制信号S1来控制开关状态；开关K2被配置为晶体管N4，响应第二控制信号S2来控制开关状态；开关K3被配置为晶体管N5，响应第三控制信号S3来控制开关状态。
上拉单元被配置为晶体管P3，响应上拉控制信号Sense_P来控制开关状态；下拉单元被配置为晶体管N6，响应下拉控制信号Sense_N来控制开关状态。
开关K4被配置为晶体管N7，响应第四控制信号S4来控制开关状态；开关K5被配置为晶体管N8，响应第五控制信号S5来控制开关状态。
开关K8被配置为晶体管N9，响应第八控制信号S6来控制开关状态；开关K9被配置为晶体管N10，响应第八控制信号S6来控制开关状态。
预充单元可以包括晶体管N11、晶体管N12和晶体管N13。晶体管N11、晶体管N12和晶体管N13的栅极均可以接收预充控制信号BLP。晶体管N11的源极与位线BLL连接，晶体管N11的漏极与位线BLR连接；晶体管N12的源极与位线BLL连接，晶体管N12的漏极连接于预充电压VBLP，其中，预充电压VBLP可以被配置为VDD/2；晶体管N13的源极与位线BLR连接，晶体管N13的漏极连接于预充电压VBLP。
与位线BLL对应的存储单元被配置为包括晶体管N14和电容C1，晶体管N14响应字线控制信号WL1控制开关状态；与位线BLR对应的存储单元被配置为包括晶体管N15和电容C2，晶体管N15响应字线控制信号WL2控制开关状态。
另外，开关K6被配置为晶体管N16，响应第六控制信号S7来控制开关状态；开关K7被配置为晶体管N17，响应第七控制信号S8来控制开关状态。
图4示意性示出了根据本公开实施例的读取第一位线时灵敏放大器中所涉各控制信号的时序图。在读取第一位线上数据的过程中，第六控制信号S7始终为0，晶体管N16处于关断状态(对应开关的断开状态)；第七控制信号S8始终为1，晶体管N17处于导通状态(对应开关的闭合状态)。
结合图4的时序图，分别参考图5、图6和图7对本公开实施例的读取第一位线时灵敏放大器的工作阶段进行说明。
图5针对读取第一位线时灵敏放大器的偏移消除阶段，第一控制信号S1为高电平，晶体管N3导通；第二控制信号S2为高电平，晶体管N4导通；第三控制信号S3为高电平，晶体管N5导通。
上拉控制信号Sense_P为低电平，晶体管P3导通；下拉控制信号Sense_N为高电平，晶体管N6导通。
由此，晶体管P1与晶体管P2被配置为电流镜，晶体管N1和晶体管N2均被配置为二极管连接方式。在这种情况下，灵敏放大器的偏移电压会存储在电容C0上，可以将电容C0靠近位线BLL一侧的电压记为VL，靠近位线BLR一侧的电压记为VR。
另外，在偏移消除阶段。字线控制信号WL1为低电平，对应的晶体管N14处于关断状态。也就是说，位线BLL上不存在待读取的数据。
而预充控制信号BLP为高电平，也就是说，预充被执行，位线BLR和位线BLL均被预充电至预充电压VBLP。
图6针对灵敏放大器的电压感应阶段，第一控制信号S1为低电平，晶体管N3关断；第二控制信号S2为低电平，晶体管N4关断；第三控制信号S3为低电平，晶体管N5关断；第四控制信号S4为高电平，晶体管N7导通；第五控制信号S5为高电平，晶体管N8导通；第八控制信号S6持续低电平后再跳转至高电平，晶体管N9和晶体管N10先处于关断状态再导通。
上拉控制信号Sense_P为高电平，晶体管P3关断；下拉控制信号Sense_N为低电平，晶体管N6关断。
另外，预充控制信号BLP为低电平，预充已结束。
首先，字线控制信号WL1为高电平，晶体管N14导通，电容C1中存储的数据被传送至位线。由于数据对位线的影响，在位线BLR与位线BLL之间会形成一个较小的电压差。
接下来，第八控制信号S6跳转至高电平，晶体管N9和晶体管N10的导通，使这个较小的电压差被传输至灵敏放大器的内部，由于电容C0的作用，实际传输到晶体管N2栅极的电压为VBLL+VR-VL，其中，VBLL为位线BLL上的电压。由此，抑制了由于灵敏放大器中至少两个晶体管的不一致而导致电压差被错误放大，减小了读错率。
图7针对灵敏放大器的电压差放大阶段，参考图4的时序图，相比于电压感应阶段，上拉控制信号Sense_P为低电平，晶体管P3导通；下拉控制信号Sense_N为高电平，晶体管N6导通。
在这种情况下，晶体管P1、晶体管P2、晶体管N1和晶体管N2形成两个交叉耦合的反相器正反馈电路，从而可以快速放大位线上的电压差，并回写到相应的存储单元中。
通过本公开示例性实施方式的灵敏放大器配置方式，可以实现灵敏放大器的偏移补偿，极大程度降低了由于晶体管的失配而造成的失调电压对读取位线数据的影响，进而提高半导体存储器的性能。
此外，在本公开的另一些实施例中，在灵敏放大器的偏移消除阶段与电压感应阶段之间，还可以存在电压平衡阶段，以使第一节点nL的电压与第二节点nR的电压一致。
图8示出了包含电压平衡阶段的各控制信号的时序图。
结合图8的时序图，参考图9对本公开另一些实施例中的读取第一位线时灵敏放大器的电压平衡阶段进行说明。
相比于偏移消除阶段，在灵敏放大器的电压平衡阶段，第二控制信号S2为低电平，晶体管N4关断；第三控制信号S3为低电平，晶体管N5关断；第四控制信号S4为高电平，晶体管N7导通；第五控制信号S5为高电平，晶体管N8导通。
上拉控制信号Sense_P为高电平，晶体管P3关断；下拉控制信号Sense_N为低电平，晶体管N6关断。
由此，使得灵敏放大器中第一节点nL的电压与第二节点nR的电压一致，达到电荷平衡的目的，消除了由于偏移消除阶段形成的电压差对数据读入的影响。
在包括电压平衡阶段的实施例中，预充阶段可以在执行偏移消除阶段时执行，或者，预充阶段可以在执行电压平衡阶段时执行，亦或者，预充阶段可以在执行偏移消除阶段和电压平和阶段时执行。
图10示意性示出了根据本公开实施例的读取第二位线时灵敏放大器中所涉各控制信号的时序图。在读取第二位线上数据的过程中，第四控制信号S4始终为0，晶体管N7处于关断状态；第五控制信号S5始终为1，晶体管N8处于导通状态。
结合图10的时序图，分别参考图11、图12和图13对本公开实施例的读取第二位线时灵敏放大器的工作阶段进行说明。
图11针对读取第二位线时灵敏放大器的偏移消除阶段，第一控制信号S1为高电平，晶体管N3导通；第二控制信号S2为高电平，晶体管N4导通；第三控制信号S3为高电平，晶体管N5导通。
上拉控制信号Sense_P为低电平，晶体管P3导通；下拉控制信号Sense_N为高电平，晶体管N6导通。
由此，晶体管P1与晶体管P2被配置为电流镜，晶体管N1和晶体管N2均被配置为二极管连接方式。在这种情况下，灵敏放大器的偏移电压会存储在电容C4上，可以将电容C4靠近位线BLL一侧的电压记为VL，靠近位线BLR一侧的电压记为VR。
另外，在偏移消除阶段。字线控制信号WL2为低电平，对应的晶体管N15处于关断状态。也就是说，位线BLR上不存在待读取的数据。
而预充控制信号BLP为高电平，也就是说，预充被执行，位线BLR和位线BLL均被预充电至预充电压VBLP。
图12针对灵敏放大器的电压感应阶段，第一控制信号S1为低电平，晶体管N3关断；第二控制信号S2为低电平，晶体管N4关断；第三控制信号S3为低电平，晶体管N5关断；第六控制信号S7为高电平，晶体管N16导通；第七控制信号S8为高电平，晶体管N17导通；第八控制信号S6持续低电平后再跳转至高电平，晶体管N9和晶体管N10先处于关断状态再导通。
上拉控制信号Sense_P为高电平，晶体管P3关断；下拉控制信号Sense_N为低电平，晶体管N6关断。
另外，预充控制信号BLP为低电平，预充已结束。
首先，字线控制信号WL2为高电平，晶体管N15导通，电容C2中存储的数据被传送至位线。由于数据对位线的影响，在位线BLR与位线BLL之间会形成一个较小的电压差。
接下来，第八控制信号S6跳转至高电平，晶体管N9和晶体管N10的导通，使这个较小的电压差被传输至灵敏放大器的内部，由于电容C4的作用，实际传输到晶体管N1栅极的电压为VBLR+VL-VR，其中，VBLR为位线BLR上的电压。由此，抑制了由于灵敏放大器中至少两个晶体管的不一致而导致电压差被错误放大，减小了读错率。
图13针对灵敏放大器的电压差放大阶段，参考图10的时序图，相比于电压感应阶段，上拉控制信号Sense_P为低电平，晶体管P3导通；下拉控制信号Sense_N为高电平，晶体管N6导通。
在这种情况下，晶体管P1、晶体管P2、晶体管N1和晶体管N2形成两个交叉耦合的反相器正反馈电路，从而可以快速放大位线上的电压差，并回写到相应的存储单元中。
通过本公开示例性实施方式的灵敏放大器配置方式，可以实现灵敏放大器的偏移补偿，极大程度降低了由于晶体管的失配而造成的失调电压对读取位线数据的影响，进而提高半导体存储器的性能。
此外，在本公开的另一些实施例中，在灵敏放大器的偏移消除阶段与电压感应阶段之间，还可以存在电压平衡阶段，以使第一节点nL的电压与第二节点nR的电压一致。
图14示出了包含电压平衡阶段的各控制信号的时序图。
结合图14的时序图，参考图15对本公开另一些实施例中的读取第二位线时灵敏放大器的电压平衡阶段进行说明。
相比于偏移消除阶段，在灵敏放大器的电压平衡阶段，第一控制信号S1为低电平，晶体管N3关断；第三控制信号S3为低电平，晶体管N5关断；第六控制信号S7为高电平，晶体管N16导通；第七控制信号S8为高电平，晶体管N17导通。
上拉控制信号Sense_P为高电平，晶体管P3关断；下拉控制信号Sense_N为低电平，晶体管N6关断。
由此，使得灵敏放大器中第一节点nL的电压与第二节点nR的电压一致，达到电荷平衡的目的，消除了由于偏移消除阶段形成的电压差对数据读入的影响。
在包括电压平衡阶段的实施例中，预充阶段可以在执行偏移消除阶段时执行，或者，预充阶段可以在执行电压平衡阶段时执行。
基于本公开示例性实施方式的灵敏放大器，一方面，在需要读取位线数据时，借助于对应偏移电压存储单元中存储的偏移电压，可以实现灵敏放大器的偏移补偿，极大程度降低了由于晶体管的失配而造成的失调电压对读取位线数据的影响，进而提高半导体存储器的性能；另一方面，本公开方案在读取第一位线上存储单元中数据时利用第一偏移电压存储单元实现偏移补偿，在读取第二位线上存储单元中数据时利用第二偏移电压存储单元实现偏移补偿，相对于仅采用一个偏移电压存储单元实现偏移补偿的方案，本公开避免了由于一个偏移电压存储单元针对两个位线而出现偏移调节能力不一致的问题，提高了偏移补偿的准确度，进一步提高了半导体存储器的性能。
进一步的，本公开还提供了一种灵敏放大器的控制方法。
图16示意性示出了根据本公开的示例性实施方式的灵敏放大器的控制方法的流程图。如上所述，灵敏放大器可以包括放大模块、第一偏移电压存储单元和第二偏移电压存储单元。
参考图16，灵敏放大器的控制方法可以包括以下步骤：
S162.在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，控制灵敏放大器的偏移电压存储在第一偏移电压存储单元中，以实现偏移补偿；
S164.在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，控制灵敏放大器的偏移电压存储在第二偏移电压存储单元中,以实现偏移补偿。
如上所述，灵敏放大器还可以包括电压差放大阶段，以放大位线上的电压差，以及将电压回写至存储单元。另外，在另一些实施例中，灵敏放大器还可以包括电压平衡阶段。这些的细节在上述描述灵敏放大器的过程中均已说明，在此不再赘述。
通过本公开示例性实施方式的灵敏放大器的控制方法，借助于偏移电压存储单元中存储的偏移电压，可以实现灵敏放大器的偏移补偿，极大程度降低了由于晶体管的失配而造成的失调电压对读取位线数据的影响，进而提高半导体存储器的性能。
进一步的，本公开还提供了一种存储器，该存储器包括上述灵敏放大器。
借助于本公开示例性实施方式的灵敏放大器，降低了存储器的读取错误率，提高了读取速度，减少了读取功耗。由此，存储器的性能得到了较大幅度的提升。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (13)

1.一种灵敏放大器，其特征在于，包括：
放大模块，所述放大模块用于读取第一位线或第二位线上存储单元的数据；
第一偏移电压存储单元和第二偏移电压存储单元，分别与所述放大模块电连接；
所述放大模块包括：
第一PMOS管；
第二PMOS管，所述第二PMOS管的源极与所述第一PMOS管的源极连接；
第一NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接；
第二NMOS管，所述第二NMOS管的漏极与所述第二PMOS管的漏极连接，所述第二NMOS管的源极与所述第一NMOS管的源极连接；
所述第一偏移电压存储单元的第一端与所述第一NMOS管的漏极连接，所述第一偏移电压存储单元的第二端与所述第二NMOS管的栅极连接；
所述第二偏移电压存储单元的第一端与所述第一NMOS管的栅极连接，所述第二偏移电压存储单元的第二端与所述第二NMOS管的漏极连接；
其中，在读取所述第一位线上存储单元中数据的情况下，在所述灵敏放大器的偏移消除阶段，所述灵敏放大器被配置为将所述灵敏放大器的偏移电压存储在所述第一偏移电压存储单元中；在读取所述第二位线上存储单元中数据的情况下，在所述灵敏放大器的偏移消除阶段，所述灵敏放大器被配置为将所述灵敏放大器的偏移电压存储在所述第二偏移电压存储单元中。
2.根据权利要求1所述的灵敏放大器，其特征在于，在所述灵敏放大器的偏移消除阶段，所述第一PMOS管和所述第二PMOS管被配置为电流镜，所述第一NMOS管和所述第二NMOS管均被配置为二极管连接方式。
3.根据权利要求2所述的灵敏放大器，其特征在于，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接于第一节点，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接于第二节点；所述灵敏放大器还包括：
第一开关，所述第一开关的第一端与所述第一节点连接，所述第一开关的第二端与所述第一NMOS管的栅极连接；
第二开关，所述第二开关的第一端与所述第二节点连接，所述第二开关的第二端与所述第二NMOS管的栅极连接；
第三开关，所述第三开关的第一端与所述第一PMOS管的栅极连接，所述第三开关的第二端与所述第二PMOS管的栅极连接；
其中，在所述灵敏放大器的偏移消除阶段，所述第一开关、所述第二开关、所述第三开关均处于闭合状态。
4.根据权利要求3所述的灵敏放大器，其特征在于，所述灵敏放大器还包括：
上拉单元，用于响应上拉控制信号，控制所述第一PMOS管的源极与电源电压的连接状态；
下拉单元，用于响应下拉控制信号，控制所述第一NMOS管的源极是否接地；
其中，在所述灵敏放大器的偏移消除阶段，所述第一PMOS管的源极与所述电源电压连接，所述第一NMOS管的源极接地。
5.根据权利要求4所述的灵敏放大器，其特征在于，所述灵敏放大器还包括：
第四开关，所述第四开关的第一端与所述第一NMOS管的栅极连接，所述第四开关的第二端与所述第二节点连接；
第五开关，所述第五开关的第一端与所述第二PMOS管的栅极连接，所述第五开关的第二端与所述第二NMOS管的栅极连接；
第六开关，所述第六开关的第一端与所述第二NMOS管的栅极连接，所述第六开关的第二端与所述第一节点连接；
第七开关，所述第七开关的第一端与所述第一PMOS管的栅极连接，所述第七开关的第二端与所述第一NMOS管的栅极连接。
6.根据权利要求5所述的灵敏放大器，其特征在于，在读取第一位线上存储单元中数据的情况下，在所述灵敏放大器的偏移消除阶段，所述第五开关断开，所述第七开关闭合；
在读取第二位线上存储单元中数据的情况下，在所述灵敏放大器的偏移消除阶段，所述第五开关闭合，所述第七开关断开。
7.根据权利要求6所述的灵敏放大器，其特征在于，所述灵敏放大器还包括：
第八开关，所述第八开关的第一端与第一位线连接，所述第八开关的第二端与所述第一节点连接；
第九开关，所述第九开关的第一端与第二位线连接，所述第九开关的第二端与所述第二节点连接；
其中，在所述灵敏放大器的偏移消除阶段，所述第八开关和所述第九开关均断开。
8.根据权利要求7所述的灵敏放大器，其特征在于，在所述灵敏放大器的偏移消除阶段之后，与所述第一位线上存储单元或与所述第二位线上存储单元开启，所述第一开关断开，所述第八开关和所述第九开关闭合，以将所述第一位线与所述第二位线之间的电压差输入所述灵敏放大器。
9.根据权利要求8所述的灵敏放大器，其特征在于，在所述第一位线与所述第二位线之间的电压差被输入所述灵敏放大器的情况下，所述第一PMOS管的源极与所述电源电压连接，所述第一NMOS管的源极接地，以对所述电压差进行放大。
10.根据权利要求6至9中任一项所述的灵敏放大器，其特征在于，所述灵敏放大器还包括：
预充单元，被配置为当所述灵敏放大器处于预充阶段时，对所述第一位线和所述第二位线进行预充电。
11.根据权利要求10所述的灵敏放大器，其特征在于，所述预充阶段与所述偏移消除阶段被配置为同时执行。
12.一种存储器，其特征在于，包括如权利要求1至11中任一项所述的灵敏放大器。
13.一种灵敏放大器的控制方法，其特征在于，所述灵敏放大器包括放大模块、第一偏移电压存储单元和第二偏移电压存储单元，所述灵敏放大器的控制方法包括：
在读取第一位线上存储单元中数据的情况下，在所述灵敏放大器的偏移消除阶段，控制所述灵敏放大器的偏移电压存储在所述第一偏移电压存储单元中，以实现偏移补偿；
在读取第二位线上存储单元中数据的情况下，在所述灵敏放大器的偏移消除阶段，控制所述灵敏放大器的偏移电压存储在所述第二偏移电压存储单元中，以实现偏移补偿；
其中，所述放大模块包括：
第一PMOS管；
第二PMOS管，所述第二PMOS管的源极与所述第一PMOS管的源极连接；
第一NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接；
第二NMOS管，所述第二NMOS管的漏极与所述第二PMOS管的漏极连接，所述第二NMOS管的源极与所述第一NMOS管的源极连接；
所述第一偏移电压存储单元的第一端与所述第一NMOS管的漏极连接，所述第一偏移电压存储单元的第二端与所述第二NMOS管的栅极连接；
所述第二偏移电压存储单元的第一端与所述第一NMOS管的栅极连接，所述第二偏移电压存储单元的第二端与所述第二NMOS管的漏极连接。
CN202010734502.2A 2020-07-27 2020-07-27 灵敏放大器、存储器和灵敏放大器的控制方法 Active CN111863052B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010734502.2A CN111863052B (zh) 2020-07-27 2020-07-27 灵敏放大器、存储器和灵敏放大器的控制方法
PCT/CN2020/139656 WO2022021777A1 (zh) 2020-07-27 2020-12-25 灵敏放大器、存储器和灵敏放大器的控制方法
US17/472,805 US11869624B2 (en) 2020-07-27 2021-09-13 Sense amplifier, memory and method for controlling sense amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010734502.2A CN111863052B (zh) 2020-07-27 2020-07-27 灵敏放大器、存储器和灵敏放大器的控制方法

Publications (2)

Publication Number Publication Date
CN111863052A CN111863052A (zh) 2020-10-30
CN111863052B true CN111863052B (zh) 2022-11-01

Family

ID=72947423

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010734502.2A Active CN111863052B (zh) 2020-07-27 2020-07-27 灵敏放大器、存储器和灵敏放大器的控制方法

Country Status (2)

Country Link
CN (1) CN111863052B (zh)
WO (1) WO2022021777A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11869624B2 (en) 2020-07-27 2024-01-09 Changxin Memory Technologies, Inc. Sense amplifier, memory and method for controlling sense amplifier
CN111863052B (zh) * 2020-07-27 2022-11-01 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
CN111863050B (zh) * 2020-07-27 2022-10-28 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
CN112767975B (zh) * 2021-02-10 2022-04-12 长鑫存储技术有限公司 灵敏放大器及其控制方法
US11894101B2 (en) 2021-03-24 2024-02-06 Changxin Memory Technologies, Inc. Sense amplifier, memory and control method
CN113012729B (zh) * 2021-03-24 2022-05-10 长鑫存储技术有限公司 灵敏放大器、存储器以及控制方法
US11823763B2 (en) 2021-03-24 2023-11-21 Changxin Memory Technologies, Inc. Sense amplifier, memory and control method
CN116129959A (zh) * 2021-11-15 2023-05-16 长鑫存储技术有限公司 一种读出电路、存储器以及存储器数据的读出方法
US11830569B2 (en) 2021-11-15 2023-11-28 Changxin Memory Technologies, Inc. Readout circuit, memory, and method of reading out data of memory
CN116168737B (zh) * 2021-11-24 2024-05-14 长鑫存储技术有限公司 感测放大电路以及数据读出方法
CN115691587B (zh) * 2022-10-31 2024-05-17 长鑫存储技术有限公司 灵敏放大器及控制方法
CN117174137B (zh) * 2023-10-31 2024-02-06 长鑫存储技术有限公司 灵敏放大器及其修补方法、存储器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102385900A (zh) * 2011-08-31 2012-03-21 上海宏力半导体制造有限公司 存储器和灵敏放大器
CN105070310A (zh) * 2015-08-11 2015-11-18 深圳芯邦科技股份有限公司 一种带失调校正的灵敏放大器
CN107527637A (zh) * 2016-06-20 2017-12-29 三星电子株式会社 用于产生参考电压的包括存储器单元的存储器装置
CN108231100A (zh) * 2018-03-26 2018-06-29 安徽大学 失调电压自适应数字校准型灵敏放大器
CN109448768A (zh) * 2018-12-21 2019-03-08 安徽大学 一种具有超低失调的灵敏放大器电路
CN110390962A (zh) * 2018-04-19 2019-10-29 美光科技公司 具有较低偏移和增加的速度的感测放大器
CN110959176A (zh) * 2017-07-20 2020-04-03 美光科技公司 用于存储器装置中的锁存的偏移消除
CN111081296A (zh) * 2016-12-28 2020-04-28 三星电子株式会社 具有偏移消除的读出放大器和存储器装置
CN210575115U (zh) * 2019-11-28 2020-05-19 长鑫存储技术有限公司 灵敏放大器
CN210606637U (zh) * 2019-09-20 2020-05-22 长鑫存储技术有限公司 灵敏放大器、存储器读写电路以及存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437464B1 (ko) * 2002-07-02 2004-06-23 삼성전자주식회사 오프셋 보상 감지 방식을 갖는 반도체 메모리 장치
US7447105B2 (en) * 2006-10-26 2008-11-04 Winbond Electronics Corp. Memory row decoder
US8014218B2 (en) * 2008-12-24 2011-09-06 International Business Machines Corporation Capacitively isolated mismatch compensated sense amplifier
KR102589761B1 (ko) * 2016-10-18 2023-10-18 에스케이하이닉스 주식회사 데이터 감지 증폭 회로 및 반도체 메모리 장치
CN107481758B (zh) * 2017-08-09 2020-05-01 上海华虹宏力半导体制造有限公司 一种存储器的操作方法
CN111863052B (zh) * 2020-07-27 2022-11-01 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102385900A (zh) * 2011-08-31 2012-03-21 上海宏力半导体制造有限公司 存储器和灵敏放大器
CN105070310A (zh) * 2015-08-11 2015-11-18 深圳芯邦科技股份有限公司 一种带失调校正的灵敏放大器
CN107527637A (zh) * 2016-06-20 2017-12-29 三星电子株式会社 用于产生参考电压的包括存储器单元的存储器装置
CN111081296A (zh) * 2016-12-28 2020-04-28 三星电子株式会社 具有偏移消除的读出放大器和存储器装置
CN110959176A (zh) * 2017-07-20 2020-04-03 美光科技公司 用于存储器装置中的锁存的偏移消除
CN108231100A (zh) * 2018-03-26 2018-06-29 安徽大学 失调电压自适应数字校准型灵敏放大器
CN110390962A (zh) * 2018-04-19 2019-10-29 美光科技公司 具有较低偏移和增加的速度的感测放大器
CN109448768A (zh) * 2018-12-21 2019-03-08 安徽大学 一种具有超低失调的灵敏放大器电路
CN210606637U (zh) * 2019-09-20 2020-05-22 长鑫存储技术有限公司 灵敏放大器、存储器读写电路以及存储器
CN210575115U (zh) * 2019-11-28 2020-05-19 长鑫存储技术有限公司 灵敏放大器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Sensing voltage compensation circuit for low-power dram bit-line sense amplifier;Suk Min Kim;《 2018 International Conference on Electronics, Information, and Communication (ICEIC)》;20180405;全文 *

Also Published As

Publication number Publication date
CN111863052A (zh) 2020-10-30
WO2022021777A1 (zh) 2022-02-03

Similar Documents

Publication Publication Date Title
CN111863052B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
CN111863053B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
CN111863055B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
CN111933195B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
WO2022021772A1 (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
CN111863054B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
CN111933194B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
CN111863050B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
US11869624B2 (en) Sense amplifier, memory and method for controlling sense amplifier
US11862284B2 (en) Sense amplifier, memory and data readout method
CN115811279B (zh) 一种补偿位线失调电压的灵敏放大器及芯片与放大电路
KR100410988B1 (ko) 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
CN211788182U (zh) 灵敏放大器和存储器
US11929716B2 (en) Sense amplifier, memory and method for controlling sense amplifier
US11862285B2 (en) Sense amplifier, memory and control method of sense amplifier
KR20160091746A (ko) 센스앰프 및 이를 포함하는 반도체 장치
US20090016131A1 (en) Bit line sense amplifier of semiconductor memory device and control method thereof
KR100357041B1 (ko) 저전압용전류감지증폭기
US8659964B2 (en) Bipolar primary sense amplifier
CN116467988A (zh) 读出电路版图
KR19990066630A (ko) 반도체 메모리의 센스앰프 제어방법
KR19990066625A (ko) 반도체 메모리의 센스앰프

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant