CN112767975B - 灵敏放大器及其控制方法 - Google Patents

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Abstract

本发明涉及一种灵敏放大器及其控制方法，包括：第一电源端、第二电源端、第一开关单元、第二开关单元、第三开关单元、第四开关单元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管。该灵敏放大器工作时，通过向所述四个开关单元分别输出合适的时序逻辑信号，控制所述四个开关单元的开与关，可以消除第一NMOS管与第二NMOS管、第一PMOS管与第二PMOS管的阈值电压失配引入的偏移噪声，增加灵敏放大器的感测裕度，解决感测裕度过小的问题，使得灵敏放大器能够快速有效地放大信号。

Description

灵敏放大器及其控制方法
技术领域
本发明涉及半导体存储器技术领域，特别是涉及一种灵敏放大器及其控制方法。
背景技术
存储器装置当中的动态随机存取存储器(DRAM)以通过向存储单元写入和读取数据的方式进行操作，存储单元连接至位线(BL)和互补位线(BLB)。灵敏放大器被广泛应用于各种存储器装置中，当应用于动态随机存取存储器中时，在合适的时间点下开启灵敏放大器，可以放大位线与互补位线之间的微弱电压差，从而使得存储单元中存储的数据可以被正确地读出。
目前，由于DRAM的电源电压在不断降低、器件尺寸也在不断缩小，传统灵敏放大器的感测裕度(sensing margin)变得越来越小，同时，由于构成灵敏放大器的器件可能由于工艺变化、温度等而具有不同阈值电压，不同器件之间存在阈值电压失配，而阈值电压失配会引起失配噪声(offset noise)；感测裕度越来越小及存在失配噪声均会容易引起感测裕度不足的问题，使得灵敏放大器不能快速有效地放大信号，进而降低DRAM的性能。
发明内容
基于此，有必要提供一种可消除灵敏放大器由于阈值电压失配引入的偏移噪声，增加灵敏放大器的感测裕度，能够解决感测裕度过小问题的灵敏放大器及其控制方法。
为了实现上述目的，一方面，本发明提供了一种灵敏放大器，包括：第一电源端、第二电源端、第一开关单元、第二开关单元、第三开关单元、第四开关单元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管；其中，
所述第一PMOS管的源极、所述第二PMOS管的源极、所述第三PMOS管的源极及所述第四PMOS管的源极均与所述灵敏放大器的第一电源端相连接；所述第一PMOS管的漏极、所述第二PMOS管的栅极及所述第三PMOS管的栅极均与读出位线相连接，所述第三PMOS管的漏极与所述读出位线电连接；所述第一PMOS管的栅极、所述第二PMOS管的漏极及所述第四PMOS管栅极均与互补读出位线相连接，所述第四PMOS管的漏极与所述互补读出位线电连接；
所述第一开关单元的第一端与互补位线相连接，第二端与所述读出位线相接，控制端与第一隔离信号相连接；
所述第二开关单元的第一端与位线相连接，第二端与所述互补读出位线相连接，控制端与第二隔离信号相连接；
所述第三开关单元的第一端与所述读出位线相连接，第二端与所述位线相连接，控制端与第一偏移消除信号相连接；
所述第四开关单元的第一端与所述互补读出位线相连接，第二端与所述互补位线相连接，控制端与第二偏移消除信号相连接；
所述第一NMOS管的源极及所述第二NMOS管的源极与所述灵敏放大器的第二电源端相连接；所述第一NMOS管的栅极与所述位线相连接，所述第一NMOS管的漏极与所述读出位线相连接；所述第二NMOS管的栅极与所述互补位线相连接，所述第二NMOS管的漏极与所述互补读出位线相连接。
在其中一个实施例中，所述第一开关单元包括第一开关管，所述第二开关单元包括第二开关管，所述第三开关单元包括第三开关管及第四开关管，所述第四开关单元包括第五开关管及第六开关管；
所述第三开关管的第一端与所述读出位线相连接，第二端与所述第三PMOS管的漏极相连接，控制端与所述第一偏移消除信号相连接；
所述第四开关管的第一端与所述第三开关管的第二端相连接，第二端与所述位线相连接，控制端与所述第一偏移消除信号相连接；
所述第五开关管的第一端与所述互补读出位线相连接，第二端与所述第四PMOS管的漏极相连接，控制端与所述第二偏移消除信号相连接；
所述第六开关管的第一端与所述第五开关管的第二端相连接，第二端与所述互补位线相连接，控制端与所述第二偏移消除信号相连接。
在其中一个实施例中，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管及所述第六开关管均为NMOS管；所述第一开关管的第一端、所述第二开关管的第一端、所述第三开关管的第一端、所述第四开关管的第一端、所述第五开关管的第一端及所述第六开关管的第一端均为NMOS管的漏极，所述第一开关管的第二端、所述第二开关管的第二端、所述第三开关管的第二端、所述第四开关管的第二端、所述第五开关管的第二端及所述第六开关管的第二端均为NMOS管的源极，所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的控制端、所述第四开关管的控制端、所述第五开关管的控制端及所述第六开关管的控制端均为NMOS管的栅极。
在其中一个实施例中，所述第一开关单元包括第一开关管，所述第二开关单元包括第二开关管，所述第三开关单元包括第三开关管，所述第四开关单元包括第四开关管；所述第一开关管、所述第二开关管、所述第三开关管及所述第四开关管均为NMOS管；所述第一开关管的第一端、所述第二开关管的第一端、所述第三开关管的第一端、所述第四开关管的第一端均为NMOS管的漏极，所述第一开关管的第二端、所述第二开关管的第二端、所述第三开关管的第二端、所述第四开关管的第二端均为NMOS管的源极，所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的控制端及所述第四开关管的控制端均为NMOS管的栅极；所述第三PMOS管的漏极与所述读出位线相连接，所述第四PMOS管的漏极与所述互补读出位线相连接。
在其中一个实施例中，其特征在于，所述灵敏放大器通过第五开关单元与储能单元相连接。
在其中一个实施例中，所述第五开关单元包括第七开关管，所述第七开关管的控制端与字线相连接，所述第七开关管的第一端与所述储能单元相连接，所述第七开关管的第二端与所述位线相连接。
在其中一个实施例中，所述储能单元的一端与所述第七开关管的第一端相连接，另一端与一施加电压相连接。
在其中一个实施例中，所述施加电压为电源电压的一半。
在其中一个实施例中，所述储能单元包括储能电容。
在其中一个实施例中，所述第七开关管包括NMOS管，所述第七开关管的第一端为NMOS管的漏极，所述第七开关管的第二端为NMOS管的源极，所述第七开关管的控制端为NMOS管的栅极。
在其中一个实施例中，其特征在于，还包括第八开关管，所述第八开关管的第一端与位线预充电压相连接，所述第八开关管的第二端与所述互补读出位线相连接，所述第八开关管的控制端与位线均衡电压相连接。
在其中一个实施例中，所述第八开关管包括NMOS管，所述第八开关管的第一端为NMOS管的漏极，所述第八开关管的第二端为NMOS管的源极，所述第八开关管的控制端为NMOS管的栅极。
本发明还提供了一种控制方法，应用于上述任一实施例所述的灵敏放大器，所述控制方法依次包括预充电阶段、失调补偿阶段、电荷分享阶段、预感测阶段及恢复阶段；其中，
所述预充电阶段包括：使所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均处于开启状态，直至所述位线上的电压、所述互补位线上的电压、所述读出位线上的电压及所述互补读出位线上的电压均等于位线预充电压，以完成预充电；
所述失调补偿阶段包括：使所述第三开关单元及所述第四开关单元均处于开启状态，且所述第一开关单元及所述第二开关单元处于关闭状态，直至所述位线上的电压与所述读出位线上的电压相等，且所述互补位线上的电压与所述互补读出位线上的电压相等，以完成失调补偿；
所述电荷分享阶段包括：使所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均处于关闭状态，直至所述位线与储能单元完成电荷分享；
所述预感测阶段包括：使所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均处于关闭状态，直至所述读出位线上的电压被拉至与所述第二电源端的电压相等，且所述互补读出位线上的电压被拉至与所述第一电源端的电压相等；或直至所述读出位线上的电压被拉至与所述第一电源端的电压相等，且所述互补读出位线上的电压被拉至与所述第二电源端的电压相等，以完成预感测；
所述恢复阶段包括：使所述第一开关单元及所述第二开关单元均处于开启状态，且所述第三开关单元及所述第四开关单元均处于关闭状态，直至所述位线上的电压与所述互补读出位线上的电压相等且均为高电平，且所述互补位线上的电压与所述读出位线上的电压相等且均为低电平；或直至所述位线上的电压与所述互补读出位线上的电压相等且均为低电平，且所述互补位线上的电压与所述读出位线上的电压相等且均为高电平，达到稳定状态，以完成恢复。
在其中一个实施例中，所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均包括NMOS管；所述灵敏放大器还包括第七开关管及第八开关管，所述第七开关管的控制端与字线相连接，所述第八开关管的控制端与位线均衡电压相连接，所述第七开关管及所述第八开关管均为NMOS管；
所述预充电阶段，所述第一偏移消除信号、所述第二偏移消除信号、所述第一隔离信号、所述第二隔离信号及所述位线均衡电压均为高电平，所述第一电源端的电压及所述第二电源端的电压均为所述位线预充电压，所述字线接低电平；
所述失调补偿阶段，所述第一偏移消除信号及所述第二偏移消除信号为高电平，且所述第一隔离信号、所述第二隔离信号及所述位线均衡电压均为低电平，所述第一电源端的电压为电源电压，所述第二电源端的电压为接地电压，所述字线接低电平；
所述电荷分享阶段，所述第一偏移消除信号、所述第二偏移消除信号、所述第一隔离信号、所述第二隔离信号及所述位线均衡电压均为低电平，所述第一电源端的电压及所述第二电源端的电压均为所述位线预充电压，所述字线接高电平；
所述预感测阶段，所述第一偏移消除信号、所述第二偏移消除信号、所述第一隔离信号及所述第二隔离信号及所述位线均衡电压均为低电平，所述第一电源端的电压为电源电压，所述第二电源端的电压为接地电压，所述字线接高电平；
所述恢复阶段，所述第一隔离信号及所述第二隔离信号为高电平，且所述第一偏移消除信号、所述第二偏移消除信号及所述位线均衡电压为低电平，所述第一电源端的电压为电源电压，所述第二电源端的电压为接地电压，所述字线接高电平。
本发明还提供了一种存储器，包括上述任一实施例所述的灵敏放大器。
本发明还提供了一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述任一实施例所述的控制方法的步骤。
本发明还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一实施例所述的灵敏放大器的控制方法的步骤。
上述灵敏放大器及其控制方法，通过向所述四个开关单元分别输出合适的时序逻辑信号，控制所述四个开关单元的开与关，可以消除第一NMOS管与第二NMOS管的阈值电压失配以及第一PMOS管与第二PMOS管的阈值电压失配引入的偏移噪声，增加灵敏放大器的感测裕度，解决感测裕度过小的问题，使得灵敏放大器能够快速有效地放大信号。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种灵敏放大器的电路图；
图2为本申请一个实施例中提供的灵敏放大器的电路图；
图3为本申请另一个实施例中提供的灵敏放大器的电路图；
图4为本申请一个实施例中提供的控制方法的流程图；
图5至图9为本申请图2中的灵敏放大器于不同的工作状态下的等效电路示意图；
图10至图14为本申请图3中的灵敏放大器于不同的工作状态下的等效电路示意图；
图15为本申请一个实施例中提供的控制方法中，执行读“1”时的时序逻辑图；
图16为本申请一个实施例中提供的控制方法中，执行读“0”时的时序逻辑图。
附图标记说明：
11-第一开关单元，12-第二开关单元，13-第三开关单元，14-第四开关单元，15-第五开关单元，16-储能单元。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电源输入端称为第二电源输入端，且类似地，可将第二电源输入端称为第一电源输入端。第一电源输入端和第二电源输入端两者都是电源输入端，但其不是同一电源输入端。
可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
一种传统灵敏放大器如图1所示，灵敏放大器包括一对NMOS管(第一NMOS管N1’和第二NMOS管N2’)和一对PMOS管(第一PMOS管P1’和第二PMOS管P2’)交互耦合组成，第一PMOS管P1’的源极与第二PMOS管P2’的源极与灵敏放大器的第一电源输入端RT’相连接，第一PMOS管P1’的漏极及第二PMOS管P2’的栅极均与位线BL’相连接，第一PMOS管P1’的栅极及第二PMOS管P2’的漏极均与互补位线相连接；第一NMOS管N1’的源极及第二NMOS管N2’的源极与灵敏放大器的第二电压输入端SB’相连接，第一NMOS管N1’的漏极及第二NMOS管N2’的栅极均与位线BL’相连接，第二NMOS管N’的漏极及第一NMOS管N1’的栅极均与互补位线BLB’相连接。然而，图1中的灵敏放大器中的第一NMOS管N1’与第二NMOS管N2’以及第一PMOS管P1’与第二PMOS管P2’会因为工艺和温度的变化而存在阈值电压失配，而第一NMOS管N1’和第二NMOS管N2’的阈值失配会引入失配噪声，并且目前由于构成灵敏放大器的器件可能由于工艺变化、温度等而具有不同阈值电压，不同器件之间存在阈值电压失配，而阈值电压失配会引起失配噪声；感测裕度越来越小及存在失配噪声均会容易引起感测裕度不足的问题，使得灵敏放大器不能快速有效地放大信号，进而降低DRAM的性能。
请参阅图2及图3，本发明提供一种灵敏放大器，包括：第一电源端RT、第二电源端SB、第一开关单元11、第二开关单元12、第三开关单元13、第四开关单元14、第一NMOS管N1、第二NMOS管N2、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4；其中，
第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极及第四PMOS管P4的源极均与灵敏放大器的第一电源端RT相连接；第一PMOS管P1的漏极、第二PMOS管P2的栅极及第三PMOS管P3的栅极均与读出位线SABL相连接，第三PMOS管P3的漏极与读出位线SABL电连接；第一PMOS管P1的栅极、第二PMOS管P2的漏极及第四PMOS管P4栅极均与互补读出位线SABLB相连接，第四PMOS管P4的漏极与互补读出位线SABLB电连接；
第一开关单元11的第一端与互补位线BLB相连接，第二端与读出位线SABL相连接，控制端与第一隔离信号ISO1相连接；
第二开关单元12的第一端与位线BL相连接，第二端与互补读出位线SABLB相连接，控制端与第二隔离信号ISO2相连接；
第三开关单元13的第一端与读出位线SABL相连接，第二端与位线BL相连接，控制端与第一偏移消除信号OC1相连接；
第四开关单元14的第一端与互补读出位线SABLB相连接，第二端与互补位线BLB相连接，控制端与第二偏移消除信号OC2相连接；
第一NMOS管N1的源极及第二NMOS管N2的源极与灵敏放大器的第二电源端SB相连接；第一NMOS管N1的栅极与位线BL相连接，第一NMOS管N1的漏极与读出位线SABL相连接；第二NMOS管N2的栅极与互补位线BLB相连接，第二NMOS管N2的漏极与互补读出位线SABLB相连接。
上述实施例中的灵敏放大器工作时，通过向第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14分别输出合适的时序逻辑信号，控制四个开关单元的开与关，可以消除由于第一NMOS管N1与第二NMOS管N2的的阈值电压失配以及第一PMOS管P1与第二PMOS管P2的阈值电压失配引入的偏移噪声，增加灵敏放大器的感测裕度，使得灵敏放大器能够快速有效地放大信号，解决感测裕度不足的问题。
在一个实施例中，如图2所示，第一开关单元11包括第一开关管M1，第二开关单元12包括第二开关管M2，第三开关单元13包括第三开关管M3及第四开关管M4，第四开关单元14包括第五开关管M5及第六开关管M6；
第三开关管M3的第一端与读出位线SABL相连接，第二端与第三PMOS管P3的漏极相连接，控制端与第一偏移消除信号OC1相连接；
第四开关管M4的第一端与第三开关管M3的第二端相连接，第二端与位线BL相连接，控制端与第一偏移消除信号OC1相连接；
第五开关管M5的第一端与互补读出位线SABLB相连接，第二端与第四PMOS管P4的漏极相连接，控制端与第二偏移消除信号OC2相连接；
第六开关管M6的第一端与第五开关管M5的第二端相连接，第二端与互补位线BLB相连接，控制端与第二偏移消除信号OC2相连接。
在其中一个实施例中，第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5及第六开关管M6均为NMOS管；第一开关管M1的第一端、第二开关管M2的第一端、第三开关管M3的第一端、第四开关管M4的第一端、第五开关管M5的第一端及第六开关管M6的第一端均为NMOS管的漏极，第一开关管M1的第二端、第二开关管M2的第二端、第三开关管M3的第二端、第四开关管M4的第二端、第五开关管M5的第二端及第六开关管M6的第二端均为NMOS管的源极，第一开关管M1的控制端、第二开关管M2的控制端、第三开关管M3的控制端、第四开关管M4的控制端、第五开关管M5的控制端及第六开关管M6的控制端均为NMOS管的栅极。
在另一个实施例中，如图3所示，第一开关单元11包括第一开关管M1，第二开关单元12包括第二开关管M2，第三开关单元13包括第三开关管M3，第四开关单元14包括第四开关管M4；第一开关管M1、第二开关管M2、第三开关管M3及第四开关管M4均为NMOS管；第一开关管M1的第一端、第二开关管M2的第一端、第三开关管M3的第一端、第四开关管M4的第一端均为NMOS管的漏极，第一开关管M1的第二端、第二开关管M2的第二端、第三开关管M3的第二端、第四开关管M4的第二端均为NMOS管的源极，第一开关管M1的控制端、第二开关管M2的控制端、第三开关管M3的控制端及第四开关管M4的控制端均为NMOS管的栅极；第三PMOS管P3的漏极与读出位线SABL相连接，第四PMOS管P4的漏极与互补读出位线SABLB相连接。
在其中一个实施例中，灵敏放大器通过第五开关单元15与储能单元16相连接。
在其中一个实施例中，第五开关单元15包括第七开关管M7，第七开关管M7的控制端与字线WL相连接，第七开关管M7的第一端与储能单元16相连接，第七开关管M7的第二端与位线BL相连接。
在其中一个实施例中，储能单元16的一端与第七开关管M7的第一端相连接，另一端与一施加电压相连接。
具体的，施加电压可以为电源电压VINT的一半，也可以是其他的数值，本实施例对施加电压的电压值并不做限定。
在其中一个实施例中，储能单元16包括储能电容。
在其中一个实施例中，第七开关管M7包括NMOS管，第七开关管M7的第一端为NMOS管的漏极，第七开关管M7的第二端为NMOS管的源极，第七开关管M7的控制端为NMOS管的栅极。
请继续参阅图2及图3，本发明提供的灵敏放大器还包括第八开关管N3，第八开关管N3的第一端与位线预充电压VBLP相连接，第八开关管N3的第二端与互补读出位线SABLB相连接，第八开关管N3的控制端与位线均衡电压VBLEQ相连接。
在其中一个实施例中，第八开关管N3包括NMOS管，第八开关管N3的第一端为NMOS管的漏极，第八开关管N3的第二端为NMOS管的源极，第八开关管N3的控制端为NMOS管的栅极。
请参考图4，本申请还提供一种控制方法，应用于上述任一实施例所述的灵敏放大器，该控制方法依次包括预充电阶段、失调补偿阶段、电荷分享阶段、预感测阶段及恢复阶段；下面结合图2及图3对上述每个阶段进行详细地描述：
如图5及图10所示，预充电阶段包括：使第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均处于开启状态，直至位线BL上的电压、互补位线BLB上的电压、读出位线SABL上的电压及互补读出位线SABLB上的电压均等于位线预充电压VBLP，以完成预充电。具体的，在图2所示的灵敏放大器中，第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5及第六开关管M6均处于开启状态，在图3所示的灵敏放大器中，第一开关管M1、第二开关管M2、第三开关管M3及第四开关管M4均处于开启状态。需要说明的是，图5及图10中，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14开启后形成的通路以实线示意，并省略了第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14。
如图6及图11所示，失调补偿阶段包括：使第三开关单元13及第四开关单元14均处于开启状态，且第一开关单元11及第二开关单元12处于关闭状态，直至位线BL上的电压与读出位线SABL上的电压相等，且互补位线BLB上的电压与互补读出位线SABLB上的电压相等，以完成失调补偿。具体的，在图2所示的灵敏放大器中，第一开关管M1及第二开关管M2均处于关闭状态，第三开关管M3、第四开关管M4、第五开关管M5及第六开关管M6均处于开启状态，在图3所示的灵敏放大器中，第一开关管M1及第二开关管M2均处于关闭状态，第三开关管M3及第四开关管M4均处于开启状态。需要说明的是，图6及图11中，第三开关单元13及第四开关单元14形成的通路以实线示意，并省略了第三开关单元13及第四开关单元14；第一开关单元11及第二开关单元12关闭后的断路以虚线示意，并省略了第一开关单元11及第二开关单元12。
其中，第三PMOS管P3及第四PMOS管P4可以增大失调补偿阶段时灵敏放大器的增益，从而减小第一NMOS管N1与第二NMOS管N2的的阈值电压失配以及第一PMOS管P1与第二PMOS管P2的阈值电压失配引入的偏移噪声。当调节第三PMOS管P3及第四PMOS管P4的跨导(gm)，使其接近第一PMOS管及第二PMOS管的跨导(gm)时，灵敏放大器的增益会非常大，使得第一NMOS管N1与第二NMOS管N2的的阈值电压失配以及第一PMOS管P1与第二PMOS管P2的阈值电压失配引入的偏移噪声非常小。
电荷分享阶段包括：使第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均处于关闭状态，直至位线BL与储能单元16完成电荷分享。
具体的，在其中一个实施例中，电荷分享阶段的电路示意图如图7及图12所示，具体的，在图2所示的灵敏放大器中，第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5及第六开关管M6均处于关闭状态，在图3所示的灵敏放大器中，第一开关管M1、第二开关管M2、第三开关管M3及第四开关管M4均处于关闭状态。需要说明的是，图7及图12中，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14关闭后的断路以虚线示意，并省略了第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14。
预感测阶段包括：
当执行读“1”操作时，使第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均处于关闭状态，直至读出位线SABL上的电压被拉至与第二电源端SB的电压相等，且互补读出位线SABLB上的电压被拉至与第一电源端RT的电压相等，以完成预感测；
当执行读“0”操作时，使第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均处于关闭状态，直至读出位线SABL上的电压被拉至与第一电源端RT的电压相等，且互补读出位线SABLB上的电压被拉至与第二电源端SB的电压相等，以完成预感测。
具体的，在其中一个实施例中，预感测阶段的示意图如图8及图13所示，具体的，在图2所示的灵敏放大器中，第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5及第六开关管M6均处于关闭状态，在图3所示的灵敏放大器中，第一开关管M1、第二开关管M2、第三开关管M3及第四开关管M4均处于关闭状态。需要说明的是，图8及图13中，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14关闭后的断路以虚线示意，并省略了第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14。
其中，第三PMOS管P3及第四PMOS管P4可以增大预感测阶段时灵敏放大器的增益。
恢复阶段包括：
当执行读“1”操作时，使第一开关单元11及第二开关单元12均处于开启状态，且第三开关单元13及第四开关单元14均处于关闭状态，直至位线BL上的电压与互补读出位线SABLB上的电压相等且均为高电平，且互补位线BLB上的电压与读出位线SABL上的电压相等且均为低电平，达到稳定状态，以完成恢复。
当执行读“0”操作时，使第一开关单元11及第二开关单元12均处于开启状态，且第三开关单元13及第四开关单元14均处于关闭状态，直至位线BL上的电压与互补读出位线SABLB上的电压相等且均为低电平，且互补位线BLB上的电压与读出位线SABL上的电压相等且均为高电平，达到稳定状态，以完成恢复。
具体的，在其中一个实施例中，恢复阶段的示意图如图9及图14所示，具体的，在图2所示的灵敏放大器中，第一开关管M1及第二开关管M2均处于关开启状态，第三开关管M3、第四开关管M4、第五开关管M5及第六开关管M6均处于关闭状态，在图3所示的灵敏放大器中，第一开关管M1及第二开关管M2均处于开启状态，第三开关管M3及第四开关管M4均处于关闭状态。需要说明的是，图9及图14中，第一开关单元11及第二开关单元12形成的通路以实线示意，并省略了第一开关单元11及第二开关单元12；第三开关单元13及第四开关单元14关闭后的断路以虚线示意，并省略了第三开关单元13及第四开关单元14。
下面对其中一个实施例提供的控制方法中，各个阶段给开关单元的控制端施加的时序逻辑信号进行详细地说明：
首先，以执行读“1”操作示例，如图15所示，具体为：
预充电阶段(T1阶段)：由于第一偏移消除信号OC1、第二偏移消除信号OC2、第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为高电平，第一电源端RT的电压及第二电源端SB的电压均为位线预充电压VBLP，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均被开启，开始为位线BL、互补位线BLB、读出位线SABL及互补读出位线SABLB预充电，直至位线BL、互补位线BLB、读出位线SABL及互补读出位线SABLB位线均被充电至预充电压VBLP，预充电阶段结束；在预充电阶段，字线WL为低电平，字线WL控制的第五开关单元15关闭。
失调补偿阶段(T2阶段)：由于第一偏移消除信号OC1及第二偏移消除信号OC2为高电平，且第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为低电平，第一电源端RT的电压为电源电压VINT，第二电源端SB的电压为接地电压VSS，第三开关单元13及第四开关单元14均被开启，且第一开关单元11及第二开关单元12均被关闭，位线BL上的电压与读出位线SABL上的电压相等，且互补位线BLB上的电压与互补读出位线SABLB上的电压相等，第一NMOS管N1与第二NMOS管N2的阈值电压失配以及第一PMOS管P1与第二PMOS管P2的阈值电压失配会体现在位线BL的电压及互补位线BLB的电压上，即如图15中所示，在失调补偿阶段，位线BL的电压与互补位线BLB的电压会出现差异，失调补偿阶段结束；在失调补偿阶段，字线WL为低电平，字线WL控制的第五开关单元15关闭。
电荷分享阶段(T3阶段)：由于第一偏移消除信号OC1、第二偏移消除信号OC2、第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为低电平，第一电源端RT的电压及第二电源端SB的电压均为位线预充电压VBLP，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均被关闭；在电荷分享阶段，字线WL为高电平，字线WL控制的第五开关单元15开启，使得电荷从储能单元16中分享至位线BL中，完成电荷分享。由于该过程为值为“1”的数据存储在储能单元16中，在电荷分享阶段，位线BL的电压升高至预定量，所述预定量与储能单元16中存储的电荷量有关；当位线BL与储能单元16完成电荷分享，电荷分享阶段结束。
在本申请的灵敏放大器中，由于制造工艺及温度等的变化，第一NMOS管N1与第二NMOS管N2以及第一PMOS管P1与第二PMOS管P2可以具有不同的阈值电压，在这种情况下，灵敏放大器由于第一NMOS管N1与第二NMOS管N2的阈值电压的差异以及第一PMOS管P1与第二PMOS管P2的阈值电压的差异而导致失调噪声。通过上述失调补偿，可以有效消除失调噪声。
预感测阶段(T4阶段)：由于第一偏移消除信号OC1、第二偏移消除信号OC2、第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为低电平，第一电源端RT的电压为电源电压VINT，第二电源端SB的电压为接地电压VSS，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均被关闭，由于位线上的电压VBL与互补位线上的电压VBLB存在足够的电压差，灵敏放大器开始放大，读出位线SABL上的电压VSABL被拉低，互补读出位线SABLB上的电压VSABLB被拉高，当读出位线SABL上的电压VSABL被拉低至接地电压VSS，且互补读出位线SABLB上的电压VSABLB被拉高至电源电压VINT时，预感测阶段结束；在预感测阶段，字线WL为高电平，字线WL控制的第五开关单元15开启。
恢复阶段(T5阶段)：由于第一隔离信号ISO1及第二隔离信号ISO2为高电平，且第一偏移消除信号OC1、第二偏移消除信号OC2及位线均衡电压为低电平VBLEQ，第一电源端RT的电压为电源电压VINT，第二电源端SB的电压为接地电压VSS，第一开关单元11及第二开关单元12均被开启，且第三开关单元13及第四开关单元14均被关闭，互补读出位线SABLB上的电压VSABLB持续被拉高，读出位线SABL上的电压VSABL持续被拉低，当第一开关单元11及第二开关单元12开启后，互补读出位线SABLB上的电压VSABLB被传导至位线BL，读出位线SABL上的电压VSABL被传导至互补位线BLB，使得互补读出位线SABLB上的电压VSABLB与位线BL上的电压VBL相等且均为高电平，读出位线SABL上的电压VSABL与互补位线BLB上的电压VBLB相等且均为低电平，达到稳定状态，恢复阶段结束；在恢复阶段，字线WL为高电平，字线WL控制的第五开关单元15开启。
其次，以执行读“0”操作示例，如图16所示，具体为：
预充电阶段(T1阶段)：由于第一偏移消除信号OC1、第二偏移消除信号OC2、第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为高电平，第一电源端RT的电压及第二电源端SB的电压均为位线预充电压VBLP，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均被开启，开始为位线BL、互补位线BLB、读出位线SABL及互补读出位线SABLB预充电，直至位线BL、互补位线BLB、读出位线SABL及互补读出位线SABLB位线均被充电至预充电压VBLP，预充电阶段结束；在预充电阶段，字线WL为低电平，字线WL控制的第五开关单元15关闭。
失调补偿阶段(T2阶段)：由于第一偏移消除信号OC1及第二偏移消除信号OC2为高电平，且第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为低电平，第一电源端RT的电压为电源电压VINT，第二电源端SB的电压为接地电压VSS，第三开关单元13及第四开关单元14均被开启，且第一开关单元11及第二开关单元12均被关闭，位线BL上的电压与读出位线SABL上的电压相等，且互补位线BLB上的电压与互补读出位线SABLB上的电压相等，第一NMOS管N1与第二NMOS管N2的阈值电压失配以及第一PMOS管P1与第二PMOS管P2的阈值电压失配会体现在位线BL的电压及互补位线BLB的电压上，即如图16中所示，在失调补偿阶段，位线BL的电压与互补位线BLB的电压会出现差异，失调补偿阶段结束；在失调补偿阶段，字线WL为低电平，字线WL控制的第五开关单元15关闭。
电荷分享阶段(T3阶段)：由于第一偏移消除信号OC1、第二偏移消除信号OC2、第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为低电平，第一电源端RT的电压及第二电源端SB的电压均为位线预充电压VBLP，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均被关闭；在电荷分享阶段，字线WL为高电平，字线WL控制的第五开关单元15开启，使得电荷从储能单元16分享至位线BL中，完成电荷分享。由于该过程为值为“0”的数据存储在储能单元16中，在电荷分享阶段，位线BL的电压降低至预定量，所述预定量与储能单元16中存储的电荷量有关；当位线BL与储能单元16完成电荷分享，电荷分享阶段结束。
预感测阶段(T4阶段)：由于第一偏移消除信号OC1、第二偏移消除信号OC2、第一隔离信号ISO1、第二隔离信号ISO2及位线均衡电压VBLEQ均为低电平，第一电源端RT的电压为电源电压VINT，第二电源端SB的电压为接地电压VSS，第一开关单元11、第二开关单元12、第三开关单元13及第四开关单元14均被关闭，由于位线上的电压VBL与互补位线上的电压VBLB存在足够的电压差，灵敏放大器开始放大，读出位线SABL上的电压VSABL被拉高，互补读出位线SABLB上的电压VSABLB被拉低，当读出位线SABL上的电压VSABL被拉高至电源电压VINT，且互补读出位线SABLB上的电压VSABLB被拉低至VSS时，预感测阶段结束；在预感测阶段，字线WL为高电平，字线WL控制的第五开关单元15开启。
恢复阶段(T5阶段)：由于第一隔离信号ISO1及第二隔离信号ISO2为高电平，且第一偏移消除信号OC1、第二偏移消除信号OC2及位线均衡电压为低电平VBLEQ，第一电源端RT的电压为电源电压VINT，第二电源端SB的电压为接地电压VSS，第一开关单元11及第二开关单元12均被开启，且第三开关单元13及第四开关单元14均被关闭，互补读出位线SABLB上的电压VSABLB持续被拉低，读出位线SABL上的电压VSABL持续被拉高，当第一开关单元11及第二开关单元12开启后，互补读出位线SABLB上的电压VSABLB被传导至位线BL，读出位线SABL上的电压VSABL被传导至互补位线BLB，使得互补读出位线SABLB上的电压VSABLB与位线BL上的电压VBL相等且均为低电平，读出位线SABL上的电压VSABL与互补位线BLB上的电压VBLB相等且均为高电平，达到稳定状态，恢复阶段结束；在恢复阶段，字线WL为高电平，字线WL控制的第五开关单元15开启。
需要说明的是，上述实施例所称高电平、低电平均为相对的概念(即高电平的电压值高于与其对应的低电平的电压值)，不限定高电平的具体电压值，也不限定低电平的具体电压值。并且也并不限定本具体实施例中不同信号线上施加的高电平均相等，例如所述位线上的高电平与所述字线上的高电平可以为不同电压，也不限定特定信号线在不同阶段的高电平相等，例如所述位线在写1时和读取操作时所施加的高电平可以为不同电压值。本领域内技术人员应该理解，根据工艺节点、速度要求、可靠性要求等可自行设置相应高电平和低电平的值。
本申请还提供一种存储器，包括上述任一实施例所述的灵敏放大器。
本申请还提供一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述任一实施例所述的灵敏放大器的控制方法的步骤。
本申请还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一实施例所述的方法的步骤。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种灵敏放大器，其特征在于，包括：第一电源端、第二电源端、第一开关单元、第二开关单元、第三开关单元、第四开关单元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管；其中，
所述第一PMOS管的源极、所述第二PMOS管的源极、所述第三PMOS管的源极及所述第四PMOS管的源极均与所述灵敏放大器的第一电源端相连接；所述第一PMOS管的漏极、所述第二PMOS管的栅极及所述第三PMOS管的栅极均与读出位线相连接，所述第三PMOS管的漏极与所述读出位线电连接；所述第一PMOS管的栅极、所述第二PMOS管的漏极及所述第四PMOS管栅极均与互补读出位线相连接，所述第四PMOS管的漏极与所述互补读出位线电连接；
所述第一开关单元的第一端与互补位线相连接，第二端与所述读出位线相连接，控制端与第一隔离信号相连接；
所述第二开关单元的第一端与位线相连接，第二端与所述互补读出位线相连接，控制端与第二隔离信号相连接；
所述第三开关单元的第一端与所述读出位线相连接，第二端与所述位线相连接，控制端与第一偏移消除信号相连接；
所述第四开关单元的第一端与所述互补读出位线相连接，第二端与所述互补位线相连接，控制端与第二偏移消除信号相连接；
所述第一NMOS管的源极及所述第二NMOS管的源极与所述灵敏放大器的第二电源端相连接；所述第一NMOS管的栅极与所述位线相连接，所述第一NMOS管的漏极与所述读出位线相连接；所述第二NMOS管的栅极与所述互补位线相连接，所述第二NMOS管的漏极与所述互补读出位线相连接。
2.根据权利要求1所述的灵敏放大器，其特征在于，所述第一开关单元包括第一开关管，所述第二开关单元包括第二开关管，所述第三开关单元包括第三开关管及第四开关管，所述第四开关单元包括第五开关管及第六开关管；
所述第三开关管的第一端与所述读出位线相连接，第二端与所述第三PMOS管的漏极相连接，控制端与所述第一偏移消除信号相连接；
所述第四开关管的第一端与所述第三开关管的第二端相连接，第二端与所述位线相连接，控制端与所述第一偏移消除信号相连接；
所述第五开关管的第一端与所述互补读出位线相连接，第二端与所述第四PMOS管的漏极相连接，控制端与所述第二偏移消除信号相连接；
所述第六开关管的第一端与所述第五开关管的第二端相连接，第二端与所述互补位线相连接，控制端与所述第二偏移消除信号相连接。
3.根据权利要求2所述的灵敏放大器，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管及所述第六开关管均为NMOS管；所述第一开关管的第一端、所述第二开关管的第一端、所述第三开关管的第一端、所述第四开关管的第一端、所述第五开关管的第一端及所述第六开关管的第一端均为NMOS管的漏极，所述第一开关管的第二端、所述第二开关管的第二端、所述第三开关管的第二端、所述第四开关管的第二端、所述第五开关管的第二端及所述第六开关管的第二端均为NMOS管的源极，所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的控制端、所述第四开关管的控制端、所述第五开关管的控制端及所述第六开关管的控制端均为NMOS管的栅极。
4.根据权利要求1所述的灵敏放大器，其特征在于，所述第一开关单元包括第一开关管，所述第二开关单元包括第二开关管，所述第三开关单元包括第三开关管，所述第四开关单元包括第四开关管；所述第一开关管、所述第二开关管、所述第三开关管及所述第四开关管均为NMOS管；所述第一开关管的第一端、所述第二开关管的第一端、所述第三开关管的第一端、所述第四开关管的第一端均为NMOS管的漏极，所述第一开关管的第二端、所述第二开关管的第二端、所述第三开关管的第二端、所述第四开关管的第二端均为NMOS管的源极，所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的控制端及所述第四开关管的控制端均为NMOS管的栅极；所述第三PMOS管的漏极与所述读出位线相连接，所述第四PMOS管的漏极与所述互补读出位线相连接。
5.根据权利要求1所述的灵敏放大器，其特征在于，所述灵敏放大器通过第五开关单元与储能单元相连接。
6.根据权利要求5所述的灵敏放大器，其特征在于，所述第五开关单元包括第七开关管，所述第七开关管的控制端与字线相连接，所述第七开关管的第一端与所述储能单元相连接，所述第七开关管的第二端与所述位线相连接。
7.根据权利要求6所述的灵敏放大器，其特征在于，所述储能单元的一端与所述第七开关管的第一端相连接，另一端与一施加电压相连接。
8.根据权利要求7所述的灵敏放大器，其特征在于，所述施加电压为电源电压的一半。
9.根据权利要求7所述的灵敏放大器，其特征在于，所述储能单元包括储能电容。
10.根据权利要求6所述的灵敏放大器，其特征在于，所述第七开关管包括NMOS管，所述第七开关管的第一端为NMOS管的漏极，所述第七开关管的第二端为NMOS管的源极，所述第七开关管的控制端为NMOS管的栅极。
11.根据权利要求1至10中任一项所述的灵敏放大器，其特征在于，还包括第八开关管，所述第八开关管的第一端与位线预充电压相连接，所述第八开关管的第二端与所述互补读出位线相连接，所述第八开关管的控制端与位线均衡电压相连接。
12.根据权利要求11所述的灵敏放大器，其特征在于，所述第八开关管包括NMOS管，所述第八开关管的第一端为NMOS管的漏极，所述第八开关管的第二端为NMOS管的源极，所述第八开关管的控制端为NMOS管的栅极。
13.一种控制方法，其特征在于，应用于如权利要求1至12中任一项所述的灵敏放大器，所述控制方法依次包括预充电阶段、失调补偿阶段、电荷分享阶段、预感测阶段及恢复阶段；其中，
所述预充电阶段包括：使所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均处于开启状态，直至所述位线上的电压、所述互补位线上的电压、所述读出位线上的电压及所述互补读出位线上的电压均等于位线预充电压，以完成预充电；
所述失调补偿阶段包括：使所述第三开关单元及所述第四开关单元均处于开启状态，且所述第一开关单元及所述第二开关单元处于关闭状态，直至所述位线上的电压与所述读出位线上的电压相等，且所述互补位线上的电压与所述互补读出位线上的电压相等，以完成失调补偿；
所述电荷分享阶段包括：使所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均处于关闭状态，直至所述位线与储能单元完成电荷分享；
所述预感测阶段包括：使所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均处于关闭状态，直至所述读出位线上的电压被拉至与所述第二电源端的电压相等，且所述互补读出位线上的电压被拉至与所述第一电源端的电压相等；或直至所述读出位线上的电压被拉至与所述第一电源端的电压相等，且所述互补读出位线上的电压被拉至与所述第二电源端的电压相等，以完成预感测；
所述恢复阶段包括：使所述第一开关单元及所述第二开关单元均处于开启状态，且所述第三开关单元及所述第四开关单元均处于关闭状态，直至所述位线上的电压与所述互补读出位线上的电压相等且均为高电平，且所述互补位线上的电压与所述读出位线上的电压相等且均为低电平；或直至所述位线上的电压与所述互补读出位线上的电压相等且均为低电平，且所述互补位线上的电压与所述读出位线上的电压相等且均为高电平，达到稳定状态，以完成恢复。
14.根据权利要求13所述的控制方法，其特征在于，所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均包括NMOS管；所述灵敏放大器还包括第七开关管及第八开关管，所述第七开关管的控制端与字线相连接，所述第八开关管的控制端与位线均衡电压相连接，所述第七开关管及所述第八开关管均为NMOS管；
所述预充电阶段，所述第一偏移消除信号、所述第二偏移消除信号、所述第一隔离信号、所述第二隔离信号及所述位线均衡电压均为高电平，所述第一电源端的电压及所述第二电源端的电压均为所述位线预充电压，所述字线接低电平；
所述失调补偿阶段，所述第一偏移消除信号及所述第二偏移消除信号为高电平，且所述第一隔离信号、所述第二隔离信号及所述位线均衡电压均为低电平，所述第一电源端的电压为电源电压，所述第二电源端的电压为接地电压，所述字线接低电平；
所述电荷分享阶段，所述第一偏移消除信号、所述第二偏移消除信号、所述第一隔离信号、所述第二隔离信号及所述位线均衡电压均为低电平，所述第一电源端的电压及所述第二电源端的电压均为所述位线预充电压，所述字线接高电平；
所述预感测阶段，所述第一偏移消除信号、所述第二偏移消除信号、所述第一隔离信号及所述第二隔离信号及所述位线均衡电压均为低电平，所述第一电源端的电压为电源电压，所述第二电源端的电压为接地电压，所述字线接高电平；
所述恢复阶段，所述第一隔离信号及所述第二隔离信号为高电平，且所述第一偏移消除信号、所述第二偏移消除信号及所述位线均衡电压为低电平，所述第一电源端的电压为电源电压，所述第二电源端的电压为接地电压，所述字线接高电平。
15.一种存储器，其特征在于，包括权利要求1-12任一项所述的灵敏放大器。
16.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求13或14所述的灵敏放大器的控制方法的步骤。
17.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求13或14所述的灵敏放大器的控制方法的步骤。
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