CN115811279B - 一种补偿位线失调电压的灵敏放大器及芯片与放大电路 - Google Patents
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Abstract
本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，
导通，
截止，在反向放大阶段，
导通，
截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，
导通，
截止，在反向放大阶段，
导通，
截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。
Description
技术领域
本发明涉及半导体存储器技术领域中的一种放大器，具体而言，涉及一种能够补偿位线失调电压的DRAM灵敏放大器、采用所述放大器封装的芯片、采用所述放大器或所述芯片的放大电路。
背景技术
随着人工智能(AI)、新能源、无人驾驶技术、量子科学技术等科技领域的快速发展，给人们的生活带来了巨大的改善。这些科技领域的发展都离不开集成电路产业的支持，而存储器作为集成电路产业重要的部分也发挥着举足轻重的作用。存储器根据电源断开后存储器内部数据是否容易丢失可分为易失性存储器和非易失性存储器。易失性存储器分为动态随机存储器(DRAM)和静态随机存储器(SRAM)，非易失性存储器分为ROM和FLASH等。DRAM凭借其高带宽、低成本、低功耗等优点在存储器领域占据了最大的规模。
灵敏放大器(Sense Amplifier)作为DRAM的核心电路，主要是能将存储单元中的微弱信号进行放大，进而可以使得存储单元中的信息能够被正确的读出或者写入。灵敏放大的性能主要包括失调电压、读速度、良率、功耗等，而其中最重要的参数则为失调电压。
随着工艺尺寸的不断降低，由于工艺缺陷，会导致如阈值电压、寄生电容、跨导等工艺参数的不匹配，这些工艺参数的不匹配会导致灵敏放大器产生失调噪声，进而使得灵敏放大器错误的放大存储单元中的信息，这会严重影响DRAM的工作性能。当今灵敏放大器的失调电压已经成为科研工作者不可忽略的一个问题。为了提高灵敏放大器的读写正确率，现有技术中包括以下几种方案：
1）图1所示是SanghoonHong，Sejua Kim等人在2002年提出的一种偏移抵消灵敏放大器 (Offset Cancellation SenseAmplifier , OCSA)，相比较与传统的灵敏放大器，OCSA增加了五个晶体管，在偏移补偿阶段可以通过构建电流镜结构来达到失调补偿的效果，同时增加了正反馈阶段进一步补偿失调噪声。
2）图2所示是Suk Min Kim，Byungkyu Song等人在2019年提出的放大电压灵敏放大器(Boosted Reference Voltage Sense Amplifier , BRV-SA)，通过在偏移补偿阶段通过二极管连接法消除失调电压，并在电荷共享阶段放大参考位线电压使感测裕度最大化，从而更大程度地去补偿失调电压。
3）图3所示是Jinyeong Moon，Byongtae Chung等人在2010年提出的一种带偏移失配校准的灵敏放大器(Offset Mismatch Calibration Sense Amplifier，OMCSA)，该电路通过使得灵敏放大器中的两个反相器各自输入输出短接，自动校准两端位线电压来达到补偿失调噪声的效果。
发明内容
基于此，针对传统解决灵敏放大器由于失调噪声而错误的读取或者写入存储单元信息的技术问题的技术方案，本发明提供一种能够补偿位线失调电压的DRAM灵敏放大器、采用所述放大器封装的芯片、采用所述放大器或所述芯片的放大电路。
本发明的目的是通过以下技术方案实现的：一种补偿位线失调电压的DRAM灵敏放大器，其包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1；
其中，P1的漏极与N7的源极，N5、N3、N1的漏极均电性连接；P1的栅极与N9的源极，N6、N3的源极，N1的栅极，位线BLB均电性连接；P2的漏极与N8的源极，N6、N4、N2的漏极均电性连接；P2的栅极与N10、N5、N4的源极，N2的栅极，位线BL均电性连接；N7的漏极与N9的漏极，C1的nL端均电性连接；N8的漏极与N10的漏极，C1的nR端均电性连接；
在偏移补偿阶段，当位线BL为电荷共享位线，位线BLB为静态参考位线时，N1~N4、N8、N9、P1、P2导通，N5~N7、N10截止；当位线BLB为电荷共享位线，位线BL为静态参考位线时，N1~N4、N7、N10、P1、P2导通，N5、N6、N8、N9截止；
在反向放大阶段，当位线BL为电荷共享位线，位线BLB为静态参考位线时，N2、N8、N9、P2导通，N1、N3~N7、N10、P1截止；当位线BLB为电荷共享位线，位线BL为静态参考位线时，N1、N7、N10、P1导通，N2~N6、N8、N9、P2截止。
作为上述方案的进一步改进，在交叉耦合阶段，N1、N2、N5、N6、P1、P2导通，N3、N4、N7~N10截止。
作为上述方案的进一步改进，所述DRAM灵敏放大器应用于一个放大电路中，所述放大电路还包括两个存储单元和一个等效电路，所述等效电路用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下，根据预充电压源VEQ把所述灵敏放大器与两个存储单元之间的位线BL、BLB拉到一样的参考电压；
所述等效电路包括三个NMOS晶体管N11~N13；N11的源极与位线BL、N13的源极均电性连接；N12的源极与位线BLB、N13的漏极均电性连接；
在预充阶段，N11~N13、N5、N6导通，N1~N4、N7~N10、P1、P2截止。
作为上述方案的进一步改进，P1、P2的源极分别接收使能信号SAP1、SAP2；N1、N2的源极均分别接收使能信号SAN、SAN2；N3、N4的栅极均接收控制信号OC；N8、N9的栅极均接收控制信号ISO2；N7、N10的栅极均接收控制信号ISO3；
在偏移补偿阶段，使能信号SAP1、SAP2的电压为VDD/2，位线信号SAN1、SAN2的电压为0，且当位线BL为电荷共享位线，位线BLB为静态参考位线时，控制信号ISO2、OC的电压为1.5倍VDD，而当BLB为电荷共享位线，控制信号ISO3、OC的电压为1.5倍VDD。
作为上述方案的进一步改进，所述灵敏放大器应用于一个放大电路中，所述放大电路包括：
储存单元一，其用于在字线WLA的控制下输出0或1；
储存单元二，其用于在字线WLB的控制下输出0或1；
所述灵敏放大器，其用于读取所述存储单元一或所述存储单元二的输出；
等效电路，其用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下，根据预充电压源VEQ把所述灵敏放大器与所述存储单元一之间的位线BL、与所述存储单元二之间的位线BLB拉到一样的参考电压；
其中，在反向放大阶段，使能信号SAP1、SAN1的电压为VDD/2，使能信号SAP2的电压为VDD，使能信号SAN2的电压为0，控制信号ISO2的电压为1.5倍VDD，字线WLA的电压为1.5倍VDD，字线WLB的电压为0；
当位线BL为电荷共享位线，位线BLB为静态参考位线时，字线WLA控制的存储单元一中的信息读出；当位线BLB为电荷共享位线，位线BL为静态参考位线时，字线WLB控制的存储单元二中的信息读出。
本发明还提供一种补偿位线失调电压的DRAM灵敏放大器芯片，其采用上述任意补偿位线失调电压的DRAM灵敏放大器封装而成。
作为上述方案的进一步改进，所述芯片包括以下引脚：
引脚一，用于接收位线BL；
引脚二，用于接收位线BLB；
引脚三，用于接收使能信号SAP1；
引脚四，用于接收使能信号SAP2；
引脚五，用于接收使能信号SAN1；
引脚六，用于接收使能信号SAN2；
引脚七，用于接收控制信号OC；
引脚八，用于接收控制信号ISO1；
引脚九，用于接收控制信号ISO2；
引脚十，用于接收控制信号ISO3。
本发明还提供一种补偿位线失调电压的放大电路，其包括：
储存单元一，其用于在字线WLA的控制下输出0或1；
储存单元二，其用于在字线WLB的控制下输出0或1；
上述任意一种补偿位线失调电压的DRAM灵敏放大器，其用于读取所述存储单元一或所述存储单元二的输出；
等效电路，其用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下把所述灵敏放大器与所述存储单元一之间的位线BL、与所述存储单元二之间的位线BLB拉到一样的参考电压。
作为上述方案的进一步改进，所述等效电路包括三个NMOS晶体管N11~N13；
其中，N11~N13的栅极均接收所述控制信号BLEQ，N11、N12的漏极均接收预充电压源VEQ；N11的源极与位线BL、N13的源极均电性连接；N12的源极与位线BLB、N13的漏极均电性连接。
作为上述方案的进一步改进，所述储存单元一包括电容C2、NMOS晶体管N14；C2的一端接收1/2Vcc，C2的一端电性连接N14的源极，N14的漏极连接位线BL，N14的栅极接收字线WLA；
所述储存单元二包括电容C3、NMOS晶体管N15；C3的一端接收1/2Vcc，C3的一端电性连接N15的源极，N15的漏极连接位线BLB，N15的栅极接收字线WLB。
本发明在失调补偿阶段通过反相器输入输出短路相连的方式补偿失调电压，同时将由于工艺偏差导致的偏移电压存储在电容中，在反向放大阶段通过控制单边反相器工作并且利用电容中的偏移电压来进一步调节参考位线电压，使得电荷共享位线与参考位线的电压差最大化，进而在使得整个灵敏放大器的感测裕度最大化。本发明能够解决灵敏放大器由于失调噪声而错误的读取或者写入存储单元信息的问题，同时有着较快的读速度和较低的功耗。
附图说明
图1为本发明背景技术提供的现有技术中OCSA电路的结构示意图；
图2为本发明背景技术提供的现有技术中BRV_SA电路的结构示意图；
图3为本发明背景技术提供的现有技术中OMCSA电路的结构示意图；
图4为本发明实施例所提供的灵敏放大器的电路图；
图5为本发明实施例所提供的灵敏放大器读取第一位线上存储单元数据时所涉及控制信号时序图；
图6为本发明实例所提供的灵敏放大器在读取第一位线上存储单元数据时预充阶段的电路图；
图7为本发明实例所提供的灵敏放大器在读取第一位线上存储单元数据时偏移补偿阶段的电路图；
图8为本发明实例所提供的灵敏放大器在读取第一位线上存储单元数据时反向放大阶段的电路图；
图9为本发明实例所提供的灵敏放大器在读取第一位线上存储单元数据时交叉耦合阶段的电路图；
图10为本发明实例所提供的灵敏放大器读取第二位线上存储单元数据时所涉及各控制信号时序图；
图11为本发明实例所提供的灵敏放大器读取第二位线上存储单元数据时预充阶段的电路图；
图12为本发明实例所提供的灵敏放大器读取第二位线上存储单元数据时偏移补偿阶段电路图；
图13为本发明实例所提供的灵敏放大器读取第二位线上存储单元数据时反向放大阶段电路图；
图14为本发明实例所提供的灵敏放大器读取第二位线上存储单元数据时交叉耦合阶段电路图；
图15为本发明实例所提供的灵敏放大器的失调电压数据直方图（仿真条件为：Corner：mismatch；Temperature：27℃；VDD：1.2V）；
图16为本发明实例所提供的灵敏放大器与参考电路在不同位线电容下读数据“0”速度对比图（仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V）；
图17为本发明实例所提供的灵敏放大器与参考电路在不同位线电容下读数据“1”速度对比图（仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V）；
图18为本发明实例所提供的灵敏放大器与参考电路在不同位线电容下读数据时的功耗对比图（仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V）；
图19为本发明实例所提供的灵敏放大器与参考电路在不同位线电容下失调电压数据对比图（仿真条件为：Corner：mismatch；Temperature：27℃；VDD：1.2V）。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
由于工艺缺陷，会导致如阈值电压、寄生电容、跨导等工艺参数的不匹配，这些工艺参数的不匹配会导致电荷共享位线和静态参考位线的电压失配，使得存储单元中的数据被错误放大，本发明的补偿位线失调电压的DRAM灵敏放大器，在偏移补偿阶段通过将反相器输入输出短接的方式补偿位线失调电压，同时引入电容存储偏移电压在反向放大阶段进一步调节两端位线失调电压，解决了由于失调电压引起的读取数据错误问题。仿真结果表明，在不同位线电容的情况下，该电路相较于参考电路，本发明补偿位线失调电压能力最为突出，同时有着较快的读速度和较低的功耗。
本发明实例使用的器件为金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)，这是一种可以广泛使用在模拟电路与数字电路的场效应晶体管，因为其具有双向导通的能力，可以作为传输管使用；本电路利用MOSFET的这种传输特性使本发明实例中的灵敏放大器在不同的阶段形成不同的电路结构，从而提高电路的稳定性。
本发明实例提供的具有补偿位线失调电压的DRAM灵敏放大器在使用时，可设计成补偿位线失调电压的放大电路（如图4所示）。图4中的放大电路包括两个存储单元、一个所述灵敏放大器和一个等效电路。储存单元一用于在字线WLA的控制下输出0或1；储存单元二用于在字线WLB的控制下输出0或1；灵敏放大器用于读取所述存储单元一或所述存储单元二的输出；等效电路用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下把所述灵敏放大器与所述存储单元一之间的位线BL、与所述存储单元二之间的位线BLB拉到一样的参考电压。
灵敏放大器主要包括：13个NMOS晶体管，2个PMOS晶体管，1个电容；13个NMOS晶体管依次标记为N1~N10，2个PMOS晶体管依次标记为P1~P2，1个电容标记为C1。
等效电路主要包括：3个NMOS晶体管依次标记为N11~N13。储存单元一包括电容C2、NMOS晶体管N14。所述储存单元二包括电容C3、NMOS晶体管N15。
第一位线BL与存储单元内的NMOS晶体管源极相连接，第二位线BLB与存储单元内的NMOS晶体管源极相连接；字线WLA与存储单元内的NMOS晶体管栅极相连接，字线WLB与存储单元内的NMOS晶体管栅极相连接。PMOS晶体管P1的漏极与NMOS晶体管N7的源极、NMOS晶体管N5的漏极、NMOS晶体管N3的漏极、NMOS晶体管N1的漏极相连接。PMOS晶体管P1的栅极与NMOS晶体管N9的源极、NMOS晶体管N6的源极、NMOS晶体管N3的源极、NMOS晶体管N1的栅极、NMOS晶体管N12的源极、NMOS晶体管N13的漏极、位线BL相连接。
PMOS晶体管P2的漏极与NMOS晶体管N8的源极、NMOS晶体管N6的漏极、NMOS晶体管N4的漏极、NMOS晶体管N2的漏极相连接。PMOS晶体管P2的栅极与NMOS晶体管N10的源极、NMOS晶体管N5的源极、NMOS晶体管N4的源极、NMOS晶体管N2的栅极、NMOS晶体管N11的源极、NMOS晶体管N13的源极、位线BLB相连接。
NMOS晶体管N7的漏极与NMOS晶体管N9的漏极、电容C1的nL端相连接。NMOS晶体管N8的漏极与NMOS晶体管N10的漏极、电容C1的nR端相连接。
使能信号SAP1与PMOS晶体管的源极相连接；信号SAP2与PMOS晶体管的源极相连接；信号SAN1与NMOS晶体管N1的源极相连接；信号SAN2与NMOS晶体管N2的源极相连接。预充电源VEQ与NMOS晶体管N11的漏极、NMOS晶体管N12的漏极相连接。
控制信号BLEQ与NMOS晶体管N11的栅极、NMOS晶体管N12的栅极、NMOS晶体管N13的栅极相连接。控制信号ISO1与NMOS晶体管N5的栅极、NMOS晶体管N6的栅极相连接。控制信号ISO2与NMOS晶体管N8的栅极、NMOS晶体管N9的栅极相连接。控制信号ISO3与NMOS晶体管N7的栅极、NMOS晶体管N10的栅极相连接。控制信号OC与NMOS晶体管N3的栅极、NMOS晶体管N4的栅极相连接。
上述结构中PMOS晶体管P1与NMOS晶体管N1以及控制信号OC控制的NMOS晶体管N3构成输入输出短接的反相器；PMOS晶体管P2与NMOS晶体管N2以及控制信号OC控制的NMOS晶体管N4构成输入输出短接的反相器。
如图5所示，当BL为电荷共享位线，BLB为静态参考位线时，整个电路共分为四个阶段，分别是预充阶段、补偿阶段、反向放大阶段和交叉耦合阶段，各控制信号波形图如图所示，其中控制信号ISO3在该种情况下不工作。
如图10所示，当BLB为电荷共享位线时，BL为静态参考位线时，整个电路共分为四个阶段，分别是预充阶段、补偿阶段、反向放大阶段和交叉耦合阶段，各控制信号波形图如图所示，其中控制信号ISO2信号在该种情况下不工作。
所述结构中当BL为电荷共享位线，BLB为静态参考位线时，电容C1与控制信号ISO2控制的NMOS晶体管N8和N9构成偏移电压存储单元；当BLB为电荷共享位线，BL为静态参考位线时，电容C1与控制信号ISO3控制的NMOS晶体管N7和N10构成偏移存储单元。
所述结构中PMOS晶体管P1和NMOS晶体管N1构成反相器，PMOS晶体管P2和NMOS晶体管N2构成另一个反相器，这两个反相器和由控制信号ISO3控制的NMOS晶体管N5和N6构成了灵敏放大器的交叉耦合放大电路。
本发明实施例所提供的补偿失调电压的DRAM灵敏放大器电路原理如下：
（1）预充阶段：在此阶段，控制信号BLEQ电压为1.5倍VDD，信号SAP1、SAP2、SAN1、SAN2的电压为VDD/2，预充电压源VEQ为VDD/2，控制信号BLEQ使NMOS晶体管N11，N12和N13导通，预充电压源于NMOS晶体管N11、N12的漏极相连接，在平衡感N13的共同作用下使得电荷共享位线BL与静态参考位线BLB预充到VDD/2。图6为当BL为电荷共享位线，BLB为静态参考位线时的预充阶段等效电路图；图7为当BLB为电荷共享位线，BL为静态参考位线时的预充阶段等效电路图。
（2）偏移补偿阶段：如图7所示为当BL为电荷共享位线，BLB为静态参考位线时的偏移补偿等效电路图信号SAP1、SAP2的电压为VDD/2，信号SAN1、SAN2的电压为0，控制信号ISO2、OC的电压为1.5倍VDD，NMOS晶体管N3、N4、N8、N9导通，PMOS晶体管P1和NMOS晶体管N1在NMOS晶体管N3的导通下形成输入输出短接的反相器结构，PMOS晶体管P2和NMOS晶体管N2在NMOS晶体管N4的导通下形成输入输出短接的反相器结构，电容C1在NMOS晶体管N8和N9的导通下形成偏移电压存储单元，反相器首尾短接时输入输出会达到该反相器的翻转电压，即两条位线通过这种方式会被补偿到反相器翻转点电压，且翻转电压与MOS管的阈值电压相关，当存在工艺偏差时，MOS的阈值电压就会有所不同，即两个反相器的翻转电压会有所不同，而电容C1通过nL和nR两端会将两个反相器翻转电压的压差当作偏移电压存储起来。
如图12所示为当BLB为电荷共享位线，BL为静态参考位线时的偏移补偿等效电路图，信号SAP1、SAP2的电压为VDD/2，信号SAN1、SAN2的电压为0，控制信号ISO3、OC的电压为1.5倍VDD，NMOS晶体管N3、N4、N7、N10导通，PMOS晶体管P1和NMOS晶体管N1在NMOS晶体管N3的导通下形成输入输出短接的反相器结构，PMOS晶体管P2和NMOS晶体管N2在NMOS晶体管N4的导通下形成输入输出短接的反相器结构，电容C1在NMOS晶体管N7和N10的导通下形成偏移电压存储单元，反相器首尾短接时输入输出会达到该反相器的翻转电压，即两条位线通过这种方式会被补偿到反相器翻转点电压，且翻转电压与MOS管的阈值电压相关，当存在工艺偏差时，MOS的阈值电压就会有所不同，即两个反相器的翻转电压会有所不同，而电容C1通过nL和nR两端会将两个反相器翻转电压的压差当作偏移电压存储起来。
（3）反向放大阶段：如图8所示为当BL为电荷共享位线，BLB为静态参考位线时的反向放大等效电路图，信号SAP1、SAN1的电压为VDD/2，信号SAP2的电压为VDD，信号SAN2的电压为0，控制信号ISO2的电压为1.5倍VDD，WLA电压为1.5倍VDD，WLB电压为0，WLA的存储单元信息读出，当灵敏放大器读取数据“1”时，NMOS管N2和PMOS管P2形成的反相器工作，因为读取数据“1”，则NMOS管N2的放电能力增强，即SA_BLB电压下降，因为电容两端电压差不能突变且电容C1存储着偏移电压，即nL端电压相较于SA_BLB的电压又下降了偏移电压的压差，则静态参考位线BLB的电压相较于电荷共享位线BL明显下降，增加了电荷共享位线BL和静态参考位线BLB的电压差，达到了放大两端位线压差的目的。
如图13所示为当BLB为电荷共享位线，BL为静态参考位线时的反向放大等效电路图，信号SAP2、SAN2的电压为VDD/2，信号SAP1的电压为VDD，信号SAN1的电压为0，控制信号ISO3的电压为1.5倍VDD，WLB的电压为1.5倍VDD，WLA电压为0，WLB的存储单元信息读出，当灵敏放大器读取数据“1”时，NMOS管N1和PMOS管P1形成的反相器工作，因为读取数据“1”，则NMOS管N1的放电能力增强，即SA_BL电压下降，因为电容两端电压差不能突变且电容C1存储着偏移电压，即nR端相较于SA_BL的电压又下降了偏移电压的压差，则静态参考位线BL的电压相较于电荷共享位线BLB明显下降，增加了电荷共享位线BLB和静态参考位线BL的电压差，达到了放大两端位线电压差的目的。
（4）交叉耦合阶段：如图9所示为当BL为电荷共享位线，BLB为静态参考位线时的交叉耦合等效电路图，信号SAP1、SAP2的电压为VDD，信号SAN1、SAN2的电压为0，控制信号ISO1的电压为1.5倍VDD，控制信号ISO1导通NMOS晶体管N5和N6，PMOS晶体管P1、P2和NMOS晶体管N1、N2、N5、N6形成交叉耦合电路，此时电荷共享位线BL会被上拉至VDD，静态参考位线BLB会被放电至地，至此灵敏放大器将存储单元中的微小压差放大到全摆幅，从而完成数据的正确读取。
如图14所示为当BLB为电荷共享位线，BL为静态参考位线时的交叉耦合等效电路图，信号SAP1、SAP2的电压为VDD，信号SAN1、SAN2的电压为0，控制信号ISO1的电压为1.5倍VDD，控制信号ISO1导通NMOS晶体管N5和N6，PMOS晶体管P1、P2和NMOS晶体管N1、N2、N5、N6形成交叉耦合电路，此时电荷共享位线BLB会被上拉至VDD，静态参考位线BL会被放电至地，至此灵敏放大器将存储单元中的微小压差放大到全摆幅，从而完成数据的正确读取。
请参阅图15至图19，其中，图15所示为本发明实例失调电压的蒙特卡洛仿真结果图，其仿真曲线符合高斯曲线分布同时结果较为集中。图16所示为本发明实例与现有技术所提出的三种电路(OCSA、BRV_SA、OMCSA)在不同位线电容下读“0”时间的仿真结果对比图，从图可以看出本发明实例读“0”时间较其他三种电路较小。图17所示为本发明实例与现有技术所提出的三种电路(OCSA、BRV_SA、OMCSA)在不同位线电容下读“1”时间的仿真结果对比图，从图可以看出本发明实例读“0”时间较其他三种电路较小。图18所示为本发明实例与现有技术所提出的三种电路(OCSA、BRV_SA、OMCSA)在不同位线电容下功耗仿真结果对比图，从图可以看出本发明实例在工作中较其他三种电路功耗较低。图19所示为本发明实例与现有技术所提出的三种电路(OCSA、BRV_SA、OMCSA)在不同位线电容下失调电压仿真结果对比图，从图可以看出本发明实例较其他三种电路失调电压较小，具有更好的补偿失调电压能力。
为了更好的实施本发明的补偿位线失调电压的DRAM灵敏放大器，进行大力推广与应用，还可以相应设计成一种补偿位线失调电压的DRAM灵敏放大器芯片，即将补偿位线失调电压的DRAM灵敏放大器封装成相应的芯片。
所述芯片包括至少十个引脚，如：引脚一，用于接收位线BL；引脚二，用于接收位线BLB；引脚三，用于接收使能信号SAP1；引脚四，用于接收使能信号SAP2；引脚五，用于接收使能信号SAN1；引脚六，用于接收使能信号SAN2；引脚七，用于接收控制信号OC；引脚八，用于接收控制信号ISO1；引脚九，用于接收控制信号ISO2；引脚十，用于接收控制信号ISO3。封装成芯片的模式，更易于补偿位线失调电压的DRAM灵敏放大器的推广与应用。
当然在其他实施例中，还可以将补偿位线失调电压的DRAM灵敏放大器设计成模块，设计成模块的话，相应的引脚设计成接线端即可。毕竟设计成芯片模式需要的成本很高，如果设计成模块形式，同样也能方便本领域技术人员快速使用补偿位线失调电压的DRAM灵敏放大器，只需参照产品说明书，对模块的接线端进行线路连接即可，无需再去焊接各个元器件搭接DRAM灵敏放大器电路本身。
综上所述，本发明能够解决以下技术问题：由于工艺缺陷，会导致如阈值电压、寄生电容、跨导等工艺参数的不匹配，这些工艺参数的不匹配会导致电荷共享位线和静态参考位线的电压失配，使得存储单元中的数据被错误放大。本发明在偏移补偿阶段通过将反相器输入输出短接的方式补偿位线失调电压，同时引入电容存储偏移电压在反向放大阶段进一步调节两端位线失调电压，解决了由于失调电压引起的读取数据错误问题。仿真结果表明，在不同位线电容的情况下，该电路相较于参考电路，本发明补偿位线失调电压能力最为突出，同时有着较快的读速度和较低的功耗。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种补偿位线失调电压的DRAM灵敏放大器，其特征在于，其包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1；
其中，P1的漏极与N7的源极，N5、N3、N1的漏极均电性连接；P1的栅极与N9的源极，N6、N3的源极，N1的栅极，位线BLB均电性连接；P2的漏极与N8的源极，N6、N4、N2的漏极均电性连接；P2的栅极与N10、N5、N4的源极，N2的栅极，位线BL均电性连接；N7的漏极与N9的漏极，C1的nL端均电性连接；N8的漏极与N10的漏极，C1的nR端均电性连接；
在偏移补偿阶段，当位线BL为电荷共享位线，位线BLB为静态参考位线时，N1~N4、N8、N9、P1、P2导通，N5~N7、N10截止；当位线BLB为电荷共享位线，位线BL为静态参考位线时，N1~N4、N7、N10、P1、P2导通，N5、N6、N8、N9截止；
在反向放大阶段，当位线BL为电荷共享位线，位线BLB为静态参考位线时，N2、N8、N9、P2导通，N1、N3~N7、N10、P1截止；当位线BLB为电荷共享位线，位线BL为静态参考位线时，N1、N7、N10、P1导通，N2~N6、N8、N9、P2截止。
2.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，在交叉耦合阶段，N1、N2、N5、N6、P1、P2导通，N3、N4、N7~N10截止。
3.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，所述DRAM灵敏放大器应用于一个放大电路中，所述放大电路还包括两个存储单元和一个等效电路，所述等效电路用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下，根据预充电压源VEQ把所述灵敏放大器与两个存储单元之间的位线BL、BLB拉到一样的参考电压；
所述等效电路包括三个NMOS晶体管N11~N13；N11的源极与位线BL、N13的源极均电性连接；N12的源极与位线BLB、N13的漏极均电性连接；
在预充阶段，N11~N13、N5、N6导通，N1~N4、N7~N10、P1、P2截止。
4.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，P1、P2的源极分别接收使能信号SAP1、SAP2；N1、N2的源极均分别接收使能信号SAN、SAN2；N3、N4的栅极均接收控制信号OC；N8、N9的栅极均接收控制信号ISO2；N7、N10的栅极均接收控制信号ISO3；
在偏移补偿阶段，使能信号SAP1、SAP2的电压为VDD/2，位线信号SAN1、SAN2的电压为0，且当位线BL为电荷共享位线，位线BLB为静态参考位线时，控制信号ISO2、OC的电压为1.5倍VDD，而当BLB为电荷共享位线，控制信号ISO3、OC的电压为1.5倍VDD。
5.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，所述灵敏放大器应用于一个放大电路中，所述放大电路包括：
储存单元一，其用于在字线WLA的控制下输出0或1；
储存单元二，其用于在字线WLB的控制下输出0或1；
所述灵敏放大器，其用于读取所述储存单元一或所述储存单元二的输出；
等效电路，其用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下，根据预充电压源VEQ把所述灵敏放大器与所述储存单元一之间的位线BL、与所述储存单元二之间的位线BLB拉到一样的参考电压；
其中，在反向放大阶段，使能信号SAP1、SAN1的电压为VDD/2，使能信号SAP2的电压为VDD，使能信号SAN2的电压为0，控制信号ISO2的电压为1.5倍VDD，字线WLA的电压为1.5倍VDD，字线WLB的电压为0；
当位线BL为电荷共享位线，位线BLB为静态参考位线时，字线WLA控制的储存单元一中的信息读出；当位线BLB为电荷共享位线，位线BL为静态参考位线时，字线WLB控制的储存单元二中的信息读出。
6.一种补偿位线失调电压的DRAM灵敏放大器芯片，其特征在于，其采用如权利要求1至5中任意一项所述的补偿位线失调电压的DRAM灵敏放大器封装而成。
7.根据权利要求6所述的补偿位线失调电压的DRAM灵敏放大器芯片，其特征在于，所述芯片包括以下引脚：
引脚一，用于接收位线BL；
引脚二，用于接收位线BLB；
引脚三，用于接收使能信号SAP1；
引脚四，用于接收使能信号SAP2；
引脚五，用于接收使能信号SAN1；
引脚六，用于接收使能信号SAN2；
引脚七，用于接收控制信号OC；
引脚八，用于接收控制信号ISO1；
引脚九，用于接收控制信号ISO2；
引脚十，用于接收控制信号ISO3。
8.一种补偿位线失调电压的放大电路，其包括：
储存单元一，其用于在字线WLA的控制下输出0或1；
储存单元二，其用于在字线WLB的控制下输出0或1；
灵敏放大器，其用于读取所述储存单元一或所述储存单元二的输出；
等效电路，其用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下把所述灵敏放大器与所述储存单元一之间的位线BL、与所述储存单元二之间的位线BLB拉到一样的参考电压；
其特征在于，所述灵敏放大器为如权利要求1至5中任意一项所述的补偿位线失调电压的DRAM灵敏放大器。
9.根据权利要求8所述的补偿位线失调电压的放大电路，其特征在于，所述等效电路包括三个NMOS晶体管N11~N13；
其中，N11~N13的栅极均接收所述控制信号BLEQ，N11、N12的漏极均接收预充电压源VEQ；N11的源极与位线BL、N13的源极均电性连接；N12的源极与位线BLB、N13的漏极均电性连接。
10.根据权利要求8所述的补偿位线失调电压的放大电路，其特征在于，所述储存单元一包括电容C2、NMOS晶体管N14；C2的一端接收1/2Vcc，C2的一端电性连接N14的源极，N14的漏极连接位线BL，N14的栅极接收字线WLA；
所述储存单元二包括电容C3、NMOS晶体管N15；C3的一端接收1/2Vcc，C3的一端电性连接N15的源极，N15的漏极连接位线BLB，N15的栅极接收字线WLB。
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