CN114863971A - 一种位线泄漏电流、灵敏放大器及存储器的控制电路 - Google Patents

一种位线泄漏电流、灵敏放大器及存储器的控制电路 Download PDF

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CN114863971A CN202210412408.4A CN202210412408A CN114863971A CN 114863971 A CN114863971 A CN 114863971A CN 202210412408 A CN202210412408 A CN 202210412408A CN 114863971 A CN114863971 A CN 114863971A
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吴秀龙
蔺智挺
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Abstract

本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。

Description

一种位线泄漏电流、灵敏放大器及存储器的控制电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种位线泄漏电流、灵敏放大器及存储器的控制电路。
背景技术
随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺技术按比例缩小，CMOS电路在减小面积的同时也提高了性能。工艺的缩小也降低了电源电压，因此需要降低晶体管的阈值电压以保持晶体管的高性能。但是阈值电压的降低会导致亚阈值泄漏电流的增大，增大的泄漏电流会对静态随机存储器(Static Random-Access Memory,SRAM)的操作尤其是读操作造成严重影响，位线上的泄漏电流会造成读操作时间的延长，甚至造成读数据的错误。
为了缓解或者是消除位线泄漏电流造成的影响，现有技术提出了以下几种方案：
如图1所示是现有技术中Self-compared bit-line pairs的电路结构，Self-compared bit-line pairs电路结构的工作原理如下：在位线BL和BLB两侧分别增加一条辅助的位线，并把位线和辅助位线对应接到一个四输入灵敏放大器的四个输入上。两个PMOS管分别控制位线与辅助位线的连接，当位线的电压由于存在泄漏电流而降低时，辅助位线的电压也降低而保持与位线电压相同。泄漏电流造成的一侧位线电压下降会降低灵敏放大器该侧节点的放电速度，而另一侧辅助位线的电压则对这个放电速度进行了补偿。这种电路结构很好的对泄漏电流造成的位线电压下降进行了补偿，但缺点是这种补偿不是实时的，并没有考虑到开启字线WL后位线存在的泄漏电流，因此会影响补偿的精度。
如图2所示是现有技术中X-Calibration的电路结构，X-Calibration电路结构的工作原理如下：在位线上串联电容，通过附加的PMOS管改变位线连接关系，将由泄漏电流导致的位线电压的下降记录在电容上，然后用电容上记录的电压去补偿由于泄漏电流导致的位线电压的变化。但是该电路结构的缺点是，串联电容的充放电时间会降低读操作速度，位线上需要接入两个常开的PMOS管来产生电流以保证电压的平稳，这会大幅增加读取时间和功耗。
发明内容
本发明的目的是提供一种位线泄漏电流、灵敏放大器及存储器的控制电路，该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。
本发明的目的是通过以下技术方案实现的：
一种位线泄漏电流、灵敏放大器及存储器的控制电路，所述控制电路包括由8TSRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，其中：
所述存储阵列的两对传输管分别与主位线对和副位线对连接；其中，所述主位线对包括主位线BLM和BLMB；所述副位线对包括副位线BLN和BLNB；
一列存储单元中连接同一侧存储节点的一根主位线BLM和一根副位线BLNB分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：
所述四输入灵敏放大器中已与副位线BLNB连接的一侧的输入端与另一根主位线BLMB连接，已与主位线BLM连接的一侧的输入端与另一根副位线BLN连接；
当所述主位线对中的一根主位线上有泄漏电流时，所述副位线对中与这根主位线连接在同一侧存储节点的副位线也产生等量的泄漏电流；因此，在所述四输入灵敏放大器读取数据时，一侧位线的泄漏电流造成的电压降能在另一侧得到实时补偿，进而读出正确数据，实现对位线泄漏电流的控制。
由上述本发明提供的技术方案可以看出，上述电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能，并且在不同的位线泄漏电流下，读取数据的时间变化很小，从而提高了电路读操作的性能。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为现有技术中Self-compared bit-line pairs的电路结构；
图2为现有技术中X-Calibration的电路结构；
图3为本发明实施例所述位线泄露电流、灵敏放大器及存储器的控制电路结构示意图；
图4为本发明实施例所述8T SRAM存储单元的结构示意图；
图5为本发明实施例所述四输入灵敏放大器的结构示意图；
图6为本发明实施例所提供电路结构的时序波形图；
图7为55nm CMOS工艺下采用传统SA的传统SRAM电路(以下简称为CONV)和本发明实施例所提供的电路在不同位线泄漏电流情况下的读取时间图；
图8为55nm CMOS工艺下采用传统SA的传统SRAM电路和本发明实施例所提供的电路在不同工艺角下所能承受的最大位线泄漏电流对比图；
图9为55nm CMOS工艺下采用传统SA的传统SRAM电路和本发明实施例所提供的电路在不同工艺角下，当位线上存在最大泄漏电流时读取数据所需要的时间对比图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图3所示为本发明实施例所述位线泄漏电流、灵敏放大器及存储器的的控制电路结构示意图，所述控制电路包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器(图3中的SA_4IN)，其中：
所述存储阵列的两对传输管分别与主位线对和副位线对连接；其中，所述主位线对包括主位线BLM和BLMB；所述副位线对包括副位线BLN和BLNB；
一列存储单元中连接同一侧存储节点的一根主位线BLM和一根副位线BLNB分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：
所述四输入灵敏放大器中已与副位线BLNB连接的一侧的输入端与另一根主位线BLMB连接，已与主位线BLM连接的一侧的输入端与另一根副位线BLN连接；
当所述主位线对中的一根主位线上有泄漏电流时，所述副位线对中与这根主位线连接在同一侧存储节点的副位线也产生等量的泄漏电流；因此，在所述四输入灵敏放大器读取数据时，一侧位线的泄漏电流造成的电压降能在另一侧得到实时补偿，进而读出正确数据，实现对位线泄漏电流的控制。
如图4所示为本发明实施例所述8T SRAM存储单元的结构示意图，所述存储阵列中的8T SRAM存储单元由2个PMOS管和6个NMOS管组成，2个PMOS管记为P0和P1，6个NMOS管记为N0～N5，其中：
PMOS管P0的栅极与NMOS管N2的栅极连接，源极与电源VDD连接；
PMOS管P1的栅极与NMOS管N3的栅极连接，源极与VDD连接；
NMOS管N0的栅极接字线WL，漏极接主位线BLM，源极分别与PMOS管P0的漏极、NMOS管N2的漏极、PMOS管P1的栅极、NMOS管N3的栅极和NMOS管N5的源极连接；
NMOS管N1的栅极接字线WL，漏极接另一主位线BLMB，源极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N2的栅极、NMOS管N3的漏极和NMOS管N4的源极连接；
NMOS管N2的栅极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N1的源极、NMOS管N3的漏极和NMOS管N4的源极连接，源极与地面VSS连接；
NMOS管N3的栅极分别与PMOS管P0的漏极、PMOS管P1的栅极、NMOS管N0的源极、NMOS管N2的漏极和NMOS管N5的源极连接，源极与VSS连接；
NMOS管N4的栅极与VSS连接，漏极与副位线BLN连接；
NMOS管N5的栅极与VSS连接，漏极与另一副位线BLNB连接。
如图5所示为本发明实施例所述四输入灵敏放大器的结构示意图，所述四输入灵敏放大器由4个PMOS管和7个NMOS管组成，4个PMOS管记为P0～P3，7个NMOS管记为N0～N6，其中：
PMOS管P0的栅极与预充信号PRE连接，源极与电源VDD连接；
PMOS管P1的栅极与NMOS管N0的栅极连接，源极与VDD连接；
PMOS管P2的栅极与NMOS管N1的栅极连接，源极与VDD连接；
PMOS管P3的栅极与预充信号PRE连接，源极分别与PMOS管P0的源极、PMOS管P1的源极、PMOS管P2的源极和VDD连接；
NMOS管N0的栅极分别与PMOS管P1的栅极、PMOS管P2的漏极、PMOS管P3的漏极和NMOS管N1的漏极连接，漏极分别与PMOS管P0的漏极、PMOS管P1的漏极、PMOS管P2的栅极和NMOS管N1的栅极连接；
NMOS管N1的栅极分别与PMOS管P0的漏极、PMOS管P1的漏极、PMOS管P2的栅极和NMOS管N0的漏极连接，漏极分别与PMOS管P1的栅极、PMOS管P2的漏极、PMOS管P3的漏极和NMOS管N0的栅极连接；
NMOS管N2的栅极与主位线BLM连接，漏极与NMOS管N0的源极和NMOS管N3的漏极连接；
NMOS管N3的栅极与副位线BLN连接，漏极与NMOS管NO的源极和NMOS管N2的漏极连接；
NMOS管N4的栅极与另一副位线BLNB连接，漏极与NMOS管N1的源极和NMOS管N5的漏极连接；
NMOS管N5的栅极与另一主位线BLMB连接，漏极与NMOS管N1的源极和NMOS管N4的漏极连接；
NMOS管N6的栅极与使能信号SAEN连接，漏极分别与NMOS管N2的源极、NMOS管N3的源极、NMOS管N4的源极和NMOS管N5的源极连接，源极与地面VSS连接。
具体实现中，基于所述控制电路的结构：
在读操作开始时，先将主位线BLM和BLMB，以及副位线BLN和BLNB都预充到电源VDD，由于主位线BLM上存在泄漏电流，设为Ileakage0，主位线BLM的电压VBLM由VDD下降为VDD-ΔV1，ΔV1是泄漏电流Ileakage0引起的主位线BLM的电压VBLM下降的幅度；同时，由于副位线BLNB与主位线BLM连接的是相同一侧的存储节点，副位线BLNB上存在的泄漏电流与主位线BLM上存在的泄漏电流大小相等，均为Ileakage0，因此副位线BLNB的电压VBLNB也由VDD下降为VDD-ΔV1，即VBLM＝VBLNB；
另一方面，由于主位线BLMB上存在泄漏电流，设为Ileakage1，主位线BLMB的电压VBLMB由VDD下降为VDD-ΔV2，ΔV2是泄漏电流Ileakage1引起的主位线BLMB的电压VBLMB下降的幅度；同时，由于副位线BLN与主位线BLMB连接的是相同一侧的存储节点，副位线BLN上存在的泄漏电流与主位线BLMB上存在的泄漏电流大小相等，均为Ileakage1，因此，副位线BLN的电压VBLN也由VDD下降为VDD-ΔV2，即VBLMB＝VBLN；
如图6所示为本发明实施例所提供电路结构的时序波形图，其中PRE为预充信号，WL为字线信号，SAEN为四输入灵敏放大器(SA_4IN)的使能信号，在开启字线WL后，如果存储节点Q存储的数据为”0”，则主位线BLM上存在位线放电电流Icell0，导致主位线BLM的电压VBLM降低，而副位线BLNB的电压VBLNB不变，因此有VBLM＜VBLNB，VBLMB＝VBLN；由于主位线BLM和副位线BLN接在所述四输入灵敏放大器左侧的两个输入端口，而主位线BLNB和副位线BLMB接在所述四输入灵敏放大器右侧的两个输入端口，且因为所述四输入灵敏放大器两侧的输入端口对称，所以在开启使能信号SAEN时，所述四输入灵敏放大器的输出节点OUT的放电速度将大于输出节点OUTB的放电速度，其中，在预充阶段输出节点OUT和输出节点OUTB均预充到VDD；输出节点OUT的电压快速下降到0，而输出节点OUTB的电压将保持为VDD，从而产生输出信号，完成数据读取；
如果存储节点Q存储的数据为”1”，则主位线BLMB上存在位线放电电流Icell1，导致主位线BLMB的电压VBLMB降低，而副位线BLN的电压VBLN不变，因此有VBLMB＜VBLN，VBLM＝VBLNB；所以在开启使能信号SAEN时，所述四输入灵敏放大器的输出节点OUT的放电速度将小于输出节点OUTB的放电速度，输出节点OUTB的电压快速下降到0，而输出节点OUT的电压将保持为VDD，从而产生输出信号，完成数据读取。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
为了更加清晰地展现出本发明所提供的技术方案以及所产生的技术效果，下面将结合附图将本发明实施例所提供的电路结构的性能与传统SRAM和SA电路进行对比，其具体内容如下：
(1)如图7所示为55nm CMOS工艺下采用传统SA的传统SRAM电路(以下简称为CONV)和本发明实施例所提供的电路在不同位线泄漏电流情况下的读取时间图，由图7可以看出：在1.2V电源电压、TT工艺角、25℃的仿真条件下，结果显示，当泄漏电流比较小时，采用传统SA的传统SRAM电路的读取时间要比本发明实施例所提供的电路结构略小一点。但是当泄漏电流增大到10uA左右时，采用传统SA的传统SRAM电路的读取时间要大于本发明实施例所提供的电路结构，并且当泄漏电流进一步增大时，采用传统SRAM结构的读取时间将快速增大，而采用本发明实施例所提供的电路结构的读取时间基本不变，甚至呈减小的趋势，并且在相同泄漏电流的情况下，采用传统SRAM结构的读取时间远大于采用本发明实施例所提供的电路结构的读取时间。
(2)如图8所示为55nm CMOS工艺下采用传统SA的传统SRAM电路和本发明实施例所提供的电路在不同工艺角下所能承受的最大位线泄漏电流对比图，由于本发明实施例所提供的电路结构在主位线存在任意大小的泄漏电流时，都能读出正确的数据，但实际电路中，过大的泄漏电流还会引起对存储节点数据的读破坏。因此在测试电路结构在不同工艺角下所能承受的最大主位线泄漏电流时，取的是在不发生读破坏的情况下电路结构可承受的最大主位线泄漏电流。由图8可以看出：在1.2V电源电压、25℃的仿真条件下，在不同工艺角下本发明实施例所提供的电路结构相比于传统SRAM电路，在承受位线泄漏电流的能力上皆有所提高，提高最大的是在SS工艺角下，电路结构承受泄漏电流的能力增加了156.6％。
(3)如图9所示为55nm CMOS工艺下采用传统SA的传统SRAM电路和本发明实施例所提供的电路在不同工艺角下，当位线上存在最大泄漏电流时读取数据所需要的时间对比图。其中，ss工艺角下，CONV和该结构的位线泄漏电流分别是是22.4uA和57.49uA；tt工艺角下，CONV和该结构的位线泄漏电流分别是是34.71uA和56.68uA；ff工艺角下，CONV和该结构的位线泄漏电流分别是是50.42uA和63.15uA。由图9可以看出：在1.2V电源电压、25℃的仿真条件下，在不同工艺角下，当位线上存在最大泄漏电流时，本发明实施例所提供的电路结构读取数据的时间比传统SRAM电路大幅减少，读取时间最大减少了81.2％。
(4)如下表1所示，为在1.2V电源电压、TT工艺角、25℃的仿真条件下，本发明实施例所提供的电路在不同主位线泄漏，不同存储数据的情况下，读取Q节点数据时SA_4IN的数据输出情况：
表1
主位线泄漏对比 Q、QB节点存储数据 SA_4IN输出OUT 输出数据
BLM泄漏较大 (0,1) 0 0
BLM泄漏较大 (1,0) 1 1
BLMB泄漏较大 (0,1) 0 0
BLMB泄漏较大 (1,0) 1 1
由表1可以看出：在1.2V电源电压、TT工艺角、25℃的仿真条件下，结果显示，当主位线BLM上存在的泄漏电流比主位线BLMB大时，如果存储节点Q为”0”，SA_4IN的输出OUT＝0，电路输出数据为”0”；如果存储节点Q为”1”，SA_4IN的输出OUT＝1，电路输出数据为”1”。当主位线BLMB上存在的泄漏电流比主位线BLM大时，如果存储节点Q为”0”，SA_4IN的输出OUT＝0，电路输出数据为”0”；如果存储节点Q为”1”，SA_4IN的输出OUT＝1，电路输出数据为”1”。
综上所述，本发明实施例所提供的控制电路能够有效的抵抗位线泄漏电流造成的影响，相比于传统SRAM电路结构，可以显著减少读取数据的时间，提高了SRAM读操作的速度；并且提高了SRAM抵抗位线泄漏电流的能力，避免了传统SRAM在读操作时由于泄漏电流导致的读出错误数据的问题，提高了SRAM读取数据的稳定性。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

Claims (4)

1.一种位线泄漏电流、灵敏放大器及存储器的控制电路，其特征在于，所述控制电路包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，其中：
所述存储阵列的两对传输管分别与主位线对和副位线对连接；其中，所述主位线对包括主位线BLM和BLMB；所述副位线对包括副位线BLN和BLNB；
一列存储单元中连接同一侧存储节点的一根主位线BLM和一根副位线BLNB分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：
所述四输入灵敏放大器中已与副位线BLNB连接的一侧的输入端与另一根主位线BLMB连接，已与主位线BLM连接的一侧的输入端与另一根副位线BLN连接；
当所述主位线对中的一根主位线上有泄漏电流时，所述副位线对中与这根主位线连接在同一侧存储节点的副位线也产生等量的泄漏电流；因此，在所述四输入灵敏放大器读取数据时，一侧位线的泄漏电流造成的电压降能在另一侧得到实时补偿，进而读出正确数据，实现对位线泄漏电流的控制。
2.根据权利要求1所述位线泄露电流、灵敏放大器及存储器的控制电路，其特征在于，所述存储阵列中的8T SRAM存储单元由2个PMOS管和6个NMOS管组成，2个PMOS管记为P0和P1，6个NMOS管记为N0～N5，其中：
PMOS管P0的栅极与NMOS管N2的栅极连接，源极与电源VDD连接；
PMOS管P1的栅极与NMOS管N3的栅极连接，源极与VDD连接；
NMOS管N0的栅极接字线WL，漏极接主位线BLM，源极分别与PMOS管P0的漏极、NMOS管N2的漏极、PMOS管P1的栅极、NMOS管N3的栅极和NMOS管N5的源极连接；
NMOS管N1的栅极接字线WL，漏极接另一主位线BLMB，源极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N2的栅极、NMOS管N3的漏极和NMOS管N4的源极连接；
NMOS管N2的栅极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N1的源极、NMOS管N3的漏极和NMOS管N4的源极连接，源极与地面VSS连接；
NMOS管N3的栅极分别与PMOS管P0的漏极、PMOS管P1的栅极、NMOS管N0的源极、NMOS管N2的漏极和NMOS管N5的源极连接，源极与VSS连接；
NMOS管N4的栅极与VSS连接，漏极与副位线BLN连接；
NMOS管N5的栅极与VSS连接，漏极与另一副位线BLNB连接。
3.根据权利要求1所述位线泄露电流、灵敏放大器及存储器的控制电路，其特征在于，所述四输入灵敏放大器由4个PMOS管和7个NMOS管组成，4个PMOS管记为P0～P3，7个NMOS管记为N0～N6，其中：
PMOS管P0的栅极与预充信号PRE连接，源极与电源VDD连接；
PMOS管P1的栅极与NMOS管N0的栅极连接，源极与VDD连接；
PMOS管P2的栅极与NMOS管N1的栅极连接，源极与VDD连接；
PMOS管P3的栅极与预充信号PRE连接，源极分别与PMOS管P0的源极、PMOS管P1的源极、PMOS管P2的源极和VDD连接；
NMOS管N0的栅极分别与PMOS管P1的栅极、PMOS管P2的漏极、PMOS管P3的漏极和NMOS管N1的漏极连接，漏极分别与PMOS管P0的漏极、PMOS管P1的漏极、PMOS管P2的栅极和NMOS管N1的栅极连接；
NMOS管N1的栅极分别与PMOS管P0的漏极、PMOS管P1的漏极、PMOS管P2的栅极和NMOS管N0的漏极连接，漏极分别与PMOS管P1的栅极、PMOS管P2的漏极、PMOS管P3的漏极和NMOS管NO的栅极连接；
NMOS管N2的栅极与主位线BLM连接，漏极与NMOS管NO的源极和NMOS管N3的漏极连接；
NMOS管N3的栅极与副位线BLN连接，漏极与NMOS管NO的源极和NMOS管N2的漏极连接；
NMOS管N4的栅极与另一副位线BLNB连接，漏极与NMOS管N1的源极和NMOS管N5的漏极连接；
NMOS管N5的栅极与另一主位线BLMB连接，漏极与NMOS管N1的源极和NMOS管N4的漏极连接；
NMOS管N6的栅极与使能信号SAEN连接，漏极分别与NMOS管N2的源极、NMOS管N3的源极、NMOS管N4的源极和NMOS管N5的源极连接，源极与地面VSS连接。
4.根据权利要求1所述位线泄露电流、灵敏放大器及存储器的控制电路，其特征在于，基于所述控制电路的结构：
在读操作开始时，先将主位线BLM和BLMB，以及副位线BLN和BLNB都预充到电源VDD，由于主位线BLM上存在泄漏电流，设为Ileakage0，主位线BLM的电压VBLM由VDD下降为VDD-ΔV1，ΔV1是泄漏电流Ileakage0引起的主位线BLM的电压VBLM下降的幅度；同时，由于副位线BLNB与主位线BLM连接的是相同一侧的存储节点，副位线BLNB上存在的泄漏电流与主位线BLM上存在的泄漏电流大小相等，均为Ileakage0，因此副位线BLNB的电压VBLNB也由VDD下降为VDD-ΔV1，即VBLM＝VBLNB；
另一方面，由于主位线BLMB上存在泄漏电流，设为Ikeakage1，主位线BLMB的电压VBLMB由VDD下降为VDD-ΔV2，ΔV2是泄漏电流Ileakage1引起的主位线BLMB的电压VBLMB下降的幅度；同时，由于副位线BLN与主位线BLMB连接的是相同一侧的存储节点，副位线BLN上存在的泄漏电流与主位线BLMB上存在的泄漏电流大小相等，均为Ileakage1，因此，副位线BLN的电压VBLN也由VDD下降为VDD-ΔV2，即VBLMB＝VBLN；
开启字线WL后，如果存储节点Q存储的数据为”0”，则主位线BLM上存在位线放电电流Icell0，导致主位线BLM的电压VBLM降低，而副位线BLNB的电压VBLNB不变，因此有VBLM＜VBLNB，VBLMB＝VBLN；由于主位线BLM和副位线BLN接在所述四输入灵敏放大器左侧的两个输入端口，而主位线BLNB和副位线BLMB接在所述四输入灵敏放大器右侧的两个输入端口，且因为所述四输入灵敏放大器两侧的输入端口对称，所以在开启使能信号SAEN时，所述四输入灵敏放大器的输出节点OUT的放电速度将大于输出节点OUTB的放电速度，其中，在预充阶段输出节点OUT和输出节点OUTB均预充到VDD；输出节点OUT的电压快速下降到0，而输出节点OUTB的电压将保持为VDD，从而产生输出信号，完成数据读取；
如果存储节点Q存储的数据为”1”，则主位线BLMB上存在位线放电电流Icell1，导致主位线BLMB的电压VBLMB降低，而副位线BLN的电压VBLN不变，因此有VBLMB＜VBLN，VBLM＝VBLNB；所以在开启使能信号SAEN时，所述四输入灵敏放大器的输出节点OUT的放电速度将小于输出节点OUTB的放电速度，输出节点OUTB的电压快速下降到0，而输出节点OUT的电压将保持为VDD，从而产生输出信号，完成数据读取。
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