CN115798532A - 一种位线泄漏电流补偿和bcam复用电路及补偿方法 - Google Patents

Abstract

本发明涉及一种位线泄漏电流补偿和BCAM复用电路及补偿方法。该位线泄漏电流补偿和BCAM复用电路包括由多个SRAM单元组成的存储阵列以及补偿模块；每列SRAM单元共享位线且构成一个基本的存储模块；补偿模块包括8个PMOS管P0～P7和2个补偿电容C1、C2；P0、P1、P2、P3的漏极作为补偿模块的四个输入端与存储模块的四条位线相接；C1、C2的上极板连接端out、outb作为存储模块执行正常读写操作时的结果输出端；C1、C2的下极板连接端bout、boutb作为存储模块执行BCAM寻址操作时的结果输出端。本发明涉及的补偿模块能够减少因漏电流存在而导致寻址或读取错误的情况。

Description

一种位线泄漏电流补偿和BCAM复用电路及补偿方法

技术领域

本发明涉及静态随机存取存储器技术领域，特别是涉及一种位线泄漏电流补偿和BCAM复用电路，以及应用于该位线泄漏电流补偿和BCAM复用电路的位线泄漏电流补偿方法。

背景技术

随着工艺的发展，互补金属氧化物半导体(Complementary Metal OxideSemiconductors，COMS)的尺寸逐渐减小，其电源电压也在逐渐减小，晶体管的阈值电压逐渐降低，这会导致亚阈值泄漏电流的增大，增大的泄漏电流对于静态随机存取存储器(Static Random-Access Memory，SRAM)的性能影响越来越大。例如SRAM位线上的漏电流将会造成SRAM读取时间增大，甚至会造成SRAM读取失败。

内容可寻址存储器(Binary Content Addressable Memory，BCAM)作为存内计算的特殊应用，它通过数据输入与存储数据逐位比较，实现在存储器内部完成比较操作，提高搜索效率的同时降低了功耗。BCAM的寻址的工作方式通常是将被寻址数据以及其反码接入到存储单元的左右字线，按列进行寻址，当寻址数据与被寻址数据匹配时，被寻址列不进行放电操作，两端位线还是保持高电平。但是若出现位线泄漏电流的情况，即使在匹配情况下，由于位线泄漏电流会造成位线电压下降，后续会判定成不匹配，导致结果错误。

为了缓解甚至消除位线上由于存在泄漏电流对于SRAM性能所造成的影响，现有的技术方案可以概括为以下两种类型：

(1)存储单元的设计：如图1所示，为位线泄漏平衡(Bitline LeakageEqualization，BLE)电路结构：这一方法主要是由所提出的8T SRAM存储单元结构进行泄漏补偿。当字线未被访问时，若出现位线泄漏电流，所提出的存储单元将向位线注入相同的泄漏电流。采用NMOS管M3和M4作为漏电流补偿器件。NMOS管M1，M2，M3和M4尺寸相同。若发生泄漏时，会产生如图所示泄漏电流，I1+I3＝I2+14，其中I1＝I4，和I2＝I3，此时泄漏均衡，这消除了由于泄漏电流而在位线上所产生的电压差。此方案以面积为代价，使用多余的两个管子来进行泄漏补偿。优点是补偿速度快，但缺点是容易受到温度和晶体管工艺的影响，当NMOS尺寸不完全一致时，就不能够正确的补偿。

(2)位线辅助电路的设计：如图2所示，是现有技术中X-Calibration的电路结构，X-Calibration电路结构的工作原理如下：在位线下，串联电容通过控制PMOS管的通断，来改变电容上下极板的差值，从而利用电容上下极板差值会保持不变的特性，来对由于存在泄漏而导致的位线电压下降进行补偿。但是其缺点是位线上需要接入两个常开的PMOS管来产生电流以保证泄漏电流最后会趋于稳定，这会大幅增加读取时间和功耗。

此外，在进行BCAM模式时，需要进行寻址判定。如图3为现有的BCAM模式判定模块，该结构由两个灵敏放大器和一个二输入与门构成。在BCAM寻址中，对列进行寻址，将位线BL，BLB分别作为两个灵敏放大器的一端输入与另一端输入参考电压VREF电压进行比较。再将与两条位线相连的输出端OUT和OUT1作为二输入与门的输入端，用二输入与门的输出端OUT3电平的高低来表示寻址结果是否匹配。高电平“1”为匹配，低电平“0”为不匹配。在寻址过程中，只有当左右位线都不放电的情况下，为匹配。此时的位线电压BL，BLB都大于VREF，此时OUT和OUT1都输出高电平“1”。二输入与门的输出端OUT3，输出高电平“1”。该方法采用两个灵敏放大器和一个二输入与门实现寻址，占用一定的面积。

发明内容

基于此，有必要针对现有技术以牺牲读取时间和功耗来克服位线泄漏电流的问题，提供一种位线泄漏电流补偿和BCAM复用电路，以及应用于该位线泄漏电流补偿和BCAM复用电路的位线泄漏电流补偿方法。

为实现上述目的，本发明采用了以下技术方案：

一种位线泄漏电流补偿和BCAM复用电路，包括由多个SRAM单元组成的存储阵列和补偿模块。每列SRAM单元共享位线且构成一个基本的存储模块，补偿模块用于补偿存储模块的位线泄漏电流。补偿模块包括8个PMOS管P0～P7和2个补偿电容C1、C2。

C1的上极板与P0、P6的漏极连接，下极板与P4、P2的漏极连接。C2的上极板与P1、P7的漏极连接，下极板与P5、P3的漏极连接。P4～P7的源极接电源VDD。P0～P3的栅极受控制信号V1控制，P4、P5的栅极受控制信号V2控制，P6、P7的栅极受控制信号M1控制。P0、P1的漏极作为补偿模块的其中两个输入端。P2、P3的漏极作为补偿模块的另外两个输入端，分别接存储模块两侧的位线BL、BLB、BL1、BLB1。

其中，C1、C2的上极板连接端out、outb作为存储模块执行正常读写操作时的经过泄漏补偿后的输出端。C1、C2的下极板连接端bout、boutb作为存储模块执行BCAM寻址操作时经过泄漏补偿后的输出端。

进一步的，PMOS管P4～P7作为实现存储模块模式切换的模式选择模块。在泄漏补偿阶段，当补偿模块的控制信号V2＝VSS，M1＝VDD为正常读写模式，C1、C2的上极板连接端out、outb输出存储模块执行正常读写操作的结果。当补偿模块的控制信号在泄漏补偿阶段V2＝VDD，M1＝VSS为BCAM寻址模式，C1、C2的下极板连接端bout、boutb输出SRAM存储模块执行BCAM寻址操作的结果。

进一步的，位线泄漏电流补偿和BCAM复用电路还包括灵敏放大器模块。灵敏放大器模块包括第一级灵敏放大单元、第二级灵敏放大单元以及4个模式选择管SK1～SK4构成。SK1～SK4与第一级灵敏放大单元的输入端连接。第一级灵敏放大单元的其中一输出端与第二级灵敏放大单元中其中一传输管的栅极相连。

进一步的，第一级灵敏放大单元包括4个PMOS管P02、P12、P22、P32以及3个NMOS管N02、N12、N22。P02的栅极与N02的栅极以及N12的漏极、P12的漏极、P32的漏极连接，P02的漏极与P22的漏极、N02的漏极以及P12的栅极、N12的栅极连接。P02、P12的源极接VDD，N02、N12的源极与N22的漏极连接，N22的源极接VSS，P22、P32、N22的栅极受控制信号SAE控制。

其中，P22的漏极连接端作为第一级灵敏放大单元的输出端OUT，P32的漏极连接端作为第一级灵敏放大单元的另一输出端OUTB。P22的源极作为第一级灵敏放大单元的输入端与SK1、SK2的漏极相连，P32的源极作为第一级灵敏放大单元的另一输入端与SK3、SK4的漏极相连，SK2、SK4受控制信号A控制，SK1、SK3受控制信号A的相反信号控制。SK1的源极接补偿模块的输出端out，SK2的源极接补偿模块的输出端bout，SK3的源极接补偿模块的输出端outb，SK3的源极接一个参考电压VREF。

进一步的，第二级灵敏放大单元包括4个PMOS管P42、P52、P62、P72以及3个NMOS管N32、N42、N52。P42的栅极与N32的栅极、N42的漏极、P52的漏极、P72的漏极连接。P52的栅极与P42的漏极、P62的漏极、N32的漏极、N42的栅极连接。N52的漏极与N32、N42的源极连接。P42、P52的源极接VDD，N52的源极接VSS。N52、P72的栅极受控制信号SAE1控制，P62的栅极接第一级灵敏放大单元的输出端OUTB。

其中，P62的漏极作为第二级灵敏放大单元的输出端OUT1，P72的漏极连接端作为第二级灵敏放大单元的另一输出端OUTB1。P62的源极接补偿模块的输出端boutb，P72的源极接参考电压VREF。

进一步的，灵敏放大单元因存储模块的模式切换配合输出该模式下的灵敏放大结果。存储模块处于正常读写模式时，将灵敏放大单元的控制信号A置为高电平，SAE正常使能，SAE1不使能，第一级灵敏放大单元工作，放大存储模块结果输出端out、outb的电压信号，且第一级灵敏放大单元输出端OUT和OUTB输出正常读写模式下的灵敏放大结果。

所述存储模块处于BCAM寻址操作时，将所述灵敏放大单元的控制信号A置为低电平，SAE，SAE1使能信号正常使能。第一级灵敏放大单元和第二级灵敏放大单元正常工作，并将所述存储模块结果输出端bout、boutb的电压信号与参考电压VREF进行比较，且第二级灵敏放大单元输出端OUT1作为BCAM寻址模式下的寻址信号匹配信号。

进一步的，SRAM单元采用有8个晶体管构成的8TSRAM单元。8TSRAM单元包括2个PMOS管P01、P11和6个NMOS管N01、N11、N21、N31、N41、N51。P01的栅极与P11的漏极、N01的栅极、N11的漏极、N41的源极、N51的源极连接，P11的栅极与P01的漏极、N01的漏极、N11的栅极、N21的源极、N31的源极连接。P01、P11的源极接VDD，N01、N11的源极接VSS。N21、N41的栅极接字线WL，N31的栅极接字线LWL，N41的栅极接字线RWL。N21的漏极接位线BL，N31的漏极接位线BL1，N41的漏极接位线BLB，N51的漏极接位线BLB1。

进一步的，存储模块的两对位线BL、BLB以及BL1、BLB1与预充模块连接。预充模块由多个预充电单元构成，1个预充电单元对应一对位线；预充电单元包括3个PMOS管P31、P32、P33；P31、P32、P33受控制信号PRE控制，P32、P33的源极接VDD，P32、P33的漏极分别接位线BL、BLB；P31的源极和漏极分别接P32、P33的漏极。

进一步的，存储模块执行正常读写操作时，令字线WL＝VDD，RWL＝LWL＝VSS，此时位线BL、BLB作为主位线，BL1、BLB1作为辅助位线；所述存储模块执行BCAM寻址操作时，令字线WL＝VSS，RWL、LWL的字线信号作为被搜索数据的输入对，此时位线BL、BLB作为辅助位线，BL1、BLB1作为主位线。

本发明还涉及一种位线泄漏电流补偿方法，其应用于前述的位线泄漏电流补偿和BCAM复用电路，位线泄漏电流补偿方法包括以下步骤：

将两对位线BL、BLB以及BL1、BLB1预充至VDD；

根据操作模式确定主位线对和辅助位线对，辅助位线对主位线进行泄漏电流检测，并根据操作模式进行如下决策：

(1)当操作模式为普通读写模式，BL、BLB为主位线对，BL1、BLB1为辅助位线对；在泄漏补偿阶段，令控制信号V2＝VSS，M1＝VDD，VDD值输入至辅助位线对BL1、BLB1所连接的电容极板实现补偿操作；

(2)当操作模式为BCAM模式，BL1、BLB1为主位线，BL、BLB为辅助位线；在泄漏补偿阶段，令控制信号V2＝VDD，M1＝VSS，VDD值输入至辅助位线对BL、BLB所连接的电容极板实现补偿操作。

本发明提供的技术方案，具有如下有益效果：

1、本发明设计的电路除了能够实现普通SRAM的读写功能外还可以进行BCAM模式的复用，减少因漏电流存在而导致寻址错误的情况。补偿模块能够在SRAM读写模式和BCAM模式均进行补偿，进而在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能，无需牺牲读取时间和功耗达到补偿的目的。

2、本发明设计的灵敏放大器模块与补偿模块相配合，共同配合存储模块的模式切换，且在BCAM模式下还可以充当寻址判定模块，根据灵敏放大器模块的输出结果判定是否寻址成功，相比传统的BCAM寻址判定模块，减少了面积和功耗。

附图说明

图1为现有技术中位线泄漏平衡结构的电路结构图；

图2为现有技术中X-Calibration的电路结构图；

图3为现有技术中BCAM寻址判定电路的电路结构图；

图4为本发明实施例1中的补偿模块的电路结构图；

图5为本发明实施例1中补偿模块与存储模块、预充模块的电路连接图；

图6为基于图4的模式选择模块的电路结构图；

图7为本发明实施例1中的灵敏放大器模块的电路结构图；

图8为基于图5的8TSRAM单元的电路结构图；

图9为本发明实施例1的一种位线泄漏电流补偿和BCAM复用电路的整体电路示意图；

图10为基于图9的电路结构在正常SRAM读写模式下时序波形图；

图11为基于图9的电路结构在为55nm COMS工艺下不同位线泄漏电流情况下，经过位线泄漏补偿结构后的位线电压差值图；

图12为在55nm CMOS工艺下采用传统SRAM电路(以下简称为CONV)和基于图9的电路结构在不同位线泄漏电流情况下位线差值达到200mV时，所需要的读取时间图；

图13为本发明实施例2中的一种位线泄漏电流补偿方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

本发明介绍了一种位线泄漏电流补偿和BCAM复用电路，包括存储阵列、补偿模块、灵敏放大器模块以及预充模块。其中，存储阵列由多个SRAM单元组成，每列SRAM单元共享位线且构成一个基本的存储模块。

首先介绍补偿模块。请参阅如图4所示的补偿模块的电路示意图，以及参阅如图5所示的补偿模块和存储模块连接的示意图。补偿模块包括8个PMOS管P0～P7和2个补偿电容C1、C2。C1的上极板与P0、P6的漏极连接，下极板与P4、P2的漏极连接；C2的上极板与P1、P7的漏极连接，下极板与P5、P3的漏极连接；P4～P7的源极接电源VDD；P0～P3的栅极受控制信号V1控制，P4、P5的栅极受控制信号V2控制，P6、P7的栅极受控制信号M1控制；P0、P1的漏极作为补偿模块的其中两个输入端；P2、P3的漏极作为补偿模块的另外两个输入端，分别接所述存储模块两侧的位线BL、BLB、BL1、BLB1。C1、C2的上极板连接端out、outb作为所述存储模块执行正常读写操作时的经过泄漏补偿后的输出端；C1、C2的下极板连接端bout、boutb作为所述存储模块执行BCAM寻址操作时的经过泄漏补偿后的输出端。

请参阅图6所示的模式选择模块。补偿模块中的PMOS管P4～P7构成模式选择模块，可以实现电路在普通SRAN读写模式和BCAM寻址模式中切换。

其次，请参阅图7所示的灵敏放大器模块。灵敏放大器模块主要由第一级灵敏放大单元、第二级灵敏放大单元以及4个模式选择管SK1～SK4构成。第一级灵敏放大单元受控制信号SAE控制，第二级灵敏放大单元受控制信号SAE1以及第一级灵敏放大单元控制。SK1、SK2以及SK3、SK分别与第一级灵敏放大单元的两个输入端相连，SK2、SK4受控制信号A控制，SK1、SK3受控制信号A的反信号控制。SK1的源极接补偿模块的输出端out，SK2的源极接补偿模块的输出端bout，SK3的源极接补偿模块的输出端outb，SK3的源极接一个参考电压VREF。第二级灵敏放大单元的两个输入端分别接补偿模块的输出端boutb和参考电压VREF。

再者，对存储阵列和预充模块进行说明。存储阵列由多个SRAM单元组成，每列SRAM单元共享位线且构成一个基本的存储模块。本实施例中的SRAM单元采用的是由8个晶体管构成的8TSRAM单元。请参阅图8所示的8TSRAM单元。8TSRAM单元的4个传输管分别连接4条位线BL、BLB、BL1、BLB1，BL、BL1位于8TSRAM单元的左侧，BLB、BLB1位于8TSRAM单元的右侧，位于上方的两个传输管共享字线WL，位于下方的两个传输管分别连接字线LWL、RWL。因此，每个存储模块共享位线BL、BLB、BL1、BLB1。

而预充模块用于对位线BL、BLB、BL1、BLB1进行预充电，使位线内的电压信号处于高电平，即VDD。预充模块由多个预充电单元构成，1个预充电单元对应一对位线，即BL、BLB或BL1、BLB1。

基于前述的电路结构及模块之间的相互关系，下面对本实施例的位线泄漏电流补偿和BCAM复用电路在位线泄漏电流情况下执行普通SRAM读写模式和BCAM寻址模式并对其进行补偿进行详细说明。

首先说明位线泄漏电流情况的产生。位线泄漏电流产生的主要原因是由于SRAM单元的传输管栅控能力弱，存在泄漏的情况导致，虽然通过给字线低电平将SRAM单元的传输管关闭，但是因传输管自身阈值电压低造成传输管未关闭完全，因而导致在SRAM单元内部的存储节点处于低电平时，位线处于高电平时，位线上的电荷向SRAM单元内部处于低电平的存储节点流动，从而导致位线电流的泄漏，此时在采集位线上的电压信号便不再精准，尤其是多个SRAM单元呈一列分布构成的存储模块，由于共享位线，有较多SRAM单元出现传输管泄漏情况时，便会加大位线电流的泄漏的情况，从而加剧位线上的电压信号无法精准反应存储模块真实情况，无论是进行读写或者BCAM寻址，位线的电压信号均具有误差，当误差超过一定的范围时，便会造成结果错误。

根据上述情况以具体数值进行举例。在一个存储模块中，存储“1”少于存储“0”，即一列SRAM单元中，存储节点Q存储“1”的数量小于存储“0”的数量，在进行读取操作时，即使位线读“1”(所读行存储节点Q存“1”)，位线不进行放电，由于其他Q存“0”行发生泄漏，故导致位线电压降低。从而导致所读行读取的数据不准确。

下面基于上述情况对本实施例的电路执行普通读写操作和BCAM寻址操作的位线补偿进行详细说明。

1、SRAM普通读写模式

预充操作：在预充操作开始时，先通过预充电单元将位线BL和BLB、BL1和BLB1都预充到电源电压VDD。给V1一个低电平即VSS，以此打开PMOS管P0、P1、P2和P3。令控制信号V2为高电平即VDD，以此关闭PMOS管P4和P5。此时电容C1和C2的上极板、下极板电压被充到VDD。而WL、RWL和LWL的控制信号为低电平，SRAM单元的传输管为关闭状态。

读操作：在预充结束后，给字线WL一个高电平令其打开，开始对SRAM单元进行读操作。此时，与WL相连的传输管对应的BL、BLB为主位线，BL1、BLB1为辅助位线。

对于存储节点Q，此时读取的是Q为1，由于主位线上BL存在泄漏电流，设为Ileakage，此时主位线的电压V_BL＝VDD-ΔV，ΔV为因为BL上存在Ileakage，而导致V_BL下降的电压。同时，由于辅助位线BL1与主位线BL连接的是存储模块同一侧的存储节点，因此辅助位线BL1上也会发生泄漏，且泄漏情况与主位线BL的泄漏情况一致，故V_BL1＝V_BL＝VDD-ΔV。

在进行读操作的SRAM单元，由于Q为1，QB为“0”，此时主位线BLB进行放电，放电电流为Icell，该位线放电电流Icell是由于QB为低电平所导致的，会导致V_BLB的电压下降至V_BLB＝VDD-ΔV1。由于需要读取的是Q为1的SRAM单元，因此与Q为1相对应的QB为0的位线放电电流Icell是所需读取的，即ΔV1是所需读取位线BL，BLB的电压差。

在无位线电流泄漏的情况下，正常情况下读操作结束后，BL的电压会大于BLB上的电压，即V_BL>V_BLB，主位线两端电压差为V_BL-V_BLB＝ΔV1，BL和BLB接到灵敏放大器后会正常读出。但是由于主位线上存在泄漏电流，此时主位线两端电压差为V_BL-V_BLB＝ΔV1-ΔV。两端电压差值减小甚至为负值，此时可能导致在读操作后位线连接灵敏放大器模块后，灵敏放大器模块输出读取错误。基于此需要进行泄漏补偿操作。具体如下：

泄漏补偿：在读操作完成时，C1上极板和下极板分别对应BL和BL1的电压，因此C1上极板和下极板电容电压为V_BL＝V_BL1＝VDD-ΔV，C1的上下极板电压差值为0。C2上极板电容电压对应的是BLB电压，即V_BLB＝VDD-ΔV1，C2下极板电容电压为V_BLB1＝VDD，C2的上下极板电压差之为-ΔV1。这是由于RWL未开启，因此BLB1上无电压变化。

此时给控制信号V1一个高电平，PMOS管P0、P1、P2和P3截止。给控制信号V2一个低电平，P4和P5导通，此时电容C1与C2的下极板电压为VDD。由于电容有保持上下级板电压差值不变的特性。因此电容C1上极板电压变为VDD，电容C2上极板电压依然为VDD-ΔV1，两个电容的上极板分别与灵敏放大器模块连接，并读取相应的电压信号。

经过泄漏补偿后，与BL连接的灵敏放大器模块的输入电压由VDD-ΔV变为VDD，而与BLB连接的灵敏放大器模块输入电压依然为VDD-ΔV1，灵敏放大器模块两端输入差值V_BL-V_BLB＝ΔV1，补偿了因为泄漏而导致差值的下降部分ΔV，灵敏放大器模块能够正确的放大。

若读取到SRAM单元为0时，此时BLB也存在位线泄漏电流，读取和补偿的方式与上述一致，也可将因BLB位线上存在泄漏电流而导致的电压差值补偿到V_BLB上。图10示出了本实施例的电路执行普通SRAM读写操作的时序图。

2.BCAM寻址模式

在进行对位线预充电操作后，关闭字线WL，逐一开启左右字线LWL、RWL，左右字线分别接入被寻址数据以及其反码，此时BL1、BLB1为主位线，BL、BLB为辅助位线。补偿方式与普通读写模式相同，随后根据通过灵敏放大器模块，使得BL1、BLB1经过泄漏补偿后的bout、boutb电压信号分别与和参考电压VREF电压信号进行电压比较，结果根据第二级灵敏放大单元的输出OUT1信号进行寻址判定。

根据本实施例的提供的技术方案可以看出，上述电路结构可以在读操作开始时，检测泄漏电流，且不需要两个长开的PMOS管向位线注入电流。在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。且此电路可以进行模式的切换，在正常读写模式，和BCAM寻址模式下都能够进行位线泄漏电流补偿，从来减少由于位线泄漏电流所带来的错误结果。且所提出的可进行模式选择的灵敏放大器，在电路为BCAM模式下，充当寻址判定模块，与传统的寻址判定模块相比减少了面积。

为了进一步了解本实施例的电路，下面对每个模块或单元的具体电路结构进行详细介绍。

如图8所示，上述提及的8TSRAM单元包括2个PMOS管P01、P11和6个NMOS管N01、N11、N21、N31、N41、N51。P01的栅极与P11的漏极、N01的栅极、N11的漏极、N41的源极、N51的源极连接，P11的栅极与P01的漏极、N01的漏极、N11的栅极、N21的源极、N31的源极连接；P01、P11的源极接VDD，N01、N11的源极接VSS；N21、N41的栅极接字线WL，N31的栅极接字线LWL，N41的栅极接字线RWL；N21的漏极接位线BL，N31的漏极接位线BL1，N41的漏极接位线BLB，N51的漏极接位线BLB1。N21、N31、N41、N51为传输管。

对于补偿模块的具体连接方式为：电容C1的上极板分别与P0的漏极、P6的漏极连接，C1的下极板分别与P4的漏极、P2的漏极连接。电容C2的上极板分别与P1的漏极、P7的漏极连接，C2的下极板分别与P5的漏极、P3的漏极连接。P0的栅极与控制信号V1连接，源极与主位线BL连接，漏极与电容C1的上极板连接。P1的栅极与控制信号V1连接，源极与主位线BLB连接，漏极与电容C2的上极板连接。P2的栅极与控制信号V1连接，源极与辅助位线BL1连接，漏极分别与电容C1的下极板、P4的漏极连接。P3的栅极与控制信号V1连接，源极与辅助位线BLB1连接，漏极分别与电容C2的下极板、P5的漏极连接。P4的栅极与控制信号V2连接，源极与电源VDD连接，漏极分别与电容C1的下极板、P2的漏极连接。P5的栅极与控制信号V2连接，源极与电源VDD连接，漏极分别与电容C2的下极板、P3的漏极连接。P6的栅极与控制信号M1连接，源极与电源VDD连接，漏极分别与电容C1的上极板、P0的漏极连接。P7的栅极与控制信号M1连接，源极与电源VDD连接，漏极分别与电容C2的上极板、P1的漏极连接。

如图7所示，对于灵敏放大器模块的具体连接方式为：第一级灵敏放大单元包括4个PMOS管P02、P12、P22、P32以及3个NMOS管N02、N12、N22。其中，P02的栅极与N02的栅极连接，源极与电源VDD连接。P12的栅极与N12的栅极连接，源极与VDD连接。P22的栅极接控制信号SAE，源极接主位线BL，漏极分别与P02的漏极﹑N02的漏极﹑P12的栅极和N12的栅极连接。P32的栅极接控制信号SAE，漏极分别与P02的栅极﹑P12的漏极﹑N02的栅极和N12的漏极连接。N02的栅极分别与P02的栅极、P12的漏极﹑P32的漏极和N12的漏极连接，源极与N22的漏极连接。N12的栅极分别与P02的漏极﹑P12的栅极﹑P22的漏极和N02的漏极连接，源极与N22的漏极连接。N22的栅极与控制信号SAE连接，源极与VSS连接。

P22的漏极连接端作为第一级灵敏放大单元的输出端OUT，P32的漏极连接端作为第一级灵敏放大单元的另一输出端OUTB。P22的源极作为第一级灵敏放大单元的输入端与SK1、SK2的漏极相连，P32的源极作为第一级灵敏放大单元的另一输入端与SK3、SK4的漏极相连，SK2、SK4受控制信号A控制，SK1、SK3受控制信号A的反码控制。SK1的源极接补偿模块的输出端out，SK2的源极接补偿模块的输出端bout，SK3的源极接补偿模块的输出端outb，SK3的源极接一个参考电压VREF。

第二级灵敏放大单元包括4个PMOS管P42、P52、P62、P72以及3个NMOS管N32、N42、N52。P42的栅极与N42的栅极连接，源极与电源VDD连接。P52的栅极与N52的栅极连接，源极与VDD连接。P62的栅极接第一级灵敏放大单元输出端OUTB，漏极分别与P42的漏极﹑N32的漏极﹑P52的栅极和N42的栅极连接。P72的栅极接控制信号SAE1，源极接参考电压VREF，漏极分别与P42的栅极﹑P52的漏极﹑N32的栅极和N42的漏极连接。N32的栅极分别与P42的栅极、P52的漏极﹑P72的漏极和N42的漏极连接，源极与N52的漏极连接。N42的栅极分别与P42的漏极﹑P52的栅极﹑P62的漏极和N32的漏极连接，源极与N52的漏极连接。N52的栅极与控制信号SAE1连接，源极与VSS连接。P62的漏极作为第二级灵敏放大单元的输出端OUT1，P72的漏极连接端作为第二级灵敏放大单元的另一输出端OUTB1；P62的源极接补偿模块的输出端boutb，P72的源极接所述参考电压VREF。

如图5所示，预充电单元的具体连接方式为：预充电单元包括3个PMOS管P31、P32、P33；P31、P32、P33受控制信号PRE控制，P32、P33的源极接VDD，P32、P33的漏极分别接位线BL、BLB或BL1、BLB1；P31的源极和漏极分别接P32、P33的漏极。

基于上述具体的电路结构，下面结合详细的电路结果对普通读写模式和BCAM寻址模式操作方式进行说明。

一、SRAM普通读写模式

首先对位线BL和BLB、BL1和BLB1预充到VDD。随后打开所需读取的SRAM单元的字线WL，此时BL和BLB为主位线，BL1和BLB1为辅助位线。将补偿模块和灵敏放大器模块切换至普通读写模式，先将控制信号V1置为低电平，M1和V2置为高电平，此时C1的上下级板的电容电压分别为位线BL和BL1的电压。C2的上下级板的电容电压分别为位线BLB和BLB1的电压。由于此时BL和BLB为主位线，即读取C1、C2上极板的电容电压，则将V1拉高置为高电平，将V2拉低置于低电平，此时对C1、C2下极板进行补偿，使C1、C2因位线电流泄漏的导致的压降重新补偿至VDD。随后调整灵敏放大器模块，将控制信号A置为高电平，此时A的反信号为低电平，从而使SK1、SK3导通，第一级灵敏放大单元与C1、C2的上极板连接端out、outb连通，灵敏放大器工作时，将控制信号SAE置于低电平，将SAE1置为高电平，只有第一级灵敏放大单元工作，BL和BLB的电压输入至第一级灵敏放大单元，放大读写结果后并由第一级灵敏放大单元输出端OUT、OUTB输出。

二、BCAM寻址模式

首先对位线BL和BLB、BL1和BLB1预充到VDD。随后打开所需寻址的SRAM单元的字线LWL、RWL，此时BL和BLB为辅助位线，BL1和BLB1为主位线。将补偿模块和灵敏放大器模块切换至BCAM寻址模式，先将控制信号V1置为低电平，M1和V2置为高电平，此时C1的上下级板的电容电压分别为BL和BL1。C2的上下级板的电容电压分别为BLB和BLB1。在位线寻址结束后，由于此时BL1和BLB1为主位线，即读取C1、C2下极板的电容电压，则将V1拉高置为高电平，将M1拉低置于低电平，此时对C1、C2上极板进行补偿，使C1、C2因位线电流泄漏的导致的压降重新补偿至VDD。随后调整灵敏放大器模块，将控制信号A置为低电平，此时A的反信号为高电平，从而使SK2、SK4导通，第一级灵敏放大单元、第二级灵敏放大单元的一端分别与C1、C2的下极板连接端bout、boutb连通，在灵敏放大器工作时，将控制信号SAE置于低电平，将SAE1置为低电平，第一级灵敏放大单元、第二级灵敏放大单元工作，BL1的电压输入至第一级灵敏放大单元，BLB1的电压输入至第二级灵敏放大单元，放大BCAM寻址结果后并由第二级灵敏放大单元输出端OUT1输出。

寻址判定的方式为：搜寻的数据与搜寻列所存储的数据(Q点存储的数据)匹配则位线BL1、BLB1不放电，其电压均为VDD，第一级灵敏放大单元的OUT端输出为高电平，OUTB输出为低电平，第二级灵敏放大单元的OUT1输出为高电平，则表明匹配。若搜寻数据与搜寻列所存储的数据不匹配，则位线BL1，BLB1有一根或者两根放电。导致此时的位线电压低于VREF。灵敏放大器输出端OUT1为低电平，则表明不匹配。灵敏放大器模块寻址输出数据表如下所示：

BCAM寻址输出数据表

由上表可见，在BCAM寻址模式下，只有位线BL1和BLB1不放电，此时被搜索列与被寻址数据匹配，OUT1输出高电平“1”。只要位线有一根或者两个放电，OUT1输出低电平“0”。被搜索列与寻址数据不匹配。

基于上述设计，本实施例提供的包含存储模块、补偿模块、灵敏放大器模块以及预充模块的最终电路图如图9所示。需要强调的是：本实施例提供的图9的方案仅仅是本案要求保护位线泄漏电流补偿和BCAM复用电路的其中一种方式，并不作为限定本案保护范围的特征。例如，图9中的预充电单元仅仅是本实施给出能够实现预充电功能的其中一种形式，在其它实施例中仍然可以设计出其它由不同元件构成的具有相同功能的电路以替代该电路，以实现相同的电路功能。

性能测试

为了验证本实施例提供的方案的有效性，本实施例还在Cadence Virtuoso软件上采用SMIC 55nm工艺设计出了实施例1中集成电路，并在仿真系统中对电路的各项性能进行综合测试。

1、如图11所示55nm COMS工艺下采用传统的SRAM电路和本发明实施例所提供的电路在不同位线泄漏电流情况下，经过位线泄漏补偿结构后的位线电压差值图。可以看出，在1.2V电源电压、TT工艺角、25℃的仿真条件下，在预充结束后(2.0ns预充结束)打开字线，BL端读“1”，BLB端读“0”。此时，VBLB降低，若无泄漏情况，应VBL>VBLB，位线差值大于0。由于BL端存在泄漏电流，且泄漏电流在字线开启时也存在，这导致VBL端电压在此期间也一直降低，其在完成读取操作后，相对于没有泄漏的情况下，位线差值减小甚至为负。这可能就会导致读出错误。在3.0ns开始位线泄漏电流补偿结构，可以看到位线差值在极短的时间内增大。从而达到补偿位线泄漏电流的作用。

2、如图12所示为55nm CMOS工艺下采用传统SRAM电路(以下简称为CONV)和本发明实施例所提供的电路在不同位线泄漏电流情况下位线差值达到200mV时，所需要的读取时间图(位线差在200mV时，灵敏放大器能够正常放大，且留了足够的裕度给灵敏放大器)。可以看出：在1.2V电源电压、TT工艺角、25℃的仿真条件下，结果显示，当泄漏电流比较小时，采用传统SRAM电路的读取时间要比本发明实施例所提供的电路结构略小一点。但是当泄漏电流增大到10μA左右时，采用传统SRAM电路的读取时间要大于本实施例所提供的电路结构，并且当泄漏电流进一步增大时，采用传统SRAM结构的读取时间将快速增大，而采用本发明实施例所提供的电路结构的读取时间基本不变，并且在相同泄漏电流的情况下，采用传统SRAM结构的读取时间远大于采用本实施例所提供的电路结构读取时间。

综上所述，本实施例所提供的电路结构可有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和失败；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。该泄漏补偿电路可进行模式的切换，可以在正常读写和BCAM寻址模式中切换，在BCAM寻址模式下，应用此结构可以减少因泄漏电流存在而导致寻址错误的情况。且可进行模式选择的灵敏放大器模块在BCAM模式下由两个串行的灵敏放大器构成寻址判定模块与传统的寻址判定模块相比减少一个二输入与门的使用，因此减少了面积。

实施例2

如图13所示，本实施例介绍了一种位线泄漏电流补偿方法，其应用于如前述的位线泄漏电流补偿和BCAM复用电路，位线泄漏电流补偿方法包括以下步骤：

将两对位线BL、BLB以及BL1、BLB1预充至VDD；

根据操作模式确定主位线对和辅助位线对，辅助位线对主位线进行泄漏电流检测，并根据操作模式进行如下决策：

(1)当操作模式为普通读写模式，BL、BLB为主位线对，BL1、BLB1为辅助位线对；在泄漏补偿阶段，令控制信号V2＝VSS，M1＝VDD，VDD值输入至辅助位线对BL1、BLB1所连接的电容极板实现补偿操作；

(2)当操作模式为BCAM模式，BL1、BLB1为主位线，BL、BLB为辅助位线；在泄漏补偿阶段，令控制信号V2＝VDD，M1＝VSS，VDD值输入至辅助位线对BL、BLB所连接的电容极板实现补偿操作。

需要说明的是，预充结束后，主位线对进行位线放电，此时若主位线存在泄漏电流，则相应的辅助位线应存在大小相等的泄漏电流，用辅助位线来检测发生在主位线上的泄漏电流。同侧的两对位线连接在电容的上下极板。此时发生泄漏电流的同侧位线电容上下极板电压一致，此时电容压差为0，通过对发生泄漏的辅助位线进行泄漏补偿(将其电压充至VDD)，从而对发生泄漏的主位线进行泄漏补偿。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种位线泄漏电流补偿和BCAM复用电路，其特征在于，其包括由多个SRAM单元组成的存储阵列以及补偿模块；每列SRAM单元共享位线且构成一个基本的存储模块，所述补偿模块用于补偿所述存储模块的位线泄漏电流；所述补偿模块包括8个PMOS管P0～P7和2个补偿电容C1、C2；

C1的上极板与P0、P6的漏极连接，下极板与P4、P2的漏极连接；C2的上极板与P1、P7的漏极连接，下极板与P5、P3的漏极连接；P4～P7的源极接电源VDD；P0～P3的栅极受控制信号V1控制，P4、P5的栅极受控制信号V2控制，P6、P7的栅极受控制信号M1控制；P0、P1的漏极作为补偿模块的其中两个输入端；P2、P3的漏极作为补偿模块的另外两个输入端，分别接所述存储模块两侧的位线BL、BLB、BL1、BLB1；

其中，C1、C2的上极板连接端out、outb作为所述存储模块执行正常读写操作时经过泄漏补偿后的输出端；C1、C2的下极板连接端bout、boutb作为所述存储模块执行BCAM寻址操作时经过泄漏补偿后的输出端。

2.根据权利要求1所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，PMOS管P4～P7作为实现所述存储模块模式切换的模式选择模块；在泄漏补偿阶段，当所述补偿模块的控制信号V2＝VSS，M1＝VDD为正常读写模式，C1、C2的上极板连接端out、outb输出所述存储模块执行正常读写操作的结果；当所述补偿模块的控制信号V2＝VDD，M1＝VSS为BCAM寻址模式，C1、C2的下极板连接端bout、boutb输出所述SRAM存储模块执行BCAM寻址操作的结果。

3.根据权利要求2所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，所述位线泄漏电流补偿和BCAM复用电路还包括灵敏放大器模块；所述灵敏放大器模块包括第一级灵敏放大单元、第二级灵敏放大单元以及4个模式选择管SK1～SK4构成；SK1～SK4与第一级灵敏放大单元的输入端连接；第一级灵敏放大单元的其中一输出端与第二级灵敏放大单元中其中一传输管的栅极相连。

4.根据权利要求3所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，所述第一级灵敏放大单元包括4个PMOS管P02、P12、P22、P32以及3个NMOS管N02、N12、N22；P02的栅极与N02的栅极以及N12的漏极、P12的漏极、P32的漏极连接，P02的漏极与P22的漏极、N02的漏极以及P12的栅极、N12的栅极连接；P02、P12的源极接VDD，N02、N12的源极与N22的漏极连接，N22的源极接VSS，P22、P32、N22的栅极受控制信号SAE控制；

其中，P22的漏极连接端作为第一级灵敏放大单元的输出端OUT，P32的漏极连接端作为第一级灵敏放大单元的另一输出端OUTB；P22的源极作为第一级灵敏放大单元的输入端与SK1、SK2的漏极相连，P32的源极作为第一级灵敏放大单元的另一输入端与SK3、SK4的漏极相连，SK2、SK4受控制信号A控制，SK1、SK3受控制信号A的相反信号控制；SK1的源极接补偿模块的输出端out，SK2的源极接补偿模块的输出端bout，SK3的源极接补偿模块的输出端outb，SK3的源极接一个参考电压VREF。

5.根据权利要求4所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，所述第二级灵敏放大单元包括4个PMOS管P42、P52、P62、P72以及3个NMOS管N32、N42、N52；P42的栅极与N32的栅极、N42的漏极、P52的漏极、P72的漏极连接；P52的栅极与P42的漏极、P62的漏极、N32的漏极、N42的栅极连接；N52的漏极与N32、N42的源极连接；P42、P52的源极接VDD，N52的源极接VSS；N52、P72的栅极受控制信号SAE1控制；P62作为灵敏放大器的传输管且其栅极接第一级灵敏放大单元的输出端OUTB；

其中，P62的漏极作为第二级灵敏放大单元的输出端OUT1，P72的漏极连接端作为第二级灵敏放大单元的另一输出端OUTB1；P62的源极接补偿模块的输出端boutb，P72的源极接所述参考电压VREF。

6.根据权利要求5所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，所述灵敏放大单元因所述存储模块的模式切换配合输出该模式下的灵敏放大结果；所述存储模块处于正常读写模式时，将所述灵敏放大单元的控制信号A置为高电平，SAE正常使能，SAE1不使能；第一级灵敏放大单元工作，第二级灵敏放大单元不工作；放大所述存储模块的结果输出端out、outb的电压信号，且第一级灵敏放大单元输出端OUT和OUTB输出正常读写模式下的灵敏放大结果；

所述存储模块处于BCAM寻址操作时，将所述灵敏放大单元的控制信号A置为低电平，SAE，SAE1使能信号正常使能；第一级灵敏放大单元和第二级灵敏放大单元正常工作，并将所述存储模块结果输出端bout、boutb的电压信号与参考电压VREF进行比较，且第二级灵敏放大单元输出端OUT1作为BCAM寻址模式下的寻址信号匹配信号。

7.根据权利要求2所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，所述SRAM单元采用有8个晶体管构成的8T SRAM单元；所述8T SRAM单元包括2个PMOS管P01、P11和6个NMOS管N01、N11、N21、N31、N41、N51；P01的栅极与P11的漏极、N01的栅极、N11的漏极、N41的源极、N51的源极连接，P11的栅极与P01的漏极、N01的漏极、N11的栅极、N21的源极、N31的源极连接；P01、P11的源极接VDD，N01、N11的源极接VSS；N21、N41的栅极接字线WL，N31的栅极接字线LWL，N41的栅极接字线RWL；N21的漏极接位线BL，N31的漏极接位线BL1，N41的漏极接位线BLB，N51的漏极接位线BLB1。

8.根据权利要求7所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，所述存储模块的两对位线BL、BLB以及BL1、BLB1与预充模块连接；所述预充模块由多个预充电单元构成，1个预充电单元对应一对位线；所述预充电单元包括3个PMOS管P31、P32、P33；P31、P32、P33受控制信号PRE控制，P32、P33的源极接VDD，P32、P33的漏极分别接所述存储模块的其中一对位线；P31的源极和漏极分别接P32、P33的漏极。

9.根据权利要求7所述的位线泄漏电流补偿和BCAM复用电路，其特征在于，所述存储模块执行正常读写操作时，令字线WL＝VDD，RWL＝LWL＝VSS，此时位线BL、BLB作为主位线，BL1、BLB1作为辅助位线；所述存储模块执行BCAM寻址操作时，令字线WL＝VSS，RWL、LWL的字线信号作为被搜索数据的输入对，此时位线BL、BLB作为辅助位线，BL1、BLB1作为主位线。

10.一种位线泄漏电流补偿方法，其特征在于，其应用于如权利要求1-9中任意一项所述的位线泄漏电流补偿和BCAM复用电路，所述位线泄漏电流补偿方法包括以下步骤：

将两对位线BL、BLB以及BL1、BLB1预充至VDD；

根据操作模式确定主位线对和辅助位线对，辅助位线对主位线进行泄漏电流检测，并根据操作模式进行如下决策：

(1)当操作模式为普通读写模式，BL、BLB为主位线对，BL1、BLB1为辅助位线对；在泄漏补偿阶段，令控制信号V2＝VSS，M1＝VDD，VDD值输入至辅助位线对BL1、BLB1所连接的电容极板实现补偿操作；

(2)当操作模式为BCAM模式，BL1、BLB1为主位线，BL、BLB为辅助位线；在泄漏补偿阶段，令控制信号V2＝VDD，M1＝VSS，VDD值输入至辅助位线对BL、BLB所连接的电容极板实现补偿操作。

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