KR960001108B1 - 리미터를 구비한 다이나믹 랜덤 억세스 메모리 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술의 다이나믹 랜덤 억세스 메모리 장치의 배열을 나타낸 블록선도.
제2도는 통상 억세스 동작 모드시의 종래 기술의 다이나믹 랜덤 억세스 메모리 장치의 기본 신호의 파형을 나타낸 선도.
제3도는 스태틱 칼럼(static column)동작 모드시 종래 기술의 다이나믹 랜덤 억세스 메모리 장치의 기본 신호의 파형을 나타낸 선도.
제4도는 본 발명에 의하여 다이나믹 랜덤 억세스 메모리 장치의 배열을 나타낸 회로선도.
제5도는 제4도에서 도시된 스태틱 칼럼 동작 모드시의 다이나믹 랜덤 억세스 메모리 장치의 기본 신호의 파형을 나타낸 선도.
제6도는 본 발명에 따른 다른 다이나믹 랜덤 억세스 메모리의 배열을 나타낸 회로선도.
제7도는 제6도에서 도시된 스태틱 칼럼 동작 모드시의 다이나믹 랜덤 억세스 메모리 장치의 장치의 기본 기본신호의 파형을 나타낸 선도.
* 도면의 주요부분에 대한 부호의 설명
41 : 메모리 셀 어레이 42 : 프리차지 회로
CH 16 및 CH 17 : 리미터
[산업상의 이용분야]
본 발명은 스택틱 칼럼 모드(static column mode)를 갖는 다이나믹 랜덤억세스 메모리 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리 장치에 내장된입력 출력 데이터 신호 라인에 결합된 프리차지 회로(precharge circuit)에 관한 것이다.
[종래기술]
다이나믹 랜덤 억세스 메모리(이하,DRAM이라 함)에 대한 전형적인 예로서 다수의 메모리 셀 M11,M12,M1i,M1n,Mm1,Mm2,Mmi 및 Mmn을 갖는 메모리 셀 어레이(1)를 구비하는 것을 제1도에 도시한다. 메모리 셀 어레이(1)는 비트 라이쌍 BLP1 내지 BLPn에 연관되며, 비트 라인쌍 BLP1 내지 BLPn 각각은 두개의 비트 라인 BLa 및 BLb로 구성된다. 비트 라인 BLa 및 BLb는 각각의 메로리 셀 M11 내지 Mmn의 열에 제공되며, 메모리 셀 M11 내지 Mmn 각각은 관련된 비트라인 BLa 또는 BLb와 접지 노드 사이에 결합된 스위칭 트랜지스터 SW와 저장 캐패시터(stoage capacitor) CP의 직렬 결합으로 구성된다. 스위칭 트랜지스터 SW는 n-채널형이다. 비록 제1도에서 도시되지는 않았지만 프리차지 회로는 비트 라인쌍 BLP1 내지 BLPn에 결합되어 비트 라인쌍을 전원 전압 레벨 Vdd와 접지 전압 레벨 사이의 중간 레벨 Vdd/2로 프리차지시킨다.
메모리 셀 어레이(1)는 또한 다수의 워드라인 WL1,WL2,WLj 및 WLm에 관련되며, 형의 스위칭 트랜지스터 SW 각각은 그 게이트 전극에서 워드 라인 WL1 내지 WLm에 결합된다. 비록 제1도에서 도시되지는 않았지만, 행 어드레스 디코더 장치는 행 어드레스 신호에 응답하여 워드 라인 WL1 내지 WLm을 선택적으로 구동시킨다.
비트 라인쌍 BLP1 내지 BLPn 각각은 감지 증폭기 회로(sense amplifier circuit) SA1 내지 SAn에 결합되며,이들 감지증폭기 회로 SA1 내지 SAn는 두 활성 신호라인 ACT1 및 ACT2 사이에서 병렬 결합된 P-채널형 전계 효과 트랜지스터 Qp1 및 QP2와 n-채널형 전계 효과 트랜지스터 Qn1 및 Qn2의 두개의 직렬 조합으로 구성된다. 감지 노드 N1 및 N2는 P-채널형 전계 효과 트랜지스터 Qp1 및 QP2와 n-채널형 전계 효과 트랜지스터 Qn1 및 Qn2 사이에 각각 제공되며, 이들 감지 노드 N1 및 N2는 관련된 비트 라인쌍의 비트 라인 BLa 및 BLb 뿐만아니라 전계 효과 트랜지스터 QP2 및 Qn2와 Qp1 및 Qn1의 게이트 전극에도 결합된다. 활성 신호 라인 ACT1 및 ACT2는 각각 P-채널형 전계 효과 트랜지스터 Qp3 및 n-채널형 전계 효과 트랜지스터 Qn3을 통해 전원 전압 레벨원 Vdd와 접지 노드에 결합되며, P-채널형 전계 효과 트랜지스터 Qp3 및 n-채널형 전계 효과 트랜지스터 Qn3는 활성 신호 SEP 및 SEN 에 의해 동시에 턴온 및 턴오프된다. 활성 신호SEP 및 SEN 은 고전압 레벨과 저전압 레벨 사이에서 상보적으로 시프트 된다. P-채널형 전계 효과 트랜지스터 Qp3 및 n-채널형 전계 효과 트랜지스터Qn3가 턴온되며, 전원 전압 레벨 Vdd 및 접지 전압 레벨은 활성 신호 라인 ACT1 및 ACT2 에 공급되며, 감지 증폭기 회로 SA1 내지 SAn은 동시에 차동 증폭을 동작을 시작한다.
비트 라인쌍 BLP1 내지 BLPn 은 또한 게이트 트랜지스터 Qt1,Qt2,Qti 및 Qtn으로 구성되는 열 선택기장치(2)에 결합되며, 게이트 트랜지스터 Qt1 내지 Qtn은 n-채널형이다. 열 어드레스 디코더 장치(도시되지 않음)는 열 어드레스 신호에 응답하며, 열선택 신호 YS1 내지 YSn중 한 신호가 활성 고레벨로 구동된다. 즉, 한쌍의 게이트 트랜지스터 Qt1 내지 Qtn은 활성 고레벨의 열선택 신호 YS1 또는 YSn의 존재시에 턴온되어 한쌍의 입력-출력 데이터 신호 라인D1 및 D2을 관련된 비트 라인쌍과 연결된다. 입력-출력 데이터 신호 라인 D1 및 D2는 입력-출력 데이터 버퍼 장치(3)에 결합되며, 입력-출력 데이터 버퍼 장치(3)는 입력-출력데이타 단자(4)를 구동시킨다.
프리차지 회로(5)는 입력-출력 데이터 신호 라인 D1 및 D2에 관련되며, 입력-출력 데이터 신호라인 D1 및 D2사이에 결합된 직렬 결합의 스위칭 트랜지스터 CH1 및 CH2와, 입력-출력 데이터 신호 라인 D1 및 D2에 각각 결합된 한쌍의 충전 트랜지스터 CH3 및 CH4와, 전원 전압레벨은 Vdd와 스위칭 트랜지스터 CH1 및 CH2의 중간 노드 사이에 결합된 충전 트랜지스터 CH5와, 입력-출력 데이터 신호 라인 D1 및 D2사이에 결합된 평형 트랜지스터 EQ를 구비한다. 트랜지스터 CH1, CH2 및 EQ의 게이트 전극은 반전기회로 INV에 결합되며, 프리챠징 신호 PC는 반전기 회로INV에 공급된다. 트랜지스터 CH1 내지 CH5 및 EQ는 P-채널형이다. 프리차지 신호 PC가 활성 고전압 레벨로 되면, 반전기 회로 INV는 충전 트랜지스터 CH1 및 CH2와 평형 트랜지스터 EQ가 동시에 턴온되도록 하여 입력-출력 데이터 신호 라인 D1 및 D2가 전원 전압 레벨 Vdd로 프리차지 된다. 그러나, 충전 트랜지스터 CH3 및 CH4는 항상 턴온되어 있어서 전원 전압 레벨 Vdd를 입력-출력 데이터 신호라인 D1 및 D2에 계속해서 공급한다.
이와같은 배열된 종래 기술의 DRAM장치는 보통의 억세스모드로 동작할때 활성 사이클로 들어가기 전에 우선 리셋 사이클로 들어간다. 리셋 사이클 동안, 모든 비트 라인쌍 BLP1 내지 BLPn은 중간 전압 레벨 Vdd/2로 프리차지되며, 프리차지 신호 PC는 충전 트랜지스터 CH1 및 CH2를 통해 입력-출력 데이터 신호 라인 D1 및 D2를 프리차지하기 위해 활성 고전압 레벨에 이르게 된다. 평형 트랜지스터 EQ가 리셋 사이클에서 턴온되므로, 입력-출력 데이터 신호라인 D1 및 D2는 서로 평형된다. DRAM장치는 이렇게 된다음에 활성 사이클로 들어간다. DRAM장치가 시간 t1에서 활성 사이클로 들어가면, 프리차지 신호는 제2도에서 도시된 바와같이 저레벨로 회복되며, 반전 회로 INV는 트랜지스터 CH1,CH2 및 EQ를 턴오프시킨다. 다음에, 입력-출력 데이터 신호라인 D1 및 D2에는 충전 트랜지스터 CH3 및 CH4만을 통해 전원 전압원 Vdd로부터 전류가 공급된다.
현재 메모리셀 Mm1에 기억된 논리 ˝1˝레벨의 데이터 비트가 억세스 된 것으로 가정을 하면, 행 어드레스 디코더 장치(도시되지 않음)는 시간 t2에서 워드 라인 WLj를 고레벨로 구동시키며, 메모리셀 Mm1 내지 Mmj의 스위칭 트랜지스터 SW는 동시에 턴온되어 각 저장 캐패시터 CP를 관련된 비트 라인 BLa에 결합시킨다. 메모리셀 Mm1이 논리˝1˝레벨의 데이터 비트를 저장하고 있어서, 비트 라인쌍 BLP1의 비트 라인 BLa는 약간 상승하며, 비트 라인 BLb는 중간 전압 레벨로 남아 있는다. 이와같은, 비트 라인쌍 BLP1의 비트 라인 BLa와 BLb 사이에는 미소차 전압 dv가 발생한다. 메모리 셀 Mm가 논리 ˝0˝레벨의 데이터 비트를 저장하고 있다면, 비트 라인 BLa는 점선으로 표시된 바와 같이 약간 낮아진다. 시간 t3에서, 활성신호 SEN은 고레벨로 상승하며, 따라서 활성 신호 SEP는 저레벨로 하강한다. 다음에, n-채널형 전계 효과 트랜지스터 Qn3 및P-채널형 전계 효과 트랜지스터 Qp3는 턴온되어 전원 전압 레벨 Vdd 및 접지 전압 레벨은 활성 신호 라인 ACT1 및 ACT2에 공급된다. 이로 인하여 감지 증폭기 회로 SA1 내지 SAn은 활성화되어 미소차 전압을 증가시킨다. 감지 증폭기 회로 SA1은 미소차 전압 dv를 증가시키며, 비트 라인 BLa 및 BLb는 전원 전압 레벨 Vdd 및 접지 전압레벨로 변환된다. 차동 증폭이 완료되면, 열선택 신호 YS1은 시간 t4에서 고레벨로 상승되며, 게이트 트랜지스터 Qt1 및Qt2는 동시에 턴온된다.
게이트 트랜지스터 Qt1 및 Qt2는 큰 전압차를 입력-출력 데이터 신호 라인 D1 및 D2에 전달한다. 감지증폭기 회로 SA1의 n-채널형 전계 효과 트랜지스터 Qn1이 턴오프되므로, 비트 라인 BLa과 입력-출력 데이터 신호 라인 D2는 접지 노드에 분리되어, 입력-출력 데이터 신호 라인 D2는 전원 전압 레벨 Vdd로 유지된다. 그러나, 게이트 트랜지스터 Qt2, n-채널형 전계 효과 트랜지스터 Qn2 및 Qn3를 통하여 입력-출력 데이터 신호 라인 D1에서 접지 노드까지 전류 경로가 설정된다 트랜지스터 Qt2,Qn2 및 Qn3의 전체 온-저항(on-resistance)이 R인 것으로 가정하면, 충전 트랜지스터 CH3는 r의온저항을 갖는다. 입력-출력 데이터 신호 라인 D1은 (R)/(R+r)로서 계산된 전압 레벨로 약간 낮아진다. 입력-출력 데이터 신호라인 D1 및 D2사이에서 이와같은 발생된 전압차는 입력-출력 데이터 버퍼 장치(3)에서 증폭되어 입력-출력 데이터 단자(4)로 공급된다.
제1도에서 도시된 종래 기술의 DRAM장치는 스태틱 칼럼 모드(static column mode)로 동작하며, 열어드레스는 제3도에서 도시된 바와 같이 스태틱 칼럼 동작 모드에서 순차적으로 변화된다. 이로 인해 비트 라이쌍의 순차 선택이 일어나며, 열어드레스 다중 선택은 스태틱 칼럼 동작 모드에서 발생하기 쉽다. 상세하게 설명하면, 열 선택 신호 YS2 및 YS8은 최좌측 및 최우측 비트 라인쌍 BLP1 및 BLPn 사이의 비트 라인쌍(도시되지 않음)을 각각 선택하는 것으로 가정한다. 열 어드레스의 다중 선택은 시간t11과 시간 t12사이에서 발생하며, 입력-출력 데이터 신호 라인 D1 및 D2는 때때로 A 및A'를 따라간다. 상술된 바와 같이 입력-출력데이타 신호 라인 D1 및D2는 충전 트랜지스터 CH3 및 CH4를 통해 항상 전하를 공급 받는다. 동시 선택된 부분의 데이터 비트가 논리 레벨이 서로 동일하면, 데이터 비트는 입력-출력 데이터 신호 라인 D1 및 D2중 하나를 접지 전압 레벨 부근으로 강하시키게 되는데, 이것은 관련된 감지 증폭기 회로를 통해 입력-출력 데이터 신호 라인 중 상기 라인에서 접지 노드까지 다수의 전류 경로가 설정되어지기 때문이다. 접지 레벨 부근의 극히 낮은 레벨 Vss는 입력-출력 데이터 신호 라인으로부터 이 신호 라인에 결합된 모든 비트 라인으로 제공되어 비트 라인상의 전압레벨을 끌어내린다. 비트 라인 중 한 라인이 나머지 비트 라인과 반대의 전압 레벨을 가지며, 비트 라인중 상기 언급된 라인상의 데이터 비트는 극히 낮은 전압 레벨 Vss에 의해 훨씬 더 파괴되기 쉽다. 이와 같이, 종래 기술의 DRAM장치에서 나타나는 문제점중 하나가 스태틱 칼럼 동작 모드에서의 다중 선택에 의해 데이터 비트가 파괴되는 것이다.
종래 기술의 DRAM장치에서 나타나는 또다른 문제점은 극히 낮은 전압 레벨 Vss로부터의 느린 회복이다. 비록 극히 낮은 전압 레벨 Vss가 반대 논리 레벨의 데이터를 비트를 파괴하지는 않는다고 하더라도, 극히 낮은 전압 레벨 Vss로부터의 회복은 논리 레벨이 반대인 데이터 비트를 갖는 비트 라인쌍을 선택하였을때에 오랜 시간이 소요된다. 만약, 다중 선택 후에 선택된 비트 라인쌍이 다중 선택시의 데이터 비트와 논리 레벨이 반대이면, 충전 트랜지스터 CH3 내지 CH4는 입력-출력 데이터 신호 라인을 충전시킬 필요가 있지만 전류 구동 능력은 일정한데, 이것은 충전 트랜지스터 CH3 또는 CH4가 그 게이트 전극에서 일정한 전압 레벨, 즉 접지 전압 레벨을 갖는 포하 영역에서 동작되기 때문이다. 이러한 일정한 전류 구동 능력은 극히 낮은 저전압 레벨로 회복하는데 비교적 긴 시간을 소비하며 그 다음 데이터 비트의 전달에 있어서 시간 지연이 생기게 된다.
[발명의 요약]
그러므로 본 발명의 중요한 목적은 비트 라인쌍의 다중 선택시에 데이터 비트가 파괴될 가능성이 적은 DRAM장치를 제공하는데 있다.
이러한, 모적을 달성하기 위하여, 본 발명은 다중 선택시에 입력-출력 데이터 신호 라인이 극단적으로 낮은 전압 레벨로 되는 것을 방지하는 것을 제안하고 있다.
본 발명에 따라서, a) 행열로 배열되어 데이터 비트를 각각 저장하는 다수의 메모리 셀과, b) 상기 메모리 셀의 열에 각각 결합되어 메모리 셀로부터 판독 출력된 데이터 비트를 제공하는 다수의 비트 라인으로서, 비트 라인쌍을 형성하기 위해 두 비트 라인이 서로 쌍을 이루고 있는 다수의 비트 라인과, c) 상기 메모리 셀의 행에 각각 결합되어 메모리 셀의 행 중 한행에 기억된 데이터 비트를 비트 라인싸으로 판독 출력하도록 하는 다수의 워드 라인으로서, 각 비트 라인쌍의 비트 라인중 한 라인이 메모리 셀로부터 판독 출력된 데이터 비트를 제공하게 되는, 상기 다수의 워드 라인과 d) 비트 라인쌍에 관련하여 제공된 다수의 감지 증폭기 회로로서, 이들 각각은 관련된 비트 라인쌍의 데이터 비트 논리 레벨에 따라서 관련 비트 라인쌍을 제1 및 제2레벨 전압원에 선택적으로 결합시키는 상기 다수의 감지 증폭기 회로와, e) 출력 데이터 버퍼 회로에 결합된 한쌍의 데이터 신호 라인과, f) 비트 라인쌍과 데이터 신호 라인 사이에 결합되어 스태틱 칼럼 모드 동작시에 비트 라인쌍 및 데이터 신호 라인을 순차적으로 상호 연결시키는 열 선택기 장치와, g) 데이터 신호 라인에결합되며 제1레벨 전압원에서 데이터 신호 라인까지의 전류 경로를 갖는 프리차지 장치 및 제1레벨 전압원과 데이터 신호 라인 사이에 결합되어 데이터신호 라인의 전압 레벨이과대 변동되는 것을 방지하는 리밑터를 구비하는 DRAM장치로서 스태틱 칼럼 동작 모드를 갖는 DRAM장치가 제공된다.
본 발명에 따른 DRAM장치의 특징 및 장점을 첨부된 도면을 참조하면서 이하의 설명에서 상세히 기술하고자 한다.
[제1실시예]
제4도를 참조하면, 본 발명을 실시하는 DRAM장치는 행열로 배열된 다수의 메모리 셀 M11,M12,M1i,M1n,Mm1,Mm2,Mmi 및 Mmn을 갖는 메모리 셀 어레이(41)를 구비한다. 메모리 셀 어레이(41)는 비트라인쌍 BLP1 내지 BLPn에 연관되며, 비트 라인쌍 BLP1 내지 BLPn 각각은 두개의 비트 라인 BLa 및 BLb로 구성된다. 비트 라인 BLa 및 Blb은 메모리 셀 M11 내지 Mmn의 열에 각각 제공되며, 메모리 셀 M11 내지 Mmn 각각은 스위칭 트랜지스터 SW와, 관련비트 라인 BLa 또는 BLb와 접지노드 사이에 결합된 저장 캐패시터 CP의 직렬 조합에 의해 구현된다. 스위칭 트랜지스터 SW는 n-채널형이다. 프리차지장치(42)는 비트 라인쌍 BLP1 내지 BLPn에 결합되며 비트 라인쌍 BLP1 내지 BLPn을 전원 전압 레벨과 접지 전압 레벨의 중간 전압 레벨 Vdd/2까지 프리차지 시킨다.
메모리 셀 어레이(41)는 또한 다수의 워드 라인 WL1,WL2,WLj 및 WLm에 연관되어있으며, 행의 스위칭 트랜지스터 각각은 그 게이트 전극에서 워드 라인 WL1-WLm에 결합된다. 행 어드레스 디코더 장치(43)는 어드레스 신호에 응답하여 워드 라인 WL1 내지 WLm을 선택적으로 구동시킨다.
비트 라인쌍 BLP1-BLPn은 각각 감지 증폭기 회로 SA1 내지 SAn에 결합되며, 이들 감지 증폭 회로 SA1 내지 SAn 각각은 두 활성 신호 라인 ACT11 및 ACT12 사이에서 병렬 결합된 P-채널형 전계 효과 트랜지스터 Qp11, Qp12와, n-채널형 전계효과 트랜지스터 Qn11 및 Qn12의 두 직렬 결합으로 구성된다. P-채널형 전계 효과 트랜지스터 Qp11 및 Qn12와 nM-채널형 전계 효과 트랜지스터 Qn11 및 Qn12 각각 사이에는 가미 노드 N1 및 N2가 있으며, 감지 노드 N1 및 N2는 관련 비트 라인쌍의 비트 라인 BLa 및 BLb뿐만 아니라 전계 효과 트랜지스터 Qp12, Qn12와 Qp11, Qn11의 게이트 전극에도 결합된다. 활성 신호 라인 ACT11 및 ACT12은 P-채널형 전계 효과 트랜지스터 Qp13 및 n-채널형 전계 효과 트랜지스터 Qn13는 활성 신호 SEN과 반전기 회로 INV11에 의해 발생된 그 사오적 신호에 따라 동시에 턴오프된다. 활성 신호 SEN는 활성인 고전압 레벨과 비활성인 저전압 레벨 사이를 시프트하여 n-채널형 전계 효과 트랜지스터 Qn13 및 P-채널형 전계 효과 트랜지스터 Qp13가 동시에 턴온 및 턴오프되는 것을 허용한다. P-채널형 전계 효과 트랜지스터 Qp13 및 n-채널형 전계 효과 트랜지스터 Qn13가 턴온일 때, 전원 전압 레벨 Vdd 및 접지 전압 레벨 각각은 활성 신호라인 ACT1 및 ACT2에 공급되며, 감지 증폭기 회로 SA1 내지 SAn은 차동증폭 동작을 동시에 시작한다. 활성 신호 SEN은 제어 장치(44)로부터 공급되며, 제어 장치(44)는 또한 다음에 설명할 여러 제어 신호를 발생시킨다.
비트 라인쌍 BLP1 내지 BLPn은 또한 게이트 트랜지스터 Qt1a,QT1b,QTna 및 Qtnb로 구성되는 열 선택기 장치(45)에 결합되며, 게이트 트랜지스터 Qtla내지 Qtnb는 n-채널형으로 구성되어 있다. 열 어드레스 디코더 장치(46)는 열 어드레스 신호에 응답하여, 열 선택 신호 YS11 내지 SY1n중 한 신호는 통상의 억세스 동작 모드시에 활성인 고레벨로 구동된다. 즉, 한쌍의 게이트 트랜지스터 Qtla 및 Qtib 또는 Qtna 및 Qtnb는 활성인 고레벨의 열선택 신호 YS11 또는 SY1n가 존재하면 턴온되어 관련 비트 라인 쌍이 한쌍의 입출격 데이터 신호라인 D11 및 D12과 물리도록 한다. 그러나, DRAM장치가 스태틱 칼럼 동작 모드로 들어가면, 열 어드레스 디코더 장치(46)는 열선택 신호 YS11 내지 YS1n을 순차적으로 공급하며, 비트 라인 BLP1 내지 BLPn은 입력-출력 데이터 신호 라인 D11 및 D12에 순차적으로 결합된다. 입력-출력 데이터 신호 라인 D11 및 D12는 입력-출력 데이터 버퍼 장치(47)에 결합되며, 입력-출력 데이터 버퍼 장치(47)는 입력-출력 데이터 단자(48)를 구동시킨다.
프리차지 회로(49)는 입력-출력 데이터 신호 라인 D11 및 D12에 관련되며, 입력-출력 데이터 신호 라인 D11 및 D12 사이에 결합된 직렬 결합의 스위칭 트랜지스터 CH11 및 CH12와, 전원 전압 레벨원 Vdd 과 각각의 입력-출력 데이터 신호 라인 D11 및 D12 사이에 결합된 한쌍의 충전 트랜지스터 CH13 및 CH14와, 전원 전압 레벨원 Vdd과 스위칭 트랜지스터 CH11 및 CH12의 중간 노드 N13 사이에 결합된 충전 트랜지스터 CH15와, 입력-출력 데이터 신호 라인 D11 및 D12 사이에 결합된 평형 트랜지스터 EQ를 구비한다. 트랜지스터 CH11,CH12 및 EQ의 게이트 전극은 반전기 회로 INV12에 결합되며, 활성 고전압 레벨의 프리차지 신호 PCH는 제어 장치(44)로부터 반전기 회로 INV12에 공급되어 있다. 프리차지 신호 PCH가 활성 고전압 레벨로 상승하면, 반전기 회로 INV12는 충전 트랜지스터 CH11 및 CH12 및 평형 트랜지스터 EQ가 동시에 턴온되도록 하여 입력-출력 데이터 신호 라인 D11 및 D12는 전원전압 레벨 Vdd로 프리차지된다. 그러나, 충전 트랜지스터 CH13 및 CH14는 항상 턴온되어 있어서 전원 전압 레벨 Vdd를 연속적으로 입력-출력 데이터 신호 라인 D11 및 D12에 공급한다. 프리 챠징 회로(49)는 또한 리미터를 구비하며, 이 리미터는 양(+) 전압 레벨원 Vdd에 결합되므로,n-채널형 전계 효과 트랜지스터 CH16 및 CH17은 다이오드로서 동작한다.
입력-출력 데이터 신호 라인 D11 및 D12가 n-채널형 전계 효과 트랜지스터 CH16 및 CH17의 임계 전압 레벨 Vtn에 의해 전원 전압 레벨 Vdd보다 낮은 소정의 전압 레벨 Vpd이하로 강하될때, 관련된 n-채널형 전계 효과 트랜지스터 CH16 또는 CH17는 턴온되어 입력-출려 데이터 신호 라인 D11 또는 D12를 끌어올리고, 이러한 이유 때문에, 입력-출력 데이터 신호 라인은 결코 접지 전압 레벨 부근의 극히 낮은 전압 레벨에 도달하지 못한다. n-채널형 전계 효과 트랜지스터 CH16 또는 CH17의 저류 구동 능력은 전원 전압 레벨 Vdd와 입력-출력 데이터 신호 라인 D11 또는 D12사이의 전압차가 커짐에 따라 같이 증가되며, ((Vdd-Vin)-Vtn)2에 비례한다. 여기서 Vin은 입력-출력 데이터 신호 라인 D11 또는 D12상의 전압 레벨이다.
DRAM장치가 통상의 억세스 동작 모드에 들어가면, 회로동작은 제2도에 관련하여기술된 것과 동일하므로 반복된 설명을 피하기 위해 통상의 억세스 동작 모드에 대한 설명을 기술하지 않기로 한다.
스태틱 칼럼 동자 모드에서 DRAM장치는 다음과 같이 동작한다. 스태틱 칼럼 동작 모드의 초기 단계에서, 리셋사이클이 실행되며, 비트 라인쌍 BLP1 내지 BLPn은 중간 전압 레벨 Vdd/2로 프리차지된다. 프리차지 신호 PCH가 활성 고전압 레벨 Vdd로 상승되므로, 입력-출려 데이터 신호 라인 D11 및 D12 또한 스위칭 트랜지스터 CH11 및 CH12의 충전 트랜지스터 CH13 및 CH15를 통해 프리챠지되어, 입력-출력 데이터 신호라인 D11 및 D12는 전원 레벨에 도달한다. 일례로 행 어드레스 디코더(43)가 워드 라인 WLj를 구동시킨다고 하면, 이것에 접속된 스위칭 트랜지스터 SW는 동시에 턴온되어 데이타 비트는 메모리 셀 Mm1 내지 Mmj로부터 관련 비트 라인쌍 BLP1 내지 BLPn의 비트 라인 BLa으로 판독 출력된다. 활성 신호 SEN은 활성 고레벨로 증가되고, n-채널형 전계 효과 트랜지스터 Qn13 및 P-채널형 전계 효과 트랜지스터 Qp13은 턴온되어 활성 라인 ACT11 및 ACT12를 전원 전압 레벨원 Vdd 및 접지 노드에 각각 결합시킨다. 스태틱 칼럼 동작 모드에서는, 열 어드레스 신호는 순차적으로 변화하여 열 어드레스 디코더 장치(46)는 순차적으로 열 선택 신호 YS11 내지 YS1n을 활성 고레벨이 되도록 시프트한다.
제5도에서는 활성 고레벨로 순차적으로 시프트되는 열 선택 신호 YS11,YS12,YS18 및 YS1n을 도시하며, 시간 t21과 시간 t22 사이에서 다중 선택(multiple selecting)이 발생한다. 비트 라인 BLP1 내지 BLPn의 데이터 비트의 대부분이 논리 ˝1˝레벨이면, 입력-출력 데이터 신호 라인 D12는 도면에서 B'로 표시된 바와 같이 전원 전압 레벨로 유지된다. 그리고, 다른 입력-출력 데이터 신호 라인 D11은 도면에서 B로 표시된 바와 같이 접지 전압 레벨쪽으로 낮아진다. 충전 트랜지스터 CH13은 입력-출력 데이터 신호라인 D11에 전류를 연속으로 공급하지만, 충전 트랜지스터 CH13의 전류 구동 능력은 너무 작아서 상술된 바와 같이 입력-출력 데이터 신호 라인 D11상의 전압 레벨을 유지할 수 없게 된다. 입력-출력 데이터 신호 라인이 n-채널형 전계 효과 트랜지스터 CH16의 임계 전압 Vtn에 의해 전원 전압 레벨 Vdd보다 낮은 소정의 전압 레벨 Vpd에 도달하면, 리미터 또는 n-채널 형 전계 효과 트랜지스터 CH16은 턴온되어 입력-출력 데이터 신호 라인 D11은 결코 소정의 전압 레벨 Vpd이하로 내려가지 않는다. 이와같이, 입력-출력 데이터 신호 라인 D11은 다중 선택인 경우 소정의 좁은전압 범위내에서 유지되며, 이러한 이유 때문에 데이터 비트의 어떠한 바람직하지 않은 파괴도 결코 발생하지 않는다. 또한, 입력-출력 데이터 신호 라인 D11은 소정의 전압 레벨 Vpd로부터 신속하게 회복될 수 있으며, 입력-출력 데이타 신호 라인 D11 및 D12를 통한 그 다음 데이타 전달에 대해 시간 지연이 유도되지 않는다. 리미터의 덕택으로, 전원 전압 레벨 Vdd가 약 5V이면, 최대 전압 강하는 2V정도이다. 그러나, 리미터없이는 최대 저압 강하는 4V정도로 크게 된다. 리미터는 데이타 비트 파괴와 입력-출력 데이터 신호 라인의 느린 회복을 방지하는 데에 확실히 효과적이다.
[제2실시예]
제6도를 참조해 보면, 본 발명을 실시하는 또 다른 DRAM장치가 도시되어 있다. 제6도에서 도시된 DRAM장치는 입력-출력 데이터 신호 라인 D11 및 D12에 결합된 프리차지회로(61)를 제외하고는 제1실시예와 동일한 회로 배열이므로, 프리차지 회로에 대해서만 이하에서 기술하고자 한다. 다른 회로 성분은 동일 참조 번호 및 기호로 표시되며 자세한 설명은 하지 않는다.
프리차지회로(61)는 P-채널형으로 구성된 스위칭 트랜지스터 CH11 및 CH12와 n-채널형으로 구성된 충전 트랜지스터 CH15와, P-채널형으로 구성된 평형 트랜지스터 EQ와 두 개의 n-채널형 전계 효과 트랜지스터 CH61 및 CH62로 구현된 리미터를 구비한다. 이와같이, n-채널형의 충전 트랜지스터 CH60 내지 CH62는 입력-출력 데이터 신호 라인 D11 및 D12를 충전시키며, 이러한 이유 때문에, 입력-출력 데이터 신호 라인 D11 및 D12는 제7도로부터 알 수 있는 바와 같이 전원 전압 레벨(Vdd-Vtn)을 초과하지 않는다. 다시 말해서 입력-출력 데이터 신호 라인 D11 및 D12는 리셋 사이클에서 입력-출력 데이터 신호 라인 D11 및 D12에 전류를 연속으로 공급한다. n-채널형 충전 트랜지스터 CH60 및 CH61 또는 CH62 의 전류 구동 능력은 ((Vdd-Vin)-Vtn)2에 비례하기 때문에, 입력-출력 데이터 신호 라인 D11 및 D12는 전압 레벨 (Vdd-Vtn)으로 신속하게 충전되며, n-채널형 충전 트랜지스터는 전압 레벨(Vdd-Vin)에 도달된 후에 사실상 턴오프된다. n-채널형 충전 트랜지스터 CH60,CH61또는 CH62의 전류 구동 능력은 1㎂만큼 작다. 이러한 상황에서, 만약 입력-출력 데이터 신호 라인 D11 및 D12중 하나가 강하되면, 나머지 다른 하나의 데이터 신호 라인에 결합된 n-채널형 충전 트랜지스터는 고 임피던스 상태를 유지하며, 나머지 n-채널 형충전 트랜지스터는 큰 전류 구동 능력으로 입력-출력 데이터 신호 라인 중 상기 강하된 데이터신호 라인을 구동시킨다. n-채널 형 충전 트랜지스터 CH61 및 CH62의 덕택으로, 입력-출력 데이터 신호 라인 D11 및 D12는 소정의 전압 레벨 이하로는 거의 내려가지 않는다.
비록 본 발명의 특정 실시예만을 도시 및 기술하였더라도, 본 기술분야에 숙련된 자에게는 본 발명의 사상 및 범부를 벗어나지 않고도 여러 가지의 변형 및 수정이 가능하다는 것은 주지의 사실이다.
Claims (5)
- 스태틱 칼럼 동작 모드를 갖는 다이나믹 랜덤 억세스 메모리 장치에 있어서, a) 행과 열로 배열되어 데이터 비트를 각각 저장하는 다수의 메모리 셀(M11 내지 Mmn)과 ; b) 상기 메모리 셀의 상기 열에 각각 결합되어 상기 메모리 셀로부터 판독 출력된 상기 데이터 비트를 전달하는 다수의 비트 라인(BLa/BLb)으로서, 비트 라인쌍(BLP1 내지 BLPn)을 형성하도록 두개의 비트 라인이 쌍으로 이루어진 상기 다수의 비트 라인(BLa/BLb)과; c)상기 메모리 셀의 상기 행에 각각 결합되어 상기 메모리 셀의 상기 행중 하나에 저장된 상기 데이터 비트들을 상기 비트 라인쌍으로 판독 출력되도록 하는 다수의 워드 라인(WL1 내지 WLm)으로서, 각 비트 라인쌍의 상기 비트 라인중 하나가 상기 메모리 셀로부터 판독 출력된 상기 데이터 비트를 전달하게 되는, 상기 다수의 워드 라인(WL1 내지 2Lm)과 ; d) 상기 비트 라인쌍에 관련하여 제공되는 다수의 감지 증폭기 회로(SA1 내지 SAn)로서, 이들 회로 각각은 상기 관련 비트 라인쌍의 상기 데이터 비트의 논리 레벨에 따라 상기 관련 비트 라인쌍의 비트 라인을 상기 제1레벨 전압원과 제2레벨 전압원에 선택적으로 결합시키며, 상기 제1레벨 전압원은 양(+)의 레벨 전원 전압을 공급하고 상기 제2레벨 전압원은 접지 레벨 전원 전압을 공급하게 되는, 상기 다수의 감지 증폭기 회로(SA1 내지 SAn)와; e) 출력 데이터 버퍼 회로(47)에 결합된 한쌍의 데이터 신호 라인(D11/D12)과 ; f) 상기 비트 라인쌍과 상기 데이터 신호 라인 사이에 결합되어, 상기 워드 라인중 한 워드 라인에 의해 데이터 비트가 상기 메모리 셀의 상기 행 중 한 행으로부터 상기 비트라인쌍으로 판독 출력된 다음에, 상기 스태틱 카럼 동작 모드에서 상기 데이터 비트를 상기 비트 라인쌍에서 상기 데이터 신호 라인으로 전송하는 열 선택기 장치(45); 및 g) 상기 제1레벨 전압원과 결합된 게이트 전극을 갖는 제1전계 효과 트랜지스터와 제2전계 효과 트랜지스터에 의해 구현되는 리미터(CH16/CH17,CH61/CH62)로서, 상기 제1레벨 전압원과 상기 데이터 신호 라인에 결합되어서 상기 스태틱 칼럼 동작 모드에서 상기 비트 라인쌍에서 선택된 하나 이상의 비트 라인쌍이 상기 열 선택기 장치에 의해서 상기 데이터 신호 라인에 동시에 결합할 때 상기 데이터 신호 라인의 전압 레벨이 과대하게 변하는 것을 방지하여 상기 비트 라인쌍의 데이타 비트들의 논리 레벨을 바꾸지 않게 하는상기 리미터(CH16/CH17,CH61/CH62)와, 상기 제1레벨 전압원으로부터 상기 데이타 신호 라인에 이르는 전류 경로들을 가지며, 상기 데이터 신호 라인에 결합된 프리차지 장치(49,61)를 구비하는 다이나믹 랜덤억세스 메모리 장치.
- 제1항에 있어서, 상기 리미터는 상기 제1레벨 전압원과 상기 데이터 신호 라인 사이의 전압 레벨의 차가 커짐에 따라 전류 구동 능력을 더 크게 하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치.
- 제2항에 있어서, 상기 전류 경로들은, 상기 제2레벨 전압원에 결합되어 있는 각각의 게이트를 가지며,상기 제1레벨 전압원과 상기 각각의 데이터 신호 라인 사이에 결합된 상기 제3,제4p-채널형 전계 효과 트랜지스터들을 통해 설정되며, 상기 프리차지 장티는, 상기 데이터 신호 라인들 사이에 결합되고 프리차지 신호를 공급받는 게이트 전극을 갖는 제5,제6p-채널형 전계 효과 트랜지스터와, 상기 제2레벨 전압원과 결합된 게이트 전극을 가지며 상기 제5,제6p-채널형 전계 효과 트랜지스터의 중간 노드를 상기 제1레벨 전압원과 상호 연결시키는 제7p-채널형 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치.
- 제3항에 있어서, 상기 프리자치 장치는 상기 프리차지 신호를 공급받는 게이트 전극을 가지며 상기 데이터 신호 라인들 사이에 결합된 p-채널형 균형 트랜지스터를 더 구비하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치.
- 제2항에 있어서, 상기 프리차지 장치는; 상기 데이터 신호 라인 사이에 결합되며, 프리자치 신호를 공급받는 게이트 전극을 가지는 제8,제9p-채널형 전계 효과 트랜지스터들과 ; 상기 제1레벨 전압원과 결합되는 게이트 전극을 가지며 상기 제1레벨 전압원과 상기 제8,제9p-채널형 전계 효과 트랜지스터들의 중간 노드를 연결시키는 제10N-채널형 전계 효과 트랜지스터와 ; 상기 프리차지 신호를 공급받는 게이트 전극을 가지며 상기 데이터 신호 라인 사이에 결합되는 제11p-채널형 전계 효과 트랜지스터, 및 상기 제10n-채널형 전계 효과 트랜지스터에서부터 상기 제8,제9p-채널형 전계 효과 트랜지스터를 통해 상기 데이터 신호 라인에 이르는 전류 경로를 구비하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050892A JPH03252988A (ja) | 1990-03-02 | 1990-03-02 | ダイナミック型半導体メモリ |
| JP50892 | 1990-03-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960001108B1 true KR960001108B1 (ko) | 1996-01-18 |
Family
ID=12871385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910003179A KR960001108B1 (ko) | 1990-03-02 | 1991-02-27 | 리미터를 구비한 다이나믹 랜덤 억세스 메모리 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5295099A (ko) |
| EP (1) | EP0444707B1 (ko) |
| JP (1) | JPH03252988A (ko) |
| KR (1) | KR960001108B1 (ko) |
| DE (1) | DE69112668T2 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| JP2870328B2 (ja) * | 1992-11-12 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3359209B2 (ja) * | 1995-11-29 | 2002-12-24 | シャープ株式会社 | 半導体記憶装置及びメモリアクセス方法 |
| JP4580784B2 (ja) * | 2005-03-09 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
| US7796446B2 (en) * | 2008-09-19 | 2010-09-14 | Qimonda Ag | Memory dies for flexible use and method for configuring memory dies |
| CN111912884B (zh) * | 2020-08-13 | 2023-09-08 | 南京智行信息科技有限公司 | 桥梁加固复合材料损伤识别系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592996B2 (ja) * | 1976-05-24 | 1984-01-21 | 株式会社日立製作所 | 半導体記憶回路 |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JP2609211B2 (ja) * | 1987-03-16 | 1997-05-14 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPS6423490A (en) * | 1987-07-17 | 1989-01-26 | Sony Corp | Memory |
| JP2644261B2 (ja) * | 1988-03-15 | 1997-08-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
-
1990
- 1990-03-02 JP JP2050892A patent/JPH03252988A/ja active Pending
-
1991
- 1991-02-27 KR KR1019910003179A patent/KR960001108B1/ko not_active IP Right Cessation
- 1991-03-01 EP EP91103133A patent/EP0444707B1/en not_active Expired - Lifetime
- 1991-03-01 DE DE69112668T patent/DE69112668T2/de not_active Expired - Fee Related
-
1992
- 1992-10-06 US US07/957,057 patent/US5295099A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5295099A (en) | 1994-03-15 |
| EP0444707A3 (ko) | 1994-03-30 |
| DE69112668D1 (de) | 1995-10-12 |
| EP0444707A2 (en) | 1991-09-04 |
| DE69112668T2 (de) | 1996-05-02 |
| JPH03252988A (ja) | 1991-11-12 |
| EP0444707B1 (en) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J2X1 | Appeal (before the patent court) |
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|
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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