KR0150013B1 - 반도체 메모리 디바이스 - Google Patents

반도체 메모리 디바이스

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KR0150013B1
KR0150013B1 KR1019930024597A KR930024597A KR0150013B1 KR 0150013 B1 KR0150013 B1 KR 0150013B1 KR 1019930024597 A KR1019930024597 A KR 1019930024597A KR 930024597 A KR930024597 A KR 930024597A KR 0150013 B1 KR0150013 B1 KR 0150013B1
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께이 스다
노부오 후루야
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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Abstract

반도체 메모리 디바이스는 워드 라인(15)과, 복수의 쌍의 상보형 데이타 라인(17,18)과, 상기 워드 라인과 상기 복수의 쌍의 상보형 데이타 라인의 각 교차점에 설치되어 있는 메모리 소자(MC11)와, 센스 증폭기 (SA)에 각각 연결되어 있고 한쌍의 전송 게이트 트랜지스터(7,8)를 통해 복수의 상보형 데이타 라인중 하나의 라인에 선택적으로 각각 연결된 복수의 쌍의 상보형 신호 라인(17s,18s)과, 복수의 쌍의 상보형 데이타 라인을 사전 충전하는 제1사전 충전수단(5,6)과, 복수의 쌍의 상보형 신호 라인을 사전 충전하는 제2사전 충전 수단(19,20)을 구비하고 있다. 상기 제2사전 충전 수단은 상기 복수의 쌍의 상보형 신호 라인을 제1전압(VD)까지 충전시키고, 상기 제1사전 충전 수단은 상기 복수의 쌍의 상보형 신호 라인을 상기 제1전압보다 전송 게이트 트랜지스터의 임계 전압(Vt)만큼 낮은 제2전압(VD-Vt)까지 충전시키며, 그리고 상기 전송 게이트 트랜지스터는 제1전압이 공급되는 게이트 전극을 가지고 있다. 상기 전송 게이트 트랜지스터는 N 채널형의 MOS트랜지스터이고, 상기 제1및 제2사전 충전 수단은 N및 P 채널 MOS 형 트랜지스터를 포함하고 있다.

Description

반도체 메모리 디바이스
제1도는 본 발명을 구현하는 메모리 디바이스의 블록도.
제2도는 본 발명의 실시예에 따른 제1도에 도시된 디바이스의 주요부의 회로 구성도.
제3도는 제2도에 도시된 회로의 데이타 판독 모드에서의 타이밍도.
제4도는 제3도에 도시된 회로의 데이타 기록 모드에서의 타이밍도.
제5도는 본 발명의 다른 실시예의 디바이스의 회로 구성도.
제6도는 종래의 반도체 메모리 회로의 예를 보인 도면.
제7도는 종래의 반도체 메모리 회로의 다른 예를 보인 도면.
* 도면의 주요부분에 대한 부호의 설명
101 : 메모리 셀 배열 102 : 워드 구동기
103 : 칼럼 선택기 105 : 데이타 기록 라인
106 : 기록 회로 107 : 비트 라인 사전 충전 회로
108 : 제어 회로
[발명의 배경]
본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히 적은 전력 소비로 고속 동작을 수행하는 스태틱형 랜덤 액세스 MOS메모리 디바이스(a random access MOS memory device of a static type)에 관한 것이다.
이 형태의 반도체 메모리 디바이스에서, 기본적인 중요한 문제로서 동작 속도 증가 및 전력 소비 감소가 요구된다. 하지만, 일반적으로 각각의 메모리 셀에 사용된 MOS트랜지스터, 즉 메모리 트랜지스터는 집적도를 위해 가능한 한 소형으로 형성되며, 따라서 각각의 메모리 트랜지스터의 부하 구동 용량이 매우 적어 데이타를 비트 라인 쌍을 통해 센스 증폭기측으로 고속으로 전송하기가 어려워진다.
특히, 상기 비트 라인 쌍의 각각의 비트 라인은 이들 라인에 접속된 다수의 메모리 셀로 인한 큰 표유 용량(stray capacitance)을 가지고 있으며, 따라서 메모리 소자의 데이타를 상기 비트 라인 쌍을 통해 센스 증폭기에 전송하는 동작은 액세스 동작에 걸리는 전체 시간의 대부분을 차지하는 매우 긴 시간을 필요로 한다. 또한, 각각의 메모리 트랜지스터는 매우 작으므로, 기억된 데이타에 관련된 메모리 소자의 노드 전압은 상기 비트라인 쌍의 전압에 민감하다. 그러므로, 높은 전류 소비를 야기하는 상기 기억된 데이타의 분산을 방지하기 위해 상기 액세스 동작에 앞서 상기 비트 라인 쌍을 일정한 전압까지 미리 충전하는 것이 필요하다.
제6도를 참조하면, 종래의 반도체 메모리 디바이스에서, 메모리 셀(MC11)은 입력 노드와 출력 노드가 서로 접속되어 있는CMOS형 인버터(1,2)와, 워드 라인 (15)에 접속된게이트 전극을 가지고 있는N채널 MOS전송 게이트 트랜지스터(3,4)를 포함하고 있다. 한 쌍의 라인(17,18)은 비트 라인 쌍으로서 제공되어 있다. 복수의 메모리 셀(MC11), 복수의 워드 라인(15), 및 복수의 비트 라인 쌍(17,18)이 제공되어 있지만, 설명을 간단히 하기 위해 이둘중 한 세트만이 제5도에 도시되어 있다. 즉, 위에서 설명한 메모리 셀(MC11)은 상기 워드 라인(15)과 상기 비트 라인 쌍(17,18)의 각각의 교차점에서 제공되어 잇다. 상기 비트 라인(17,18)은 사정 충전 제어라인(14)에 접속된 게이트 전극을 가지고 있는 N 채널형 MOS사전 충전 트랜지스터(5,6)를 통해 각각 전원 라인(VD)에 접속되어 있다. 상기 비트라인(17,18)은 또한 N채널 칼럼 선택 게이트 트랜지스터(7,8)를 통해 데이타 신호라인(17s,18s)에 선택적으로 각각 접속되며, 이들 각각의 트랜지스터의 게이트 전극은 칼럼 선택 신호 라인(23)에 접속되어 있다. 상기 데이타 라인(17s,18s)측으로 전송되는 메모리 데이타를 증폭하기 위해 센스 증폭기(SA)가 제공되어 있다. 이 센스 증폭기는, P 채널형 MOS 트랜지스터(11,12), 및 상기 데이타 라인(17s,18s)에 접속된 게이트 전극을 가지고 있고 상기 메모리 데이타를 증폭하는 N 채널형MOS 트랜지스터(9,10)에 의해 형성된 전류 미러 부하 회로와; 전류원으로서의 N채널형 MOS트랜지스터(13)로 구성되어 있다. 판독된 데이타는 상기 트랜지스터(10)의 드레인 노드인 노드(NOUT)로부터 출력된다. 상기 전류원 트랜지스터(13)는 상기 센스 증폭기(SA)를 선택적으로 활성화시키는 센스 증폭기 제어 라인(16)에 접속되어 있다. 상기 데이타 라인(17s,18s)은 또한 상기 사전 충전 제어라인(14)에 접속된 게이트 전극을 가지고 있는 사전 충전 트랜지스터(25,26)에 의해 사전 충전된다. 상기 데이타 라인 (17s,18s)은 또한 기록 게이트 트랜지스터(WGa,WGb)를 통해서 기록 신호 라인(WBa,WBb)에 각각 접속되어 있으며, 이들 트랜지스터의 게이트는 기록 제어 신호 라인(WSW)에 접속되어 있다.
이 회로에서, 비트 라인(17,18)과 데이타 라인(17s,18s)은 VD-Vt의 전압 레벨까지 예비적으로 사전 충전되며, 이때 전압 (VD,Vt)은 각각 제 1주기 동안에 상기 사전 충전 제어 라인(14)상의 사전 충전 신호(PC)에 따른 상기 디바이스의 전원 전압과 상기 N 채널 트랜지스터(5,6,25,26)의 임계 전압이다. 이때, 제2주기에서, 사전 충전 동작이 완료되고, 센스 증폭기 제어 라인(16)상의 제어 신호에 다라 상기 센스 증폭기(SA)가 활성화된다. 다음에, 상기 워드 라인(15)과 상기 칼럼 선택 라인(23)이, 상기 메모리 셀(MC11)을 상기 비트 라인(17,18)에 접속시키고 그리고 칼럼 선택 트랜지스터(7,8)를 통해 상기 데이타 라인(17s,18s)에 접속시키기 위해, 선택적으로 활성화 된다. 따라서, 상기 메모리 셀(MC11)에 기억된 데이타에 응답하여 상기 노드(21,22)들 사이에 전압차가 나타난다. 상기 데이타는 상기 센스 증폭기(SA)에 의해 증폭된 후, 상기 출력 노드(NOUT)로부터 출력된다. 이 판독 동작에서, 제어라인(WSW)상의 기록 제어 신호는 데이타 라인(17s,18s)을 기록 신호 라인 (WBa,WBb)로부터 분리시키기 위해 로우 레벨 상태이다.
한편, 기록 동작에서는, 상기 기록 제어 신호 라인(WSW)이 하이 ㄹ레벨로 변하며, 이에 따라 상기 데이타 라인(17s,18s)은 제 2주기에서 상기 기록 신호 라인(WBa,WBb)에 각각 접속된다. 결과적으로 상기 비트 라인 (17,18)중 어느 하나의 비트 라인의 전압 레벨이 기록 데이타에 따라 접지 전압(VS)으로 감소되며, 따라서 상기 기록 데이타가 상기 메모리 셀(MC11)에 기록된다.
제7도에는 종래의 메모리 디바이스의 다른 예가 도시되어 있으며, 여기서 제6도의 구성 부분과 동일한 구성 부분은 동일한 참조 부호로 표시되어 있다. 이 디바이스는 비트 라인(17,18)과 데이타 라인(17s,18s)을 전원 전압(VD)까지 사전 충전 시키기 위해 P 채널 트랜지스터(5P,6P,25P,26P)를 사전 충전 수단으로서 이용하고 있다. 이 디바이스는 또한 N 채널 게이트 트랜지스터(7,8)외에 P 채널 게이트 트랜지스터(7P,8P)를 포함하고 있다. 이 디바이스의 판독 및 기록 동작은 사전 충전 전압과 센스 증폭기(SA)의 입력 전압을 제외하고는 제6도의 디바이스와 거의 동일하다. 즉 이 디바이스에서, 비트라인(17,18)과 데이타 라인(17s,18s)은 전원 전압(VD)까지 사전 충전되며, 따라서 상기 센스 증폭기(SA)의 입력 전압들은 전압(VD)과 저 전압으로 된다. 따라서, 상기 증폭기(SA)는 노드(21,22)의 입력 전압들이 VD-Vt와 저 전압인 제6도의 경우보다 훨씬 더 효율적으로 동작 할 수 있다.
제6도의 디바이스에서, N 채널형 MOS 트랜지스터들만이 비트 및 데이타 라인들을 사전 충전하는 사전 충전 트랜지스터로서 사용되므로 각각의 라인의 사전 충전 레벨은 VD-Vt가 되고, 따라서 센스 증폭기(SA)의 입력 노드(21,22)들간의 전압차는 비교적 낮게 되어 센스 증폭기가 전압 차를 고속으로 감지하는 것이 어려워진다. 특히, 상기 메모리 디바이스에 3V정도의 전원 전압이 공급된 경우에는, 상기 N 채널 트랜지스터들의 임계 전압이 통상적으로 약 1.5V 이므로 상기 센스 증폭기의 입력 전압 레벨의 범위는 1.5V 이하로 감소된다. 이 전압 범위는 상보형 데이타 라인들상의 전위 차를 검출하는 센스 증폭기의 감지 능력을 현저히 감소시키며, 따라서 상기 반도체 메모리 회로의 액세스 시간이 증가된다. 또한 상기 메모리 디바이스를 2.5V 정도의 저전력 공급 전압하에서 동작시키고자 할 때에는 센슨 증폭기가 상기 입력 전압 차를 검출하는 것은 불가능하다.
한편, 제7도의 디바이스에서는 P 채널 MOS 트랜지스터들이 비트 및 데이타 라인들 각각을 전원 전압(VD)까지 사전 충전하는 사전 충전 트랜지스터로서 이용되므로, 제6도의 디바이스에서의 센스 증폭기의 감지 능력에 대한 상기 문제점은 발생하지 않을 것이다. 하지만, 판독/기록 동작이 행해질 때마다 상보적인 데이타 라인들중 어느 하나가 사전 충전 레벨 VD(전원레벨)에서 VS(접지 레벨)로 되므로 디바이스의 전력 소비를 크게 한다. 더욱 상세히 설명하면, 사전 충전 동작중의 전력 소비의 거의 대부분은 비트 라인(17,18)및 데이타 라인(17s,18s)에 공급된 자체 충전량이며, 이 자체 충전량은 비트 라인(17,18)과 데이타 라인(17s,18s)의 표유 용량으로 이루어진 전체 커패시턴스와 사전 충전 전압 레벨에 달려 있다. 따라서, P채널형 MOS 트랜지스터들을 사전 충전 수단으로 이용하여 사전 충전 레벨을 3V로 설정시키는 제7도의 회로와 N 채널형 MOS 트랜지스터들을 사전 충전 수단으로 이용하여 사전 충전 레벨을1.5V로 설정시키는 제6도의 회로를 비교해 보면, 제7도의 메모리 디바이스는 제6도의 디바이스보다 약 2배 정도의 사전 충전 전력을 소비한다.
또한, 제7도의 디바이스에서, 상기 사전 충전 전압이 상기 전원 전압만큼 높기 때문에 상보 데이터 라인(17,18)중 하나의 데이터 라인으로부터 일정량의 전하가 메모리 소자(MC11)내의 메모리 노드 안으로 흐르게 되어, 상기 로우 레벨 노드의 전압이 약간 상승되고 판독 동작에서 상기 메모리 데이터의 재기록 또는 파괴가 일어날 수도 있다. 더 자세히 말하면, 로우 페벨 노드에서의 이와같은 전압 상승은 상보 데이터 라인의 사전 충전 전압과, 전송 트랜지스터(3,4)와 인버터(1,2)에서 사용되는 N채널 트랜지스터의 온 저항(ON resistance)비의 곱으로서 사실상 결정된다. 그러므로, 비트 라인이 더 높게 사전 충전될수록 상기 로우 레벨 노드의 전압이 더 높아져서, 상기 메모리 데이터를 보유하기가 어려워지고 상기 디바이스의 마진을 작게 유지하는 것이 어려워진다.
전력 소비를 줄이기 위해서, 일본 특허 공개 공보 Hei2-56799에 개시된 회로 구성에서, 제6도의 메모리 소자(MC11)에 있는 트랜지스터(3,4)에 대응하는 MOS 트랜지스터와, 제6도의 비트 라인(17,18)의 사전 충전용 트랜지스터(5,6)에 대응하는 MOS 트랜지스터는 P 채널형 MOS 트랜지스터로 교체되고, 사전 충전용 전압원은 접지 레벨에 세트된다. 이 디바이스에 있어서, 라인(16,18)에 대응하는 비트 라인의 사전 충전 레벨은 전압 Vt이며, 따라서 센스 증폭기의 입력 전압은 전압 Vt및 더 높은 전압이 된다. 그러므로, 센스 증폭기 자체는 입력 전압이 VD-Vt이고 더 낮은 전압인 제6도의 경우보다 더 효율적으로 작동할 수 있고, 더우기 이 디바이스의 전력 소비는 낮은 사전 충전 레벨로 인하여 작아진다. 하지만, 반도체 메로리내 메모리 셀의 구동 용량은 전술한 바와 같이 매우 낮고, 상기 사전 충전 전압보다 더 높은 상기 데이터 라인상의 전압으로 상승시키기 어려우므로 이 디바이스의 고속 동작은 실현될 수 없다.
전력 소비를 줄이기 위한 다른 개선책이 일본 특허 공개 공보 Hei 2-44598에 공개되어 있다. 여기에 공개된 메모리 디바이스에서, 비트 라인은 전원 전압까지 사전 충전되고, 그리고 센스 증폭기의 출력 신호는 센스 증폭 동작의 완료를 검출하여 상기 센스 증폭기의 출력을 일시적으로 래치시키고 상기 센스 증포기의 활성화를 정지시키기 위해 감시된다. 이때, 워드 라인이 비활성화되고 상보형 비트라인 쌍이 사전 충전된다. 이 디바이스에 있어서는, 판독 동작중에 비트 라인에서 메모리 셀을 거쳐 접지 라인으로 흐르는 전류가 감소되고, 아울러 감지 완료 후에도 센스 증폭기에 흐르는 상기 전류가 단절된다. 그러므로, 판독 동작중에 사전 충전 회로의 전류 소비를 감소시킬 수 있다. 하지만 상기 디바이스에서 상기 비트라인이 전원 전압으로 사전 충전되기 때문에, 비트 라인의 전압은 여전히 전원 전압과 접지 전압 사이에서 변하게 된다. 따라서, 전력 소비의 감소는 제한적이다.
[발명의 개요]
따라서, 본 발명의 목적은 추가로 감소된 전력 소비로 고속 동작할 수 있는 반도체 메모리 디바이스를 제공하는데 있다.
본 발명의 다른 목적은 전원 전압이 저하되더라도 적은 전력 소비로 고속 동작하는 메모리 디바이스를 제공하는데 있다.
본 발명에 따른 반도체 메모리 디바이스는 복수의 워드 라인, 복수의 쌍의 비트 라인, 상기 워드 라인과 상기 복수의 쌍의 비트 라인의 교차점중 하나의 교차점에 각각 배열되어 있는 복수의 메모리 소자, 센스 증폭기에 각각 연결되어 있고 한 쌍의 전송 게이트 트랜지스터를 통해 상기 복수의 쌍의 상보형 데이타 라인중 하나의 데이타 라인에 선택적으로 접속되어 있는 한 쌍의 데이타 라인, 상기 복수으 쌍의 비트 라인을 충전하는 제 1사전 충전 회로, 및 상기 쌍의 데이타 라인을 충전하는 제2사전 충전회로를 포함하고 있고, 이때 상기 제 2사전 충전 회로는 상기쌍의 데이타 라인을 제1전압까지 충전하고 상기 제1사전 충전 회로는 상기 복수의 쌍의 비트 라인을 상기 제1전압보다 작은 제2전압까지 충전한다.
바람직하게, 상기 제2전압은 상기 전송 게이트 트랜지스터의 임계 전압 만큼 상기 제 1전압보다 작다. 상기 전송 게이트 트랜지스터는 선택시에 상기 제1전압이 공급되는 게이트 전극을 가지고 있다. 바람직하게, 각각의 전송 게이트 트랜지스터는 N 채널형이고, 상기 제1및 제2사전 충전 수단은 각각 N 채널 및 P 채널 MOS형 트랜지스터를 구비하고 있다.
[바람직한 실시예의 상세한 설명]
제1도를 참조하면, 본 발명에 따른 메모리 디바이스는 메모리 셀 배열(array) (101), 워드 구동기(102), 칼럼 선택기(103), 비트 라인 사전 충전 회로 (107), 및 센스 증폭부(104a)와 센스 증폭기 사전 충전 회로(104a)를 구비하고 있는 센스 회로 (104)를 가지고 있다. 상기 디바이스는, 또한 기록 데이타 버스 라인영역(105), 기록 회로(106), 및 한 세트의 어드레스 신호(Add)와 제어 신호(도시되지 않음)가 공급받아, 사전 충전 제어 신호(PC)를 상기 비트 라인 사전 충전 회로(107)에, 센스 제어 신호(SC)를 상기 센스 회로(104)에, 상기 구동 제어 신호(Ax)를 상기 워드 구동기(102)에, 그리고 선택 제어 신호(YS)를 칼럼 선택기(103)에 각각 출력하는 제어 회로(108)를 구비하고 있다.
제2도는 본 실시예의 메모리 디바이스의 일부를 나타낸 회로도이며, 여기서 제5도의 부분과 동일한 부분은 추가 설명을 생략하기 위해 참조 부호화 동일한 기호에 의해 표시되어 있다. 이 실시예에 따라, P 채널 MOS형 사전 충전 트랜지스터(19,20) 는 데이타 라인(17s,18s) 및 센스 증폭기(SA)의 입력 노드(21,22)를 대략 3V인 전원 전압(VD)까지 사전 충전하기 위해 제공되어 있으며, 반면에 사전 충전 트랜지스터(5,6)는 상보형 비트 라인(17,18)을 전압(VD-Vt)까지 사전 충전하기 위해 N 채널 MOS 형 트랜지스터에 의해 형성되어 있고, 여기서 전압(Vt)은 각각의 N채널 트랜지스터의 임계 전압으로서 대략 1.5V이다. 상기 메모리 셀(MC 11)의 트랜지스터(3,4), 칼럼 선택 트랜지스터(7,8), 센스 증폭기(SA)의 트랜지스터(9,10,13)및 기록 게이트 트랜지스터(WGa,WGb)도 N채널 트랜지스터를 사용하여 형성되어 있다.
이 디바이스의 판독 동작을 제3도를 참조로 하여 설명한다. 한 세트의 어드레스 신호(Add)가 상기 메모리 셀(MC11)을 지정한다. 상기 사전 충전 라인(14)상의 사전 충전 제어 신호(PC)는 예비적으로 하이 레벨이고 상기 비트 라인(17,18)은 상기 트랜지스터(5,6)에 의해 VD-Vt까지 사전 충전된다. 상기 제어 라인(16)상의 센스 제어 신호(SC)는 이때 로우 레벨로 되고, 따라서 상기 상보형 신호 라인(17s,18s)과 상기 센스 증폭기(SA)의 입력 노드(21,22)는 상기 트랜지스터(19,20)에 의해 전원 전압(VD)까지 사전 충전된다. 다음에, 판독 동작을 시작할 때에 상기 사전 충전 제어 신호(PC)는 상기 비트 라인(17,18)상의 사전 충전 동작을 정지 시키기 위해 로우 레벨로 된다. 동시에, 상기 제어 신호(SC)는 하이 레벨로 되며, 이에 따라 상기 신호 라인(17s,18s)과 노드 (21,22)에 대한 사전 충전 동작도 완료 된다. 또한, 상기 제어 라인(23)상의 칼럼 선택 신호(YS)는 상기 어드레스 신호 (Add)에 따라 하이 레벨로 활성화 된다. 이에 따라, 상기 트랜지스터(7,8)가 턴온 되어 상기 비트 라인 쌍(17,18)을 상기 데이타 라인(17s,18s)에 각각 접속된다. 이 상태에서는, 상기 비트 라인(17,18)의 사전 충전 레벨과 상기 데이타 라인 (17s,18s)의 사전 충전 레벨은 서로 상이한데, 즉,비트 라인의 사전 충전 레벨은 VD-Vt이고 데이타 라인의 사전 충전 레벨은 VD이다. 하지만, 상기 트랜지스터 (7,8)는 N 채널형이고 게이트에 전원 전압(VD)인 제어 신호 (SC)의 하이 레벨 전압이 공급 되기 때문에, 상기 데이타 라인(17s,18s)으로부터 상기 비트 라인(17,18)으로의 전하 이동은 발생되지 않으며, 따라서 각각의 사전 충전 레벨은 유지된다.
다음에, 상기 워드 라인(15)이 활성화되고 상기 어드레스 신호(Add)에 따라 하이 레벨의 전압이 인가되며, 따라서 메모리 셀(MC11)은 상기 트랜지스터(3,4)를 통해 상기 비트 라인(17,18)에 접속된다. 이하의 설명은 상기 트랜지스터(3)에 접속된 상기 노드(N1)가 로우 레벨 전압(VS)상태, 그리고 상기 트랜지스터(4)에 접속된 노드 (N2)는 하이 레벨 전압(VD)상태가 될 수 있도록 상기 메모리 셀(MC11)이 데이타 0를저장하고 있는 조건하에서 행해진다. 이 경우에, 전송 게이트 트랜지스터(4)에 일측단, 즉 노드(N2)는 VD레벨 상태이고, 그 타측단, 즉 데이타 라인(18)은 VD-Vt레벨 상태이다. 따라서, 상기 노드(N2)로부터 상기 데이타 라인(18)측으로의 전하 이동은 발생되지 않게 되는데, 그 이유는 상기 트랜지스터(4)의 게이트 전압이 VD레벨 상태이고 상기 트랜지스터(4)는 상기 임계 전압(Vt)을 가지고 있기 때문이다. 이와 같이 상기 비트 라인(18)의 사전 충전 전압(VD-Vt) 이 유지되고, 그리고 상기 데이타 라인(18S) (센스 증폭기(SA)의 입력 노드(22))의 사전 충전 레벨도 또한 유지된다.
이와 대조적으로, 상기 메모리 셀(MC11)내의 노드(N1)는 상기 접지 전압(VS)의 레벨 상태이므로, 상기 전송 트랜지스터(3)와 인버터(2)의 N채널 트랜지스터(2TN)를 통해 비트 라인(17)으로부터 접지 라인으로 전류가 흐르게 되는데, 즉 상기 메모리 셀(MC11)은 트랜지스터(7)를 통해 데이타 라인(17S)뿐만 아니라 비트 라인(17)을 방전시키기 시작한다. 하지만, 이때 상기 데이타 리인(17S)은 상기 VD레벨까지 사전 충전되며 비트 라인(17)의 사전 충전 전압 VD-Vt은 데이타 라인(17S)(센스 증폭기(SA)의 입력 노드(21)의 단부)의 전압이 전압 레벨(VD-Vt)와 동일해질 때까지 사전 충전 전압(VD-Vt)로 유지된다. 환언하면, 워드 라인(15)의 워드 신호(WL)가 상승하기 시작하고 메모리 셀(MC11)내의 인버터(2)가 데이타 라인(17)상에 전하를 유도하게 될 때, 데이타 라인(17S)상의 전하가 트랜지스터(7)를 거쳐 비트 라인(17)을 재충전(replenish)시킴으로써 단지 신호 라인(17S)과 노드(21)의 전압만이 감소하게 된다. 데이타 라인(17)의 전압은 실질적으로 사전 충전 전압으로부터 변하지 않는다. 이후부터는 이 주기를 제1판독 주기하며 제3도에 T1으로 도시되어 있다.
상기 기간(T1)동안에 단위 시간당 데이타 라인(17S)(노드(21)상에서 생긴 전압 변동(dV/dT)은 데이타 라인(17S)의 표유 용량(Csb)과 트랜지스터(3,2TN)를 통해 흐르는 온 전류(ON Current)(In)로 표시되는 메모리 셀(MC11)의 구동 능력에 의해 결정된다. 즉, 전압 변동(dV/dt)은 다음과 같다 :
dV/dt = In/Csb
상기 신호 라인 (17S) 센스 증폭기(SA)의 입력 노드(21))의 전압이 다운되어 상기 데이타 라인(17)의 전압과 동일해질 때에, 즉 상기 주기(T1)의 끝에서, 상기 트랜지스터(2TN)는 상기 비트 라인(17)과 상기 데이타 라인(17S)을 모두 방전시키기 시작한다. 이로 인해 제2판독 주기(T2)는 제3도에 도시된 상기 시점에서부터 시작한다. 따라서, 상기 제 2판독 주기 동안에, 상기 신호 라인(17S),(센스 증폭기(SA)의 입력 노드(21)의 단위 시간당 전압 변동(dV/dt)은 하기와 같이 주어진다.:
dV/dt = In/(Cb+Csb)
여기서 Cb는 비트라인(17)의 표유 용량을 나타낸다.
따라서, 상기 센스 증폭기(SA)의 입력 노드의 전압 레벨은 제3도에 도시한 바와 같이 상기 주기(T1)동안에는 기울기(In/Csb)를 가지고 전압(VD) 에서부터 감소되며 상기 주기(T2)동안에는 기울기 (In/(Cb＋Csb))를 가지고 감소되는 반면에, 테이타 라인(17)의 전압 레벨은 상기 주기(T1)동안에는 변하지 않고 상기 주기 (T1) 이후에, 즉 상기 주기(T2)동안에만 기울기 (In/(Cb＋Csb))로 사전 충전 전압 (VD-Vt)에서부터 감소하게 된다.
한편, 센스 증폭기(SA)의 경우에는, 센스 증폭기(SA)가 입력 전압 차를 감지하여 증폭할 수 있도록 하기 위해 그 입력 노드(21,22)들 사이에 약 0.5내지 1V이상의 전압 차를 인가할 필요가 있다. 센스 증폭기(SA)의 입력 노드(21)의 전압은 상기 제1판독 주기(T1)의 끝에서 전압(VD-Vt)으로 떨어지게 되어 센스 증폭기(SA)의 입력 전압차가 전압 Vt의 크기가 되도록 한다. 그러므로, 센스 증폭기(SA)는 입력 전위차를 감지하여 판독 데이타 OUT 를 출력 노드 NOUT로부터 상기 주기 T1의 끝부분에 가까운 시간에 또는 적어도 상기 주기 T1직후에 출력하기만 하면 충분하다. 이론상으로 전압차(Vsen)가 상기 전압(Vt)보다 작고 전압 변동(dV/dt)이 상기 판독 주기(T1)동안 일정하다고 하면, 센스 증폭기(SA)가 판독 데이타를 감지 하는데 필요한 시간(Tsen)은 다음과 같다 :
Tsen = Vsen/(dV/dt) = (Vsen*Csb)/In
이 디바이스에 있어서, 메모리 셀(MC11)에 저장된 데이타는 단지 데이타 라인(17S)(센스 증폭기(SA)의 입력 노드(21)의 전압만을 반영하므로, 데이타 전달 속도는 그 길이 및 그에 연결된 많은 수의 메모리 셀(MC11) 때문에 매우 큰 비트라인(17)의 커패시턴스(Cb)에는 실질상 독립적임은 분명하다. 데이타 라인(17S)의 커패시턴스(Csb)는 작은 크기로 인해 매우 작기 때문에 판독 동작은 상당히 고속으로 이루어진다. 한편, 데이타가 데이타 라인(17)의 전압 감소로서 전달되는 경우에는(Vsen*(Csb＋Cb))/In만큼의 판독 동작 시간이 필요하다. 즉, 상기 메모리 디바이스에 따른 판독 동작의 동작 속도는 종래의 것에 비해 수십배 또는 수백배 높다.
또한, 센스 증폭기(SA)의 입력 노드(21,22)의 사전 충전 레벨이 전원 전압(VD)이기 때문에, 2.5또는 2V 와 같은 낮은 전원 전압이 제공되는 조건 하에서도 센스 증폭기(SA)의 감지 능력의 저하는 없게 된다. 더우기, 비트 라인(17,18)의 사전 충전 레벨이 전압(VD-Vt)이기 때문에, 사전 충전 동작의 전원 소비는 줄어질 수 있으며, 로우 레벨 전압을 메모리 데이타로서 기억하는 메모리 셀(MC11)의 보유 능력이 저하되지 않게 된다. 즉, 메모리 셀(MC11)의 보유 마진이 높게 증가된다.
이하에서는 기록 동작에 대해 제4도를 참조하여 설명한다. 사전 충전 라인(14)상의 사전 충전 제어 신호(PC)는 예비적으로 하이 레벨로 되며, 비트 라인(17,18)은 전압 (VD-Vt) 로 사전 충전된다. 감지 제어 신호(SC)는 로우 레벨에 있으며, 센스 증폭기(SA)의 입력 노드(21,22) 및 데이타 라인(17s,18s)은 전원 전압(VD)으로 사전 충전된다. 이때, 신호(PC,SC)는 로우 레벨과 하이 레벨로 각각 변화되어, 각각의 라인(17,18,17s,18s)의 사전 충전 동작을 종료시킨다. 이때, 상기 라인(23)상의 칼럼 선택 신호(YS)는 하이 레벨로 활성화 되고, 상기 비트 라인(17,18)과 상기 데이타 라인(17s,18s)은 각각 서로 접속된다. 이 상태에서, 판독 동작과 마찬가지로, 각각 VD-Vt와 VD인 상보 데이타 라인(17,18)과 신호 라인(17s,18s)의 사전 충전 레벨은 상기 트랜지스터(7,8)로 인해 유지된다. 이때, 상기 워드 라인(15)은 활성화되고, 이에 따라 상기 메모리 셀(MC11)이 상기 비트 라인(17,18)에 접속된다. 동시에 상기 기록 제어 신호 라인(WSW)은 하이 레벨로 활성화되며, 따라서 기록될 데이타를 나타내는 실제 및 상보 기록 데이타 신호는 기록 데이타 라인(SBz,WBb)과 기록 제어 게이트 트랜지스터(WGa,WGb)를 통해 데이타 라인((17s,18s)측으로 전송된다. 이와 같이, 상기 데이타 라인(17s,18s)중 하나의 데이타 라인과 상기 비트 라인(17,18)중 하나의 비트 라인이 상기 접지 전압(VS)까지 방전되는 반면에, 다른 데이타 라인과 다른 비트 라인(17)은 상기 사전 충전 전압 레벨(VD,VD-Vt) 로 각각 유지된다. 이와같이 원하는 데이타가 상기 셀(MC11)에 기록된다.
앞서 언급된 바와 같이, 상기 신호 라인(17S)은 매우 작은 커패시턴스(Csb)를 가지고 있으며, 따라서 상기 신호 라인(17S)을 사전 충전 및 방전함에 있어서의 전력 소비는 매우 작다. 또한, 상기 데이타 라인(17)은 단지 전력 소비를 적은 양 이내로 제한하기에 충분한 전압(VD-Vt) 까지 사전 충전된다. 즉, 앞서 언급한 바와 같이, 상기 전원 전압(VD)이 3V이고 상기 임계 전압(Vt)이 1.5V일 때, 이 실시예에 따른 전력 소비는 단지 상기 데이타 라인(17,18)이 상기 전압(VD) 까지 사전 충전되는 경우의1/2이다.
제5도로 참조하면, 제2도의 부분과 동일한 부분에는 동일한 기호가 부여되어 있는 본 발명의 다른 실시예의 메모리 디바이스는 메모리 디바이스가 단일 쌍의 데이타 라인(17s,18s)과 접속된 상보형 데이타 라인 쌍(17,18)의 복수의 칼럼과, 센스 증폭기(SA)를 가지고 있는 경우와 대응된다. 제5도에는 데이타 라인(17,18)의 두 칼럼이 제공되어 있는 회로 구성이 도시되어 있다. 트랜지스터(7,8)와 트랜지스터(17,18)는 라인(23,24)상의 칼럼 선택 신호에 의해 선택적으로 활성화되며, 따라서, 상보형 데이타 라인 쌍의 원하는 칼럼이 어드레스 신호(Add)에 따라 선택된다. 이 디바이스에 있어서, 각각의 상보형 데이타 라인 쌍(17,18)은 N채녈 MOS 트랜지스터(5,6)에 의해 전압(VD-Vt) 까지 사전 충전되며, 그리고 신호 라인 (17s,18s)과 상기 센스 증폭기(SA)의 입력 노드(21,22)는 P 채널 MOS 트랜지스터(11,12)에 의해 전압(VD) 까지 사전 충전된다. 이 디바이스는 또한, 낮은 전원 전압의 조건하에서도 고속의 동작을 달성하고, 낮은 전력 소비와 큰 보유 마진을 가지고 있다.
두 칼럼의 경우에 대해 제5도에서 설명되어 있지만, 본 발명은 위에서 설명된 바와 같이 다수의 칼럼의 경우에도 적용 가능하며, 또한 하나의 포트를 가지고 있는 메모리 디바이스에 대해서 설명되었지만, 본 발명은 복수의 입력/출력 포트를 가지고 있는 메모리 디바이스의 각각의 포트에도 적용할 수 있다.
또한, 본 발명에 다른 디바이스의 회로 구성은 전력 소비를 보다 효율적으로 줄이기 위해 상기 센스 증폭기(SA)가 비활성화되고 상기 데이타 라인(17,18)과 신호 라인(17s,18s)이 제1판독 주기(T1) 직후에 사전 충전되는 방법으로 개선될 수 있다.

Claims (10)

  1. 복수의 워드 라인과, 복수의 쌍의 비트 라인과, 상기 워드 라인과 상기 복수의 쌍의 비트 라인의 교차점중 하나의 교차점에 각각 설치되어 있는 복수의 메모리 셀과, 한 쌍의 데이타 라인과, 상기 쌍의 데이타 라인에 접속되어 있는 센스 증폭기와, 상기 쌍의 데이타 라인과 상기 복수의 비트 라인중 해당하는 비트 라인사이에 각각 접속되어 있는 복수의 쌍의 전송 게이트 트랜지스터와, 상기 복수의 쌍의 비트 라인을 제1전압까지 사전 충전하는 제1사전 충전 수단과, 상기 쌍의 데이타 라인을 상기 제1전압보다 절대값이 큰 제2전압까지 사전 충전하는 제2사전 충전 수단을 구비하고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 제2전압은 상기 제1전압보다 상기 전송 게이트 트랜지스터의 임계 전압만큼 높고, 상기 전송 게이트트랜지스터는 선택시에 상기 제2전압이 공급되는 게이트 전극을 가지고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 각각의 상기 전송 게이트 트랜지스터는 제1전도형이고, 상기 제1사전 충전 수단은 상기 제1전도형의 제1 MOS 트랜지스터를 포함하고 있으며, 상기 제2사전 충전 수단은 제2전도형의 제2 MOS 트랜지스터를 포함하고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제3항에 있어서, 상기 제1전도형은 N 채널형이고, 상기 제2전도형은 P 채널형인 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제3항에 있어서, 각각의 상기 메모리 셀은 상기쌍의 비트 라인에 각각 접속되어 있는 상기 제1전도형의 한 쌍의 셀 게이트 트랜지스터를 포함하고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제2항에 있어서, 상기 센스 증폭기는 상기 쌍의 데이타 라인에 각각 접속되어 있는 게이트 전극을 가지고 있는 한 쌍의 입력 트랜지스터를 포함하고 있고, 그리고 상기 제1전도형을 가지고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 적어도 하나의 비트 라인과, 상기 비트 라인에 메모리 셀중 셀을 접속하는 수단과, 데이타 라인과,상기 데이타 라인에 접속된 센스 증폭기와, 상기 비트 라인을 상기 데이타 라인에 동작가능하게 접속하는 전송 게이트 수단과, 상기 비트 라인을 제1전압까지 사전 충전하는 제1사전 충전 수단과, 상기 데이타 라인을 상기 제1전압보다 높은 제2전압까지 사전 충전하는 제2사전 충전 수단을 구비하고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제7항에 있어서, 상기 전송 게이트 수단은 제1MOS 트랜지스터를 포함하고 있고, 상기 제1 및 제2사전 충전 수단은 제2 및 제3 MOS 트랜지스터를 각각 포함하고 있으며, 각각의 상기 제1 및 제2 MOS 트랜지스터는 제1 채널형이고, 상기 제3MOS 트랜지스터는 제2채널형인 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 복수의 워드 라인과: 복수의 쌍의 비트 라인과; 상기 워드 라인과 상기 복수의 쌍의 비트 라인의 교차점중 해당하는 하나의 교차점에 각각 설치되어 있는 복수의 메모리 셀과; 한 쌍의 데이타 라인과; 상기 쌍의 데이타 라인과 상기 복수의 쌍의 비트 라인중 해당하는 비트 라인 사이에 각각 삽입되어 있는 복수의 쌍의 하나의 채널형의 제1 MOS 트랜지스터와; 전원 라인과 상기 쌍의 비트 라인중 해당하는 비트 라인사이에 각각 삽입되어 있는 복수의 쌍의 상기 하나의 채널형의 제2MOS 트랜지스터와; 상기 전원 라인과 상기 쌍의 데이타 라인사이에 삽입되어 있는 한 쌍의 반대 채널형의 제3 MOS 트랜지스터와; 상기 쌍의 데이타 라인에 접속되어 있는 센스 증폭기와; 각각의 상기 쌍의 비트 라인을 제1사전 충전 레벨까지 사전 충전하고 상기 쌍의 데이타 라인을 상기 제1사전 충전 레벨보다 높은 제2사전 충전 레벨까지 충전 하기 위해, 사전 충전 동안에 각각의 상기 제2 및 제3 MOS 트랜지스터를 도통 상태로 만들고, 각각의 상기 제1 MOS 트랜지스터를 비도통 상태로 만들기 위한, 그리고 상기 쌍의 비트 라인중 하나의 비트 라인을 상기 쌍의 데이타 라인에 전기적으로 접속하기 위해 데이타 판독 동안에 각각의 상기 제2및 제3 MOS 트랜지스터를 비도통 상태로 만들고 상기 쌍의 제1MOS 트랜지스터중 선택된 트랜지스터를 도통 상태로 만들기 위한 회로 수단을 구비하고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 제9항에 있어서, 상기 하나의 채널형은 N 채널형이고 상기 반대 채널형은 P 채널형인 것을 특징으로 하는 메모리 디바이스.
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