JP4844619B2 - 半導体メモリ装置 - Google Patents
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Description
また、第2の電圧印加回路は、第1の電圧印加回路が第2ノードに印加する電圧に応じて第1ノードに電圧を印加するため、NMOSトランジスタとPMOSトランジスタとで保持マージンを考慮したオフリーク電流の低減制御が同時に可能となる。第2の電圧印加回路は、第1PMOSトランジスタのバックゲートおよび第2PMOSトランジスタのバックゲートに印加する電圧よりも低い電圧を第1ノードに印加するため、第1、第2PMOSトランジスタのオフリーク電流による低消費電力時の消費電流を抑制することができる。
以下、本発明を、SRAMセルを用いた半導体メモリ装置に適用した第1の実施形態について図1ないし図2を参照しながら説明する。
図1は、フルCMOS型のSRAMとソース電位を調整する調整回路の電気的構成を回路図によって示している。尚、この半導体メモリ装置は、車両内に搭載され所定電圧(例えば5V)の外部電源が供給されることによって動作するシステム内に構成されている装置を示している。
上述したメモリセルMの構成を適用したときには、システムの低消費電力モード時やメモリセルMの非アクセス時であっても、メモリセルM内にはリーク電流が流れる。特にプロセスの微細化が進むに従ってメモリセルトランジスタTn1、Tn2のしきい値電圧Vtが従来に比較して低く設定されるため、このオフリーク電流の影響が顕著に現れシステムの待機時電流が問題となる。
しかも、オフ(待機)時のリーク電流が存在したときのみ、ノードN2の電圧が上昇するため、オフリーク電流が存在しない場合には不用意にメモリセルMの保持能力を落とすことがない。
MOSトランジスタTn1、Tn2、TrRは共にメモリセル領域内に配列構成されているため、同一レイアウト構造を容易に構成することができ、同一特性のMOSトランジスタを容易に形成できる。
図3は、本発明の第2の実施形態を示すもので、前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分を中心に説明する。
図3に示すように、半導体チップ1に代わる半導体チップ11内には、調整回路Fに代えて調整回路F2が構成されている。この調整回路F2は、調整回路Fの電気的構成に加えて下記の電気的構成を具備している。抵抗R2に代えてNチャネル型のMOSトランジスタTr5が構成されている。MOSトランジスタTr5のドレインは、抵抗R1に接続されており、そのソースはグランドに接続されている。ノードN1とグランドとの間には、抵抗R4およびNチャネル型のMOSトランジスタTr6のドレイン−ソース間が直列接続されている。
図4および図5は、本発明の第3の実施形態を示すもので、前述実施形態と異なるところは、Nチャネル型のMOSトランジスタ側のソースノードにバイアスを印加するのに加えて、メモリセルのPチャネル型のMOSトランジスタ側のソースノードにもバイアスを印加することで、よりリーク電流の低減効果を図ったものである。
図6は、本発明の第4の実施形態を示すもので、前述実施形態と異なるところは、Pチャネル型のMOSトランジスタのバックゲートに印加する電圧を制御しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について中心に説明する。
図7は、上記実施形態に係る補足説明を示す図であり、特にメモリセル領域内のレイアウト構造の一例を示した平面図である。図7に示すように、センスアンプSAは、各メモリセルMのデータをセンスする。多数のメモリセルMはマトリクス状に並設されており、このメモリセルMの構造と同一レイアウト構造を有するダミーメモリセルDMが近接配置状態で複数構成されている。これらのダミーメモリセルDMは所定の一方向に配列されており、ダミーメモリセルDM内には前述実施形態で説明したトランジスタTrR、Tr8、Tr9が構成されている。前述した調整回路F〜F4が各トランジスタTr8、Tr9、TrRと共に構成されている。すなわち、このようなレイアウト構造を採用することで、PMOSトランジスタTp1、Tp2とPMOSトランジスタTr8、Tr9の特性を容易にほぼ同様の特性に合致させることができ、さらに、NMOSトランジスタTn1、Tn2とNMOSトランジスタTrRの特性を容易にほぼ同様の特性に合致させることができる。
Claims (8)
- ソースが第1ノードに共通接続された第1および第2PMOSトランジスタと、ソースが第2ノードに共通接続されると共にバックゲートがグランドに接続される第1および第2NMOSトランジスタとを備え、前記第1PMOSトランジスタおよび第1NMOSトランジスタをCMOSインバータ接続して構成されると共に前記第2PMOSトランジスタおよび第2NMOSトランジスタをCMOSインバータ接続して構成されたSRAMセルと、
前記SRAMセルを構成する第1および第2NMOSトランジスタと同一レイアウト構造を備えると共にバックゲートが前記グランドに接続される第3NMOSトランジスタと、
低消費電力時において前記第3NMOSトランジスタのしきい値電圧に基づいて第2ノードに電圧を印加する第1の電圧印加回路と、
前記第1の電圧印加回路が前記第2ノードに印加する電圧に応じて前記第1ノードに電圧を印加する第2の電圧印加回路とを備え、前記第2の電圧印加回路は、前記第1PMOSトランジスタのバックゲートおよび第2PMOSトランジスタのバックゲートに印加する電圧よりも低い電圧を前記第1ノードに印加することを特徴とする半導体メモリ装置。 - 前記第3NMOSトランジスタは、複数並列接続されていることを特徴とする請求項1記載の半導体メモリ装置。
- 前記第1ないし第3NMOSトランジスタは、メモリセル領域内に配列されていることを特徴とする請求項1または2記載の半導体メモリ装置。
- 前記第1の電圧印加回路は、前記第1NMOSトランジスタのバックゲートおよび第2NMOSトランジスタのバックゲートに印加する電圧よりも高い電圧を第2ノードに印加することを特徴とする請求項1ないし3の何れかに記載の半導体メモリ装置。
- 前記SRAMセルは、電源電圧供給ノードに供給される電源電圧から電源供給されることにより動作するものであり、
前記第2の電圧印加回路は、第1および第2PMOSトランジスタと同一レイアウト構造を備え前記バックゲートが前記電源電圧供給ノードに接続される第3PMOSトランジスタを備え、第3PMOSトランジスタのしきい値電圧に基づいて前記第1ノードに電圧を印加することを特徴とする請求項1ないし4の何れかに記載の半導体メモリ装置。 - 前記第3PMOSトランジスタは、複数並列接続されていることを特徴とする請求項5記載の半導体メモリ装置。
- 前記第1ないし第3PMOSトランジスタは、メモリセル領域内に配列されていることを特徴とする請求項5または6記載の半導体メモリ装置。
- 薄膜SOI(Silicon On Insulator)構造を適用して構成されていることを特徴とする請求項1ないし7の何れかに記載の半導体メモリ装置。
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