JP2000174611A - 半導体回路および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成により、確実にリーク電流を低減
させる半導体回路および半導体記憶装置を提供するこ
と。 【解決手段】 ソースが低レベル電圧Ｖｓｓを供給する
電源ノードに接続されたＭＯＳトランジスタ１２と、ソ
ースが低レベル電圧Ｖｓｓを供給する電源ノードに接続
され、ドレインおよびゲートがＭＯＳトランジスタ１２
のドレインに接続されたＭＯＳトランジスタ１４とから
なる構成によって、ノードＮ１からＭＯＳトランジスタ
１２のゲートに入力する信号に応じて、ＭＯＳトランジ
スタ１２のドレインと接続された仮想低電源ノードＶＬ
の電位を制御でき、低電圧電源として仮想低電源ノード
ＶＬにソースを接続したＭＯＳトランジスタ２２に生じ
るリーク電流を低減させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電圧かつ低消費
電流での動作が可能な半導体回路および半導体記憶装置
に関し、特にリーク電流の低減を実現する半導体回路お
よび半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、半導体回路は、高集積化の実現に
伴って大規模な回路が開発され、回路の動作時の消費電
力やスタンバイ時におけるリーク電流が増加する傾向に
ある。しかしながら、電子機器の携帯性が要望される昨
今においては、電池等の低電圧電源を使用して長時間駆
動することが、電子機器の実用性を高める上でも重要な
条件となる。

【０００３】電子機器を構成する半導体回路、特に高集
積化されたＭＯＳトランジスタの動作においては、通
常、低電圧による動作に伴ってリーク電流が増加すると
いう問題を含んでいる。よって、上記したニーズに応え
るためには、半導体回路において、低駆動電圧化と低リ
ーク電流化といった２つの相反する条件を満たす必要が
ある。

【０００４】そこで、閾値電圧（Ｖｔｈ）を低く設定し
たＭＯＳトランジスタにより構成される半導体回路にお
いて、スタンバイ時のリーク電流を低減させる技術が盛
んに研究されている。例えば、特開平第５−３４７５５
０号公報、特開平７−０８６９１６号公報、特開平８−
２２７５８０号公報、特許番号第２６３１３３５号公報
等には、高速化、低消費電力化を図った半導体集積回路
または論理回路について開示されている。

【０００５】さらに、例えば、Symposium on VLSI Circ
uits, Digest of Technical Papers, pp.25-26, April
1995, Hiroyuki Mizuno et al. による「Driving Sour
ce-Line(DSL) Cell Architecture for Sub-1-V High-Sp
eed Low-Power Applications」、あるいは、Symposium
on VLSI Circuits, Digest of Technical Papers,pp.12
6-127, December 1996, Hiroyuki Yamauchi et al. に
よる「A 0.8V/100MHz/Sub-5mW-Operated Mega-bit SRAM
Cell Architecture with Charge-Recycle Offset-Sour
ce Driving(OSD) Scheme」においては、リーク電流の低
減化を実現するＳＲＡＭのメモリセルについて開示され
ている。

【０００６】図２９は、ＭＯＳトランジスタにより構成
される従来の半導体回路（第１の従来例）の回路構成を
示す説明図である。特に、図２９は、高レベル電圧Ｖｄ
ｄと低レベル電圧Ｖｓｓが電源電圧として供給される論
理回路を示している。図２９に示す論理回路は、閾値電
圧Ｖｔｈが高く設定された（以下、高Ｖｔｈと称する）
Ｐチャネル型のＭＯＳトランジスタ１０１、閾値電圧Ｖ
ｔｈが低く設定された（以下、低Ｖｔｈと称する）Ｐチ
ャネル型のＭＯＳトランジスタ１０３、低ＶｔｈのＮチ
ャネル型のＭＯＳトランジスタ１０４が直列に接続され
てなるインバータＩＮＶ１と、低ＶｔｈのＰチャネル型
のＭＯＳトランジスタ１０５、低ＶｔｈのＮチャネル型
のＭＯＳトランジスタ１０６、高ＶｔｈのＮチャネル型
のＭＯＳトランジスタ１０６とが直列に接続されてなる
インバータＩＮＶ２と、から構成されている。

【０００７】なお、図２９および以下の説明において参
照されるすべての図面において、黒丸を付したＭＯＳト
ランジスタは、閾値電圧Ｖｔｈが高く設定された高Ｖｔ
ｈのＭＯＳトランジスタを示す。

【０００８】インバータＩＮＶ１において、ＭＯＳトラ
ンジスタ１０２およびＭＯＳトランジスタ１０３は、ゲ
ートをともにノードＮ１０３に接続し、ドレインを互い
に接続している。また、ＭＯＳトランジスタ１０３のソ
ースがＭＯＳトランジスタ１０１のドレインに接続さ
れ、ＭＯＳトランジスタ１０２のソースが低レベル電圧
Ｖｓｓに接続されている。

【０００９】これより、ＭＯＳトランジスタ１０２とＭ
ＯＳトランジスタ１０３からなる構成（ＣＭＯＳインバ
ータ）は、ＭＯＳトランジスタ１０３のソース側から高
レベル電圧Ｖｄｄが供給されることにより、ノードＮ１
０３に入力される信号のレベルを反転させた信号を相互
接続されたドレイン側に出力する。

【００１０】インバータＩＮＶ２において、ＭＯＳトラ
ンジスタ１０４およびＭＯＳトランジスタ１０５は、ゲ
ートを互いに接続し、ドレインをともにノードＮ１０４
に接続している。また、ＭＯＳトランジスタ１０５のソ
ースが高レベル電圧Ｖｄｄに接続され、ＭＯＳトランジ
スタ１０４のソースがＭＯＳトランジスタ１０６のドレ
インに接続されている。

【００１１】これにより、ＭＯＳトランジスタ１０４と
ＭＯＳトランジスタ１０５からなる構成（ＣＭＯＳイン
バータ）は、ＭＯＳトランジスタ１０４のソースと低レ
ベル電圧Ｖｓｓとが接続されることにより、相互接続さ
れたゲートに入力される信号のレベルを反転させた信号
をノードＮ１０４に出力する。

【００１２】相互接続されたＭＯＳトランジスタ１０２
およびＭＯＳトランジスタ１０３のドレインと、相互接
続されたＭＯＳトランジスタ１０４およびＭＯＳトラン
ジスタ１０５のゲートは互いに接続されているので、こ
の論理回路は、ノードＮ１０３を入力端子とし、ノード
Ｎ１０４を出力端子としたバッファ回路を構成する。

【００１３】ここで、仮にこの論理回路がスタンバイ状
態である場合に、ノードＮ１０３にハイレベルの入力信
号が与えられていると、ＭＯＳトランジスタ１０３はＯ
ＦＦ状態となり、これに伴ってＭＯＳトランジスタ１０
４にローレベルの信号が入力され、ＭＯＳトランジスタ
１０４もまたＯＦＦ状態となる。

【００１４】この状態において、ＭＯＳトランジスタ１
０３の閾値電圧は低く設定されているために、ＭＯＳト
ランジスタ１０３は、ＯＦＦ状態であるにもかかわら
ず、高レベル電圧Ｖｄｄによって供給される電流の一部
を、ＯＮ状態であるＭＯＳトランジスタ１０２を介して
低レベル電圧Ｖｓｓへと貫通して流してしてしまう。す
なわち、ＭＯＳトランジスタ１０３においてリーク電流
を生じてしまう。

【００１５】ＭＯＳトランジスタ１０４の閾値電圧もま
た低く設定されているために、ＭＯＳトランジスタ１０
４は、ＯＦＦ状態であるにもかかわらず、高レベル電圧
ＶｄｄからＯＮ状態であるＭＯＳトランジスタ１０５を
介して供給される電流の一部を、低レベル電圧Ｖｓｓへ
と貫通して流してしてしまう。すなわち、ＭＯＳトラン
ジスタ１０４においてリーク電流が生じてしまう。

【００１６】そこで、スタンバイ状態においては、ノー
ド１０１にハイレベルの入力信号を入力することによ
り、ＭＯＳトランジスタ１０１をＯＦＦ状態にし、高レ
ベル電圧ＶｄｄとＭＯＳトランジスタ１０３のソースと
の接続を遮断して、ＭＯＳトランジスタ１０３における
リーク電流の発生を阻止する。また、同時に、ノード１
０２にローレベルの入力信号を入力することにより、Ｍ
ＯＳトランジスタ１０６をＯＦＦ状態にし、ＭＯＳトラ
ンジスタ１０４のソースと低レベル電圧Ｖｓｓとの接続
を遮断して、ＭＯＳトランジスタ１０４におけるリーク
電流の発生を阻止する。

【００１７】なお、ＭＯＳトランジスタ１０１およびＭ
ＯＳトランジスタ１０６の閾値電圧はともに高く設定さ
れているので、ＭＯＳトランジスタ１０１およびＭＯＳ
トランジスタ１０６におけるリーク電流は十分に抑制さ
れている。

【００１８】この論理回路がアクティブ状態である場合
には、ノード１０１にローレベルの信号を入力し、ノー
ド１０２にハイレベルの信号を入力することで、ＭＯＳ
トランジスタ１０１およびＭＯＳトランジスタ１０６が
ともにＯＮ状態となり、インバータＩＮＶ１、ＩＮＶ２
は通常の動作をおこなうことができる。

【００１９】しかしながら、図２９に示した論理回路の
スタンバイ状態においては、ＭＯＳトランジスタ１０２
およびＭＯＳトランジスタ１０３の閾値電圧がともに低
く設定されているために、ＭＯＳトランジスタ１０２お
よびＭＯＳトランジスタ１０３において、低レベル電圧
Ｖｓｓとの接続によるリーク電流が生じ、ノードＰ１０
１の電位が低レベル電圧Ｖｓｓの電位に限りなく近づい
てしまう。

【００２０】また、同様に、ＭＯＳトランジスタ１０４
およびＭＯＳトランジスタ１０５の閾値電圧がともに低
く設定されているために、ＭＯＳトランジスタ１０４お
よびＭＯＳトランジスタ１０５において、高レベル電圧
Ｖｄｄとの接続によるリーク電流が生じ、ノードＰ１０
２の電位が高レベル電圧Ｖｄｄの電位に限りなく近づい
てしまう。

【００２１】そのため、論理回路がスタンバイ状態から
アクティブ状態に復帰する場合に、ノードＰ１０１を高
レベル電圧Ｖｄｄの示すハイレベルに、ノードＰ１０２
を低レベル電圧Ｖｓｓの示すローレベルに移行させる必
要があり、この移行に時間を要してしまうといった問題
が生ずる。

【００２２】この問題を解決した論理回路が、つぎに説
明する第２の従来例である。図３０は、ＭＯＳトランジ
スタにより構成される従来の半導体回路（第２の従来
例）の回路構成を示す説明図である。図３０に示す論理
回路は、ＭＯＳトランジスタ１０１に並列に接続された
抵抗Ｒ１と、ＭＯＳトランジスタ１０６に並列に接続さ
れた抵抗Ｒ２とを備えている点が、図２９に示した論理
回路と異なる。なお、図２９と共通する部分には同一符
号を付して、その説明を省略する。

【００２３】図３０において、抵抗Ｒ１、Ｒ２の抵抗値
はともに数ＭΩ程度に設定されており、上述したノード
Ｐ１０１の電位低下およびノードＰ１０２の電位上昇を
抑制する。ここで、上述したように、スタンバイ状態に
おいて、ノードＮ１０３にハイレベルの入力信号が入力
され、ノードＮ１０１にハイレベルの入力信号が入力さ
れ、ノードＮ１０６にローレベルの入力信号が入力され
ることで、ＭＯＳトランジスタ１０１とＭＯＳトランジ
スタ１０６がともにＯＦＦ状態である場合を仮定する
と、ノードＰ１０１は、抵抗Ｒ１とＭＯＳトランジスタ
１０３におけるリーク電流による抵抗分割によって電位
が若干低下する。

【００２４】このため、ＭＯＳトランジスタ１０３のゲ
ート−ソース間電圧Ｖｇｓは、ＭＯＳトランジスタ１０
３のＯＦＦ状態方向のオーバードライブと同等の作用に
よって、ＭＯＳトランジスタ１０３自体のリーク電流が
減少し、結果的にインバータＩＮＶ１のスタンバイ状態
におけるリーク電流が低減される。同様に、インバータ
ＩＮＶ２においても、ＭＯＳトランジスタ１０４自体の
リーク電流が減少し、結果的にインバータＩＮＶ２のス
タンバイ状態におけるリーク電流が低減される。

【００２５】このように、図３０に示した論理回路は、
第１の従来例における問題、すなわちノードＰ１０１お
よびＰ１０２の電位変動が小さく抑えられ、スタンバイ
状態からアクティブ状態への移行時間を短縮することが
でき、高速な動作が可能になる。

【００２６】つぎに、ＳＲＡＭのメモリセルにおいてリ
ーク電流の低減化を図る従来技術について説明する。図
３１は、ＭＯＳトランジスタにより構成される従来の半
導体回路（第３の従来例）の回路構成を示す説明図であ
る。特に、図３１は、高レベル電圧Ｖｄｄと、負電圧発
生回路（図示は省略する）によって発生される負電圧を
供給する仮想電源ノードＳＬとを電源電圧として用いる
記憶回路を示している。

【００２７】図３１に示した記憶回路は、Ｐチャネル型
のＭＯＳトランジスタ１１１、Ｎチャネル型のＭＯＳト
ランジスタ１１２、Ｐチャネル型のＭＯＳトランジスタ
１１３、Ｎチャネル型のＭＯＳトランジスタ１１４、Ｎ
チャネル型のＭＯＳトランジスタ１１６、Ｎチャネル型
のＭＯＳトランジスタ１１８によってメモリセルを構成
し、４つのＭＯＳトランジスタ１１１〜１１４によって
フリップフロップを形成している。

【００２８】このフリップフロップにおいて、特に、Ｍ
ＯＳトランジスタ１１１およびＭＯＳトランジスタ１１
３はロードトランジスタとして機能し、ＭＯＳトランジ
スタ１１２およびＭＯＳトランジスタ１１４はドライバ
トランジスタとして機能する。また、ＭＯＳトランジス
タ１１６およびＭＯＳトランジスタ１１８は、データ転
送用ＭＯＳトランジスタとして機能し、ハイ／ローいず
れかのレベルの信号とそのレベルを反転させた信号がそ
れぞれ伝送される一対の相補性のビット線ＢＬ／ＢＬＢ
を介して、上記フリップフロップへのデータの書き込み
／読み出し制御をおこなう。

【００２９】ここで、例えば、上記メモリセルのノード
Ｐ１の電位がローレベルを示す場合、すなわちフリップ
フロップにローレベルの信号が保持されている場合を仮
定すると、スタンバイ状態において、まず、ワード線Ｗ
Ｌに０Ｖの信号が入力され、仮想電源ノードＳＬもまた
０Ｖに設定されるので、ＭＯＳトランジスタ１１６の閾
値電圧Ｖｔｈをリーク電流が許容できる程度に十分高く
設定することにより、メモリセルのスタンバイ状態にお
けるリーク電流の発生を抑制することができる。

【００３０】一方、アクティブ状態においては、ワード
線ＷＬに高レベル電圧Ｖｄｄが入力され、仮想電源ノー
ドＳＬには負電圧発生回路によって発生された負電圧
（−０．５Ｖから−０．８Ｖ程度）が与えられる。これ
により、ＭＯＳトランジスタ１１６のソース電位すなわ
ちノードＰ１の電位が上記した負電圧の示す電位とな
り、ＭＯＳトランジスタ１１６のゲート−ソース間電圧
Ｖｇｓは、「Ｖｄｄ＋負電圧の絶対値」となって、ＭＯ
Ｓトランジスタ１１６のゲートには実質的にゲートオー
バードライブがかかる。

【００３１】よって、ＭＯＳトランジスタ１１６におい
て、閾値電圧Ｖｔｈが高く設定されているために、通
常、スタンバイ状態からアクティブ状態への移行に時間
を要してしまうといった問題を有するのに対して、アク
ティブ状態において、ＭＯＳトランジスタ１１６のゲー
トにオーバードライブがかかるため、結果的に高速な書
き込み／読み出しが可能となる。

【００３２】しかしながら、ＭＯＳトランジスタ１１６
を通して流れる読み出し電流は、１セルあたり５０〜１
００μＡ程度であるため、複数のメモリセルから構成さ
れる半導体記憶装置においては、複数のメモリセルから
データを読み出す際、すなわちアクティブ状態に、装置
全体として大きな読み出し電流が流れる。この読み出し
電流は上述した負電圧発生回路によって吸収される必要
があるが、負電圧を発生するには電力を消費するため、
大きな読み出し電流を吸収するためには駆動能力の大き
な負電圧発生回路が必要となり、結果的にアクティブ状
態において半導体記憶装置全体の消費電力が増大してし
まうという問題があった。

【００３３】この問題を解決した記憶回路が、つぎに説
明する第４の従来例である。図３２は、ＭＯＳトランジ
スタにより構成される従来の半導体回路（第４の従来
例）の回路構成を示す説明図である。図３２に示す記憶
回路は、フリップフロップを構成する４つのＭＯＳトラ
ンジスタ１１１〜１１４の閾値電圧Ｖｔｈが高く設定さ
れている点と、電圧発生回路によって仮想電源ノードＳ
Ｌに電圧が与えられる点と、ＭＯＳトランジスタ１１
６、１１８がほぼ０Ｖの低Ｖｔｈに設定されている点
と、高レベル電圧Ｖｄｄに代えて電圧発生回路によって
高電圧が与えられる仮想高電源ノードＳＨに接続する点
と、が図３１に示した記憶回路と異なる。なお、図３１
と共通する部分には同一符号を付して、その説明を省略
する。

【００３４】上述したように、メモリセルのノードＰ１
の電位がローレベルを示す場合、すなわちフリップフロ
ップにローレベルの信号が保持されている場合を仮定す
ると、スタンバイ状態において、まず、ワード線ＷＬに
０Ｖの信号が入力され、仮想電源ノードＳＬは電圧発生
回路により０．６Ｖに設定される。よって、ＭＯＳトラ
ンジスタ１１６のゲート−ソース間電圧Ｖｇｓは、−
０．６Ｖとなって、ＭＯＳトランジスタ１１６のゲート
には実質的に負のゲートオーバードライブがかかる。

【００３５】これにより、ＭＯＳトランジスタ１１６の
閾値電圧Ｖｔｈが０Ｖに設定されていても、上記した負
のオーバードライブがかかるために、ＭＯＳトランジス
タ１１６において生じるリーク電流は十分許容できる程
度となる。さらに、このスタンバイ状態においては、上
述したフリップフロップに保持されているデータが失わ
れないように、仮想高電源ノードＳＨに与えられる電圧
は、電圧発生回路によって１．４Ｖまでプルアップされ
る。

【００３６】一方、アクティブ状態においては、ワード
線ＷＬに高レベル電圧Ｖｄｄが入力され、仮想電源ノー
ドＳＬは０Ｖに設定される。これにより、ＭＯＳトラン
ジスタ１１６ゲート−ソース間電圧Ｖｇｓに閾値電圧を
超える十分大きな電圧が印加され、高速な書き込み／読
み出しが可能となる。

【００３７】

【発明が解決しようとする課題】しかしながら、上述し
た第１の従来例における問題を解決した第２の従来例で
ある論理回路は、ＭＯＳトランジスタ１０３とＭＯＳト
ランジスタ１０４に生じるリーク電流によって、ノード
Ｐ１０１、Ｐ１０２の電位がそれぞれ決定されるため、
設計時に十分注意してＭＯＳトランジスタ１０３および
ＭＯＳトランジスタ１０４の負荷抵抗値を設定しても、
半導体回路の製造プロセスのバラツキ等によって、ＭＯ
Ｓトランジスタ１０３およびＭＯＳトランジスタ１０４
に生じるリーク電流が定まらず、ノードＰ１０１、Ｐ１
０２の電位変動が大きくなってしまう。

【００３８】さらに、今日の高速性を前提とした半導体
製造プロセスにおいては、数ＭΩの十分正確な抵抗を作
成するための適当な材質が用いられておらず、そのよう
な抵抗を作成するには、何らかの新たな製造工程を付加
する必要があり、製造工程の増加とコストアップを招く
という問題があった。

【００３９】また、上述した第３の従来例における問題
を解決した第４の従来例である記憶回路は、仮想電源ノ
ードＳＬおよび仮想高電源ノードＳＨに与える電圧を制
御するのに電圧発生回路を使用しているため、スタンバ
イ状態において、電圧発生器自体を駆動させるための電
流が新たに消費されてしまうという問題があった。

【００４０】本発明は、上記問題に鑑みてなされたもの
であって、簡単な構成により、スタンバイ状態における
リーク電流をより一層低減させる半導体回路および半導
体記憶装置成を提供することを目的とする。

【００４１】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、請求項１の発明において、異な
る閾値電圧を有する複数のＭＯＳトランジスタにより構
成され、第１の電圧（高レベル電圧Ｖｄｄ）とこの高レ
ベル電圧Ｖｄｄよりも低い電圧である第２の電圧（低レ
ベル電圧Ｖｓｓ）を電源電圧として動作する半導体回路
は、ソースが電源ノード（低レベル電圧Ｖｓｓが供給さ
れる仮想低電源ノードＶＬまたは高レベル電圧Ｖｄｄが
供給される仮想高電源ノードＶＨ）に接続され、かつ第
１の閾値電圧（高Ｖｔｈ）に設定された第１のＭＯＳト
ランジスタ（ＭＯＳトランジスタ１２または１５）と、
この第１のＭＯＳトランジスタのドレインと電源ノード
（仮想低電源ノードＶＬまたは仮想高電源ノードＶＨ）
との間に、第１のＭＯＳトランジスタと並列にダイオー
ド接続され、かつ第２の閾値電圧（高Ｖｔｈまたは低Ｖ
ｔｈでもよく、特に限定しない閾値電圧値）に設定され
た第２のＭＯＳトランジスタ（ＭＯＳトランジスタ１
３、１４または１６、１７）と、ソースが第１のＭＯＳ
トランジスタのドレインに接続され、第１の閾値電圧よ
り十分低い第３の閾値電圧（低Ｖｔｈ）に設定された第
３のＭＯＳトランジスタ（ＭＯＳトランジスタ２２また
は２３）と、を備えたことを特徴とする。

【００４２】この請求項１の発明によれば、第１のＭＯ
Ｓトランジスタのゲートに入力する信号によって、第１
のＭＯＳトランジスタのドレインと第３のＭＯＳトラン
ジスタのソースとの接続点となるノードの電位（仮想低
電源ノードＶＬまたは仮想高電源ノードＶＨ）を制御す
ることができ、スタンバイ状態において第３のＭＯＳト
ランジスタにおけるリーク電流を低減させることができ
る。

【００４３】また、請求項２の発明において、異なる閾
値電圧を有する複数のＭＯＳトランジスタにより構成さ
れ、第１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル
電圧Ｖｄｄよりも低い電圧である第２の電圧（低レベル
電圧Ｖｓｓ）を電源電圧として動作する半導体回路は、
ソースが低レベル電圧Ｖｓｓに接続され、かつ第１の閾
値電圧（高Ｖｔｈ）に設定されたＮチャネル型のＭＯＳ
トランジスタ１２と、ソースが低レベル電圧Ｖｓｓに接
続され、ドレインおよびゲートがＭＯＳトランジスタ１
２のドレインに接続され、かつ第２の閾値電圧（高Ｖｔ
ｈ）に設定されたＮチャネル型のＭＯＳトランジスタ１
４と、ソースがＭＯＳトランジスタ１２のドレインに接
続され、かつ第１および第２の閾値電圧より低い第３の
閾値電圧（低Ｖｔｈ）に設定されたＮチャネル型のＭＯ
Ｓトランジスタ２２と、を備えたことを特徴とする。

【００４４】この請求項２の発明によれば、スタンバイ
状態において、ＭＯＳトランジスタ１２のゲートにロー
レベルの信号を入力してＭＯＳトランジスタ１２をＯＦ
Ｆ状態にすることにより、ＭＯＳトランジスタ１２のド
レインとＭＯＳトランジスタ２２のソースとの接続点と
なる仮想低電源ノードＶＬの電位をＭＯＳトランジスタ
１４の閾値電圧分だけ高いレベルに引き上げることがで
き、ＭＯＳトランジスタ２２におけるリーク電流を低減
させることができる。

【００４５】また、請求項３において、異なる閾値電圧
を有する複数のＭＯＳトランジスタにより構成され、第
１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル電圧Ｖ
ｄｄよりも低い電圧である第２の電圧（低レベル電圧Ｖ
ｓｓ）を電源電圧として動作する半導体回路は、低レベ
ル電圧Ｖｓｓに接続され、かつ第１の閾値電圧（高Ｖｔ
ｈ）に設定されたＮチャネル型のＭＯＳトランジスタ１
２と、ソースがＭＯＳトランジスタ１２のドレインに接
続され、ドレインおよびゲートが低レベル電圧Ｖｓｓに
接続され、かつ第１の閾値電圧より低い第２の閾値電圧
（特に低Ｖｔｈでなくてもよい）に設定されたＰチャネ
ル型のＭＯＳトランジスタ１３と、ソースがＭＯＳトラ
ンジスタ１２のドレインに接続され、かつ第１の閾値電
圧より低い第３の閾値電圧（低Ｖｔｈ）に設定されたＮ
チャネル型のＭＯＳトランジスタ２２と、を備えたこと
を特徴とする。

【００４６】この請求項３の発明によれば、スタンバイ
状態において、ＭＯＳトランジスタ１２のゲートにロー
レベルの信号を入力してＭＯＳトランジスタ１２をＯＦ
Ｆ状態にすることにより、ＭＯＳトランジスタ１２のド
レインとＭＯＳトランジスタ２２のソースとの接続点と
なる仮想低電源ノードＶＬの電位をＭＯＳトランジスタ
１３の閾値電圧分だけ高いレベルに引き上げることがで
き、ＭＯＳトランジスタ２２におけるリーク電流を低減
させることができる。

【００４７】また、請求項４において、異なる閾値電圧
を有する複数のＭＯＳトランジスタにより構成され、第
１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル電圧Ｖ
ｄｄよりも低い電圧である第２の電圧（低レベル電圧Ｖ
ｓｓ）を電源電圧として動作する半導体回路は、ソース
が高レベル電圧Ｖｄｄに接続され、かつ第１の閾値電圧
（高Ｖｔｈ）に設定されたＰチャネル型のＭＯＳトラン
ジスタ１５と、ソースが高レベル電圧Ｖｄｄに接続さ
れ、ドレインおよびゲートがＭＯＳトランジスタ１５の
ドレインに接続され、かつ第２の閾値電圧（高Ｖｔｈ）
に設定されたＰチャネル型のＭＯＳトランジスタ１７
と、ソースがＭＯＳトランジスタ１５のドレインに接続
され、かつ第１および第２の閾値電圧より低い第３の閾
値電圧（低Ｖｔｈ）に設定されたＰチャネル型のＭＯＳ
トランジスタ２３と、を備えたことを特徴とする。

【００４８】この請求項４の発明によれば、スタンバイ
状態において、ＭＯＳトランジスタ１５のゲートにハイ
レベルの信号を入力してＭＯＳトランジスタ１５をＯＦ
Ｆ状態にすることにより、ＭＯＳトランジスタ１５のド
レインとＭＯＳトランジスタ２３のソースとの接続点と
なる仮想高電源ノードＶＨの電位をＭＯＳトランジスタ
１７の閾値電圧分だけ低いレベルに引き下げることがで
き、ＭＯＳトランジスタ２３におけるリーク電流を低減
させることができる。

【００４９】また、請求項５において、異なる閾値電圧
を有する複数のＭＯＳトランジスタにより構成され、第
１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル電圧Ｖ
ｄｄよりも低い電圧である第２の電圧（低レベル電圧Ｖ
ｓｓ）を電源電圧として動作する半導体回路は、ソース
が高レベル電圧Ｖｄｄに接続され、かつ第１の閾値電圧
（高Ｖｔｈ）に設定されたＰチャネル型のＭＯＳトラン
ジスタ１５と、ソースがＭＯＳトランジスタ１５のドレ
インに接続され、ドレインおよびゲートが高レベル電圧
Ｖｄｄに接続され、かつ第１の閾値電圧より低い第２の
閾値電圧（特に低Ｖｔｈでなくてもよい）に設定された
Ｎチャネル型のＭＯＳトランジスタ１６と、ソースがＭ
ＯＳトランジスタ１５のドレインに接続され、かつ第１
の閾値電圧より低い第３の閾値電圧（低Ｖｔｈ）に設定
されたＰチャネル型のＭＯＳトランジスタ２３と、を備
えたことを特徴とする。

【００５０】この請求項５の発明によれば、スタンバイ
状態において、ＭＯＳトランジスタ１５のゲートにハイ
レベルの信号を入力してＭＯＳトランジスタ１５をＯＦ
Ｆ状態にすることにより、ＭＯＳトランジスタ１５のド
レインとＭＯＳトランジスタ２３のソースとの接続点と
なる仮想高電源ノードＶＨの電位をＭＯＳトランジスタ
１６の閾値電圧分だけ低いレベルに引き下げることがで
き、ＭＯＳトランジスタ２３におけるリーク電流を低減
させることができる。

【００５１】また、請求項６において、請求項２または
３に記載の半導体回路は、ソースが高レベル電圧Ｖｄｄ
に接続され、ドレインがＭＯＳトランジスタ２２のドレ
インに接続され、ゲートがＭＯＳトランジスタ２２のゲ
ートに接続され、かつ第１の閾値電圧より低い第４の閾
値電圧（低Ｖｔｈ）に設定されたＰチャネル型のＭＯＳ
トランジスタ２５を備え、ＭＯＳトランジスタ２２とＭ
ＯＳトランジスタ２５との対によりＣＭＯＳインバータ
回路を構成することを特徴とする。

【００５２】この請求項６の発明によれば、スタンバイ
状態において、ＭＯＳトランジスタ１２のゲートにロー
レベルの信号を入力してＭＯＳトランジスタ１２をＯＦ
Ｆ状態にすることにより、仮想低電源ノードＶＬの電位
をＭＯＳトランジスタ１４または１３の閾値電圧分だけ
高いレベルに引き上げることができ、ＣＭＯＳインバー
タ回路の入力（ノードＮ２）としてローレベルの信号が
入力されてＭＯＳトランジスタ２２がＯＦＦ状態となっ
ても、ＯＮ状態となったＭＯＳトランジスタ２５を介し
て高レベル電圧Ｖｄｄから供給される電流がＭＯＳトラ
ンジスタ２２を貫通することにより生じるリーク電流
を、低減させることができる。

【００５３】また、請求項７において、請求項４または
５に記載の半導体回路は、ソースが低レベル電圧Ｖｓｓ
に接続され、ドレインがＭＯＳトランジスタ２３のドレ
インに接続され、ゲートがＭＯＳトランジスタ２３のゲ
ートに接続され、かつ第１の閾値電圧より低い第４の閾
値電圧（低Ｖｔｈ）に設定されたＮチャネル型のＭＯＳ
トランジスタ２４を備え、ＭＯＳトランジスタ２３とＭ
ＯＳトランジスタ２４との対によりＣＭＯＳインバータ
回路を構成することを特徴とする。

【００５４】この請求項７の発明によれば、スタンバイ
状態において、ＭＯＳトランジスタ１５のゲートにハイ
レベルの信号を入力してＭＯＳトランジスタ１５をＯＦ
Ｆ状態にすることにより、仮想高電源ノードＶＨの電位
をＭＯＳトランジスタ１７または１６の閾値電圧分だけ
低いレベルに引き下げることができ、ＣＭＯＳインバー
タ回路の入力（ノードＮ２）としてハイレベルの信号が
入力されてＭＯＳトランジスタ２３がＯＦＦ状態となっ
ても、仮想高電源ノードＶＨから供給される電流がＭＯ
Ｓトランジスタ２３を貫通してＯＮ状態となったＭＯＳ
トランジスタ２４を介して低レベル電圧Ｖｓｓに流れ込
むことが抑止され、これによりリーク電流を低減させる
ことができる。

【００５５】また、請求項８において、請求項２または
３に記載の半導体回路は、ソースがＭＯＳトランジスタ
２２のドレインに接続され、かつ第１の閾値電圧より低
い第４の閾値電圧（低Ｖｔｈ）に設定されたＮチャネル
型のＭＯＳトランジスタ２６と、ソースが高レベル電圧
Ｖｄｄに接続され、ドレインがＭＯＳトランジスタ２６
のドレインに接続され、ゲートがＭＯＳトランジスタ２
６のゲートに接続され、かつ第１の閾値電圧より低い第
５の閾値電圧（低Ｖｔｈ）に設定されたＰチャネル型の
ＭＯＳトランジスタ２７と、ソースが、高レベル電圧Ｖ
ｄｄに接続され、ドレインがＭＯＳトランジスタ２６の
ドレインに接続され、ゲートがＭＯＳトランジスタ２２
のゲートに接続され、かつ第１の閾値電圧より低い第６
の閾値電圧（低Ｖｔｈ）に設定されたＰチャネル型のＭ
ＯＳトランジスタ２９と、を備え、ＭＯＳトランジスタ
２２、２６、２７、２９によりＮＡＮＤ回路を構成する
ことを特徴とする。

【００５６】この請求項８の発明によれば、低レベル電
圧Ｖｓｓ側から供給される電圧を仮想低電源ノードＶＬ
において制御することができ、スタンバイ状態におい
て、ＭＯＳトランジスタ１２のゲートにローレベルの信
号を入力してＭＯＳトランジスタ１２をＯＦＦ状態にす
ることにより、仮想低電源ノードＶＬの電位をＭＯＳト
ランジスタ１４または１３の閾値電圧分だけ高いレベル
に引き上げることができ、ＮＡＮＤ回路の入力（ノード
Ｎ２、Ｎ４）により、ＭＯＳトランジスタ２２、２６の
いずれかがＯＦＦ状態となっても、高レベル電圧Ｖｄｄ
から供給される電流がＯＦＦ状態となったＭＯＳトラン
ジスタ２２、２６を貫通して低レベル電圧Ｖｓｓに流れ
込むことが抑止され、これによりリーク電流の低減を実
現したＮＡＮＤ回路を提供することができる。

【００５７】また、請求項９において、異なる閾値電圧
を有する複数のＭＯＳトランジスタにより構成され、第
１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル電圧Ｖ
ｄｄよりも低い電圧である第２の電圧（低レベル電圧Ｖ
ｓｓ）を電源電圧として動作する半導体回路は、ソース
が高レベル電圧Ｖｄｄに接続され、かつ第１の閾値電圧
（高Ｖｔｈ）に設定されたＰチャネル型のＭＯＳトラン
ジスタ１５と、ソースが高レベル電圧Ｖｄｄに接続さ
れ、ドレインおよびゲートがＭＯＳトランジスタ１５の
ドレインに接続され、かつ第２の閾値電圧（高Ｖｔｈ）
に設定されたＰチャネル型のＭＯＳトランジスタ１７
と、ソースが低レベル電圧Ｖｓｓに接続され、かつ第１
および第２の閾値電圧より低い第３の閾値電圧（低Ｖｔ
ｈ）に設定されたＮチャネル型のＭＯＳトランジスタ２
８と、ソースがＭＯＳトランジスタ２８のドレインに接
続され、かつ第１および第２の閾値電圧より低い第４の
閾値電圧（低Ｖｔｈ）に設定されたＮチャネル型のＭＯ
Ｓトランジスタ２４と、ドレインがＭＯＳトランジスタ
２４のドレインに接続され、ゲートがＭＯＳトランジス
タ２４のゲートに接続され、かつ第１および第２の閾値
電圧より低い第５の閾値電圧（低Ｖｔｈ）に設定された
Ｐチャネル型のＭＯＳトランジスタ２３と、ドレインが
ＭＯＳトランジスタ２４のドレインに接続され、ゲート
がＭＯＳトランジスタ２８のゲートに接続され、かつ第
１および第２の閾値電圧より低い第６の閾値電圧（特に
低Ｖｔｈでなくてもよい）に設定されたＰチャネル型の
ＭＯＳトランジスタ３１と、を備え、ＭＯＳトランジス
タ２３のソースとＭＯＳトランジスタ３１のソースのう
ち少なくとも一方がＭＯＳトランジスタ１５のドレイン
に接続され、ＭＯＳトランジスタ２３、２４、２８、３
１によりＮＡＮＤ回路を構成することを特徴とする。

【００５８】この請求項９の発明によれば、高レベル電
圧Ｖｄｄ側から供給される電圧を仮想高電源ノードＶＨ
において制御することができ、スタンバイ状態におい
て、ＭＯＳトランジスタ１５のゲートにハイレベルの信
号を入力してＭＯＳトランジスタ１５をＯＦＦ状態にす
ることにより、仮想高電源ノードＶＨの電位をＭＯＳト
ランジスタ１７の閾値電圧分だけ低いレベルに引き下げ
ることができ、ＮＡＮＤ回路の入力（ノードＮ２、Ｎ
４）により、ＭＯＳトランジスタ２４、２８のいずれか
がＯＦＦ状態となっても、高レベル電圧Ｖｄｄから供給
される電流がＯＦＦ状態となったＭＯＳトランジスタ２
４、２８を貫通して低レベル電圧Ｖｓｓに流れ込むこと
が抑止され、これによりリーク電流の低減を実現したＮ
ＡＮＤ回路を提供することができる。

【００５９】また、請求項１０において、異なる閾値電
圧を有する複数のＭＯＳトランジスタにより構成され、
第１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル電圧
Ｖｄｄよりも低い電圧である第２の電圧（低レベル電圧
Ｖｓｓ）を電源電圧として動作する半導体回路は、ソー
スが高レベル電圧Ｖｄｄに接続され、かつ第１の閾値電
圧（高Ｖｔｈ）に設定されたＰチャネル型のＭＯＳトラ
ンジスタ１５と、ソースがＭＯＳトランジスタ１５のド
レインに接続され、ドレインおよびゲートが高レベル電
圧Ｖｄｄに接続され、かつ第１の閾値電圧より低い第２
の閾値電圧（特に低Ｖｔｈでなくてもよい）に設定され
たＮチャネル型のＭＯＳトランジスタ１６と、ソースが
低レベル電圧Ｖｓｓに接続され、かつ第１の閾値電圧よ
り低い第３の閾値電圧（低Ｖｔｈ）に設定されたＮチャ
ネル型のＭＯＳトランジスタ２８と、ソースがＭＯＳト
ランジスタ２８のドレインに接続され、かつ第１の閾値
電圧より低い第４の閾値電圧（低Ｖｔｈ）に設定された
Ｎチャネル型のＭＯＳトランジスタ２４と、ドレインが
ＭＯＳトランジスタ２４のドレインに接続され、ゲート
がＭＯＳトランジスタ２４のゲートに接続され、かつ第
１の閾値電圧より低い第５の閾値電圧（低Ｖｔｈ）に設
定されたＰチャネル型のＭＯＳトランジスタ２３と、ド
レインがＭＯＳトランジスタ２４のドレインに接続さ
れ、ゲートがＭＯＳトランジスタ２８のゲートに接続さ
れ、かつ第１の閾値電圧より低い第６の閾値電圧（特に
低Ｖｔｈでなくてもよい）に設定されたＰチャネル型の
ＭＯＳトランジスタ３１と、を備え、ＭＯＳトランジス
タ２３のソースとＭＯＳトランジスタ３１のソースのう
ち少なくとも一方がＭＯＳトランジスタ１５のドレイン
に接続され、ＭＯＳトランジスタ２３、２４、２８、３
１によりＮＡＮＤ回路を構成することを特徴とする。

【００６０】この請求項１０の発明によれば、高レベル
電圧Ｖｄｄ側から供給される電圧を仮想高電源ノードＶ
Ｈにおいて制御することができ、スタンバイ状態におい
て、ＭＯＳトランジスタ１５のゲートにハイレベルの信
号を入力してＭＯＳトランジスタ１５をＯＦＦ状態にす
ることにより、仮想高電源ノードＶＨの電位をＭＯＳト
ランジスタ１６の閾値電圧分だけ低いレベルに引き下げ
ることができ、ＮＡＮＤ回路の入力（ノードＮ２、Ｎ
４）により、ＭＯＳトランジスタ２４、２８のいずれか
がＯＦＦ状態となっても、高レベル電圧Ｖｄｄから供給
される電流がＯＦＦ状態となったＭＯＳトランジスタ２
４、２８を貫通して低レベル電圧Ｖｓｓに流れ込むこと
が抑止され、これによりリーク電流の低減を実現したＮ
ＡＮＤ回路を提供することができる。

【００６１】また、請求項１１において、請求項４また
は５に記載の半導体回路は、ソースがＭＯＳトランジス
タ２３のドレインに接続され、かつ第１の閾値電圧より
低い第４の閾値電圧（低Ｖｔｈ）に設定されたＰチャネ
ル型のＭＯＳトランジスタ３３と、ソースが低レベル電
圧Ｖｓｓに接続され、ドレインがＭＯＳトランジスタ３
３のドレインに接続され、ゲートがＭＯＳトランジスタ
３３のゲートに接続され、かつ第１の閾値電圧より低い
第５の閾値電圧（低Ｖｔｈ）に設定されたＮチャネル型
のＭＯＳトランジスタ３０と、ソースが低レベル電圧Ｖ
ｓｓに接続され、ドレインがＭＯＳトランジスタ３０の
ドレインに接続され、ゲートがＭＯＳトランジスタ２３
のゲートに接続され、かつ第１の閾値電圧より低い第６
の閾値電圧（特に低Ｖｔｈでなくてもよい）に設定され
たＮチャネル型のＭＯＳトランジスタ３２と、を備え、
ＭＯＳトランジスタ２３、３０、３２、３３によりＮＯ
Ｒ回路を構成することを特徴とする。

【００６２】この請求項１１の発明によれば、高レベル
電圧Ｖｄｄ側から供給される電圧を仮想高電源ノードＶ
Ｈにおいて制御することができ、スタンバイ状態におい
て、ＭＯＳトランジスタ１５のゲートにハイレベルの信
号を入力してＭＯＳトランジスタ１５をＯＦＦ状態にす
ることにより、仮想高電源ノードＶＨの電位をＭＯＳト
ランジスタ１７または１６の閾値電圧分だけ低いレベル
に引き下げることができ、ＮＯＲ回路の入力（ノードＮ
２、Ｎ４）により、ＭＯＳトランジスタ２３、３３のい
ずれかがＯＦＦ状態となっても、高レベル電圧Ｖｄｄか
ら供給される電流がＯＦＦ状態となったＭＯＳトランジ
スタ２３、３３を貫通して低レベル電圧Ｖｓｓに流れ込
むことが抑止され、これによりリーク電流の低減を実現
したＮＯＲ回路を提供することができる。

【００６３】また、請求項１２において、異なる閾値電
圧を有する複数のＭＯＳトランジスタにより構成され、
第１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル電圧
Ｖｄｄよりも低い電圧である第２の電圧（低レベル電圧
Ｖｓｓ）を電源電圧として動作する半導体回路は、ソー
スが低レベル電圧Ｖｓｓに接続され、かつ第１の閾値電
圧（高Ｖｔｈ）に設定されたＮチャネル型のＭＯＳトラ
ンジスタ１２と、ソースが低レベル電圧Ｖｓｓに接続さ
れ、ドレインおよびゲートがＭＯＳトランジスタ１２の
ドレインに接続され、かつ第２の閾値電圧（高Ｖｔｈ）
に設定されたＮチャネル型のＭＯＳトランジスタ１４
と、ソースが高レベル電圧Ｖｄｄに接続され、かつ第１
および第２の閾値電圧より低い第３の閾値電圧（低Ｖｔ
ｈ）に設定されたＰチャネル型のＭＯＳトランジスタ３
５と、ソースがＭＯＳトランジスタ３５のドレインに接
続され、かつ第１および第２の閾値電圧より低い第４の
閾値電圧（低Ｖｔｈ）に設定されたＰチャネル型のＭＯ
Ｓトランジスタ２５と、ドレインがＭＯＳトランジスタ
２５のドレインに接続され、ゲートがＭＯＳトランジス
タ２５のゲートに接続され、かつ第１および第２の閾値
電圧より低い第５の閾値電圧（低Ｖｔｈ）に設定された
Ｎチャネル型のＭＯＳトランジスタ２２と、ドレインが
ＭＯＳトランジスタ２５のドレインに接続され、ゲート
がＭＯＳトランジスタ３５のゲートに接続され、かつ第
１および第２の閾値電圧より低い第６の閾値電圧（特に
低Ｖｔｈでなくてもよい）に設定されたＮチャネル型の
ＭＯＳトランジスタ３４と、を備え、ＭＯＳトランジス
タ２２のソースとＭＯＳトランジスタ３４のソースのう
ち少なくとも一方がＭＯＳトランジスタ１２のドレイン
に接続され、ＭＯＳトランジスタ２２、２５、３４、３
５によりＮＯＲ回路を構成することを特徴とする。

【００６４】この請求項１２の発明によれば、低レベル
電圧Ｖｓｓ側から供給される電圧を仮想低電源ノードＶ
Ｌにおいて制御することができ、スタンバイ状態におい
て、ＭＯＳトランジスタ１２のゲートにローレベルの信
号を入力してＭＯＳトランジスタ１２をＯＦＦ状態にす
ることにより、仮想低電源ノードＶＬの電位をＭＯＳト
ランジスタ１４の閾値電圧分だけ高いレベルに引き上げ
ることができ、ＮＯＲ回路の入力（ノードＮ２、Ｎ４）
により、ＭＯＳトランジスタ２５、３５のいずれかがＯ
ＦＦ状態となっても、高レベル電圧Ｖｄｄから供給され
る電流がＯＦＦ状態となったＭＯＳトランジスタ２５、
３５を貫通して低レベル電圧Ｖｓｓに流れ込むことが抑
止され、これによりリーク電流の低減を実現したＮＯＲ
回路を提供することができる。

【００６５】また、請求項１３において、異なる閾値電
圧を有する複数のＭＯＳトランジスタにより構成され、
第１の電圧（高レベル電圧Ｖｄｄ）とこの高レベル電圧
Ｖｄｄよりも低い電圧である第２の電圧（低レベル電圧
Ｖｓｓ）を電源電圧として動作する半導体回路は、ソー
スが低レベル電圧Ｖｓｓに接続され、かつ第１の閾値電
圧（高Ｖｔｈ）に設定されたＮチャネル型のＭＯＳトラ
ンジスタ１２と、ソースがＭＯＳトランジスタ１２のド
レインに接続され、ドレインおよびゲートが低レベル電
圧Ｖｓｓに接続され、かつ第１の閾値電圧より低い第２
の閾値電圧（特に低Ｖｔｈでなくてもよい）に設定され
たＰチャネル型のＭＯＳトランジスタ１３と、ソースが
高レベル電圧Ｖｄｄに接続され、かつ第１の閾値電圧よ
り低い第３の閾値電圧（低Ｖｔｈ）に設定されたＰチャ
ネル型のＭＯＳトランジスタ３５と、ソースがＭＯＳト
ランジスタ３５のドレインに接続され、かつ第１の閾値
電圧より低い第４の閾値電圧（低Ｖｔｈ）に設定された
Ｐチャネル型のＭＯＳトランジスタ２５と、ドレインが
ＭＯＳトランジスタ２５のドレインに接続され、ゲート
がＭＯＳトランジスタ２５のゲートに接続され、かつ第
１の閾値電圧より低い第５の閾値電圧（低Ｖｔｈ）に設
定されたＮチャネル型のＭＯＳトランジスタ２２と、ド
レインがＭＯＳトランジスタ２５のドレインに接続さ
れ、ゲートがＭＯＳトランジスタ３５のゲートに接続さ
れ、かつ第１の閾値電圧より低い第６の閾値電圧（特に
低Ｖｔｈでなくてもよい）に設定された設定されたＮチ
ャネル型のＭＯＳトランジスタ３４と、を備え、ＭＯＳ
トランジスタ２２のソースとＭＯＳトランジスタ３４の
ソースのうち少なくとも一方がＭＯＳトランジスタ１２
のドレインに接続され、ＭＯＳトランジスタ２２、２
５、３４、３５によりＮＯＲ回路を構成することを特徴
とする。

【００６６】この請求項１３の発明によれば、低レベル
電圧Ｖｓｓ側から供給される電圧を仮想低電源ノードＶ
Ｌにおいて制御することができ、スタンバイ状態におい
て、ＭＯＳトランジスタ１２のゲートにローレベルの信
号を入力してＭＯＳトランジスタ１２をＯＦＦ状態にす
ることにより、仮想低電源ノードＶＬの電位をＭＯＳト
ランジスタ１３の閾値電圧分だけ高いレベルに引き上げ
ることができ、ＮＯＲ回路の入力（ノードＮ２、Ｎ４）
により、ＭＯＳトランジスタ２５、３５のいずれかがＯ
ＦＦ状態となっても、高レベル電圧Ｖｄｄから供給され
る電流がＯＦＦ状態となったＭＯＳトランジスタ２５、
３５を貫通して低レベル電圧Ｖｓｓに流れ込むことが抑
止され、これによりリーク電流の低減を実現したＮＯＲ
回路を提供することができる。

【００６７】また、請求項１４において、請求項１〜１
３のいずれか一つに記載の半導体回路は、複数のＭＯＳ
トランジスタ回路（インバータ回路、ＮＡＮＤ回路、Ｎ
ＯＲ回路等）が、第１の電圧（高レベル電圧Ｖｄｄ）ま
たは第２の電圧（低レベル電圧Ｖｓｓ）のうちのいずれ
か一方への接続に代えて、ＭＯＳトランジスタ１２また
は１５のドレインに接続されるので、ＭＯＳトランジス
タ１２およびＭＯＳトランジスタ１３（または１４）に
よって電位制御される仮想低電源ノードＶＬと、ＭＯＳ
トランジスタ１５およびＭＯＳトランジスタ１６（また
は１７）によって電位制御される仮想高電源ノードＶＨ
と、を複数のＭＯＳトランジスタ回路間で共有して利用
することができ、各ＭＯＳトランジスタ回路において生
じるリーク電流を低減することができる。

【００６８】また、請求項１５において、請求項１〜１
４のいずれか一つに記載の半導体回路は、ＭＯＳトラン
ジスタ１２または１５と、ＭＯＳトランジスタ１２また
は１５と同チャネル型のＭＯＳトランジスタ１４または
１７とは、バックゲート効果による高い閾値電圧の設定
を可能にする。

【００６９】また、請求項１６において、異なる閾値電
圧を有する複数のＭＯＳトランジスタによりメモリセル
を構成し、第１の電圧（高レベル電圧Ｖｄｄ）と該第１
の電圧よりも低い第２の電圧（低レベル電圧Ｖｓｓ）を
電源電圧として動作する半導体記憶装置は、メモリセル
が、高レベル電圧Ｖｄｄまたは低レベル電圧Ｖｓｓのう
ちのいずれか一方との接続に代えて、前記請求項１〜１
５のいずれか一つに記載の半導体回路における第１のＭ
ＯＳトランジスタ（ＭＯＳトランジスタ１２または１
５）のドレインに接続されるので、第１のＭＯＳトラン
ジスタのゲートに入力する信号によって、第１のＭＯＳ
トランジスタのドレインに接続される仮想電源ノード
（ＶＬまたはＶＨ）の電位を制御でき、メモリセルを構
成するＭＯＳトランジスタのうちスタンバイ状態におい
てＯＦＦ状態となるＭＯＳトランジスタにおけるリーク
電流を低減させることができるとともに、前記請求項１
〜１５のいずれか一つに記載の半導体回路の構成を共有
することができる。

【００７０】また、請求項１７および１８において、異
なる閾値電圧を有する複数のＭＯＳトランジスタにより
メモリセルを構成し、第１の電圧（高レベル電圧Ｖｄ
ｄ）と該第１の電圧よりも低い第２の電圧（低レベル電
圧Ｖｓｓ）を電源電圧として動作する半導体記憶装置
は、ソースが低レベル電圧Ｖｓｓに接続されたＮチャネ
ル型のＭＯＳトランジスタ１２と、ソースが低レベル電
圧Ｖｓｓに接続され、ドレインおよびゲートがＭＯＳト
ランジスタ１２のドレインに接続された高Ｖｔｈに設定
されたＮチャネル型のＭＯＳトランジスタ１４またはソ
ースがＭＯＳトランジスタ１２のドレインに接続され、
ドレインおよびゲートが低レベル電圧Ｖｓｓに接続され
たＰチャネル型のＭＯＳトランジスタ１３と、ソースが
高レベル電圧Ｖｄｄに接続されたＰチャネル型のＭＯＳ
トランジスタ７５と、ソースがＭＯＳトランジスタ１２
のドレインに接続され、ドレインがＭＯＳトランジスタ
７５のドレインに接続され、ゲートがＭＯＳトランジス
タ７５のゲートに接続されたＮチャネル型のＭＯＳトラ
ンジスタ７４との対により構成される第１のＣＭＯＳイ
ンバータと、ソースが高レベル電圧Ｖｄｄに接続された
Ｐチャネル型のＭＯＳトランジスタ７７と、ソースがＭ
ＯＳトランジスタ１２のドレインに接続され、ドレイン
がＭＯＳトランジスタ７７のドレインおよびＭＯＳトラ
ンジスタ７５のゲートに接続され、ゲートがＭＯＳトラ
ンジスタ７７のゲートおよびＭＯＳトランジスタ７５の
ドレインに接続されたＮチャネル型のＭＯＳトランジス
タ７６との対により構成される第２のＣＭＯＳインバー
タと、ソースがＭＯＳトランジスタ７５のドレインに接
続されたＮチャネル型のデータ転送用ＭＯＳトランジス
タ７０と、第１のＣＭＯＳインバータと第２のＣＭＯＳ
インバータの対によりメモリセルを構成することを特徴
とする。

【００７１】これら請求項１７および１８の発明によれ
ば、スタンバイ状態において、ＭＯＳトランジスタ１２
のゲートにローレベル信号を入力してＭＯＳトランジス
タ１２をＯＦＦ状態にすることにより、データ転送用Ｍ
ＯＳトランジスタ７０のゲート−ソース間電圧にはＭＯ
Ｓトランジスタ１４または１３の閾値電圧分だけ負のオ
ーバードライブがかかり、これによりデータ転送用ＭＯ
Ｓトランジスタ７０におけるリーク電流の発生を抑制す
ることができる。

【００７２】また、請求項１９および２０において、異
なる閾値電圧を有する複数のＭＯＳトランジスタにより
メモリセルを構成し、第１の電圧（高レベル電圧Ｖｄ
ｄ）と該第１の電圧よりも低い第２の電圧（低レベル電
圧Ｖｓｓ）を電源電圧として動作する半導体記憶装置
は、ソースが高レベル電圧Ｖｄｄに接続され、かつ第１
の閾値電圧（高Ｖｔｈ）に設定されたＰチャネル型のＭ
ＯＳトランジスタ１５と、ソースが高レベル電圧Ｖｄｄ
に接続され、ドレインおよびゲートがＭＯＳトランジス
タ１５のドレインに接続されたＰチャネル型のＭＯＳト
ランジスタ１７またはソースがＭＯＳトランジスタ１５
のドレインに接続され、ドレインおよびゲートが高レベ
ル電圧Ｖｄｄに接続されたＮチャネル型のＭＯＳトラン
ジスタ１６と、ソースが低レベル電圧Ｖｓｓに接続され
たＮチャネル型のＭＯＳトランジスタ７４と、ソースが
ＭＯＳトランジスタ１５のドレインに接続され、ドレイ
ンがＭＯＳトランジスタ７４のドレインに接続され、ゲ
ートがＭＯＳトランジスタ７４のゲートに接続されたＰ
チャネル型のＭＯＳトランジスタ７５との対により構成
される第１のＣＭＯＳインバータと、ソースが低レベル
電圧Ｖｓｓに接続されたＮチャネル型のＭＯＳトランジ
スタ７６と、ソースがＭＯＳトランジスタ１５のドレイ
ンに接続され、ドレインがＭＯＳトランジスタ７６のド
レインおよびＭＯＳトランジスタ７４のゲートに接続さ
れ、ゲートがＭＯＳトランジスタ７６のゲートおよびＭ
ＯＳトランジスタ７４のドレインに接続されたＰチャネ
ル型のＭＯＳトランジスタ７７との対により構成される
第２のＣＭＯＳインバータと、ドレインがＭＯＳトラン
ジスタ７４のドレインに接続されたＰチャネル型のデー
タ転送用ＭＯＳトランジスタ７１と、前記第１のＣＭＯ
Ｓインバータと第２のＣＭＯＳインバータの対によりメ
モリセルを構成することを特徴とする。

【００７３】これら請求項１９および２０の発明によれ
ば、スタンバイ状態において、ＭＯＳトランジスタ１５
のゲートにハイレベル信号を入力してＭＯＳトランジス
タ１５をＯＦＦ状態にすることにより、データ転送用Ｍ
ＯＳトランジスタ７１のゲート−ソース間電圧にはＭＯ
Ｓトランジスタ１７または１６の閾値電圧分だけＯＦＦ
方向のオーバードライブがかかり、これによりデータ転
送用ＭＯＳトランジスタ７１におけるリーク電流の発生
を抑制することができる。

【００７４】また、請求項２１において、請求項１７〜
２０のいずれか一つに記載の半導体記憶装置は、ソース
またはドレインがＭＯＳトランジスタ７６のドレインに
接続され、ゲートがデータ転送用ＭＯＳトランジスタ７
０または７１のゲートに接続されたＮチャネル型または
Ｐチャネル型のデータ転送用ＭＯＳトランジスタ７２ま
たは７３を備えているので、スタンバイ状態において、
このデータ転送用ＭＯＳトランジスタ７２または７３に
おけるリーク電流の発生をも抑制することができる。

【００７５】また、請求項２２において、請求項１７〜
２１のいずれか一つに記載の半導体記憶装置は、メモリ
セルへのデータの書き込み時において、メモリセルに対
してデータの書き込みをおこなうための書き込み信号が
入力された際に、仮想電源ノード（ＶＬまたはＶＨ）の
電位を制御するＭＯＳトランジスタ１２または１５をＯ
Ｎ状態にしないことで、書き込みデータを示す信号が電
源ノード（高レベル電圧ＶｄｄまたはＶｓｓ）に一部流
れることで消費される電力を低減させることができる。

【００７６】また、請求項２３において、請求項１７〜
２２のいずれか一つに記載の半導体記憶装置は、ＭＯＳ
トランジスタ１２〜１７、７４〜７７のうち少なくとも
ＭＯＳトランジスタ１２または１５と、ＭＯＳトランジ
スタ１２または１５と同チャネル型のＭＯＳトランジス
タ１４または１７とは、バックゲート効果による高い閾
値電圧の設定を可能にする。

【００７７】

【発明の実施の形態】以下に、本発明にかかる半導体回
路および半導体記憶装置の好適な実施の形態を図面に基
づいて詳細に説明する。なお、この実施の形態によりこ
の発明が限定されるものではない。

【００７８】（実施の形態１）図１は、実施の形態１に
かかる半導体回路の回路構成を示す説明図である。図１
において、実施の形態１にかかる半導体回路は、低レベ
ル電圧Ｖｓｓが電源電圧として供給され、高Ｖｔｈに設
定されたＮチャネル型のＭＯＳトランジスタ１２および
１４と低Ｖｔｈに設定されたＮチャネル型のＭＯＳトラ
ンジスタ２２とから構成される。

【００７９】ＭＯＳトランジスタの閾値電圧を高くまた
は低く設定するには、以下に示す３つの方法が考えら
れ、これらの方法を単独に用いるかあるいは適宜組み合
わせて用いることができる。

【００８０】（１）ＭＯＳトランジスタのチャネル領域
における不純物濃度を、他のＭＯＳトランジスタのチャ
ネル領域における不純物濃度よりも高くまたは低く設定
する。この方法では、Ｐチャネル型、Ｎチャネル型の両
方のＭＯＳトランジスタの閾値電圧を変えることができ
る。

【００８１】（２）通常、Ｎチャネル型のＭＯＳトラン
ジスタのゲート材料としてｎ型の不純物を含む多結晶シ
リコンが用いられているが、Ｎチャネル型のＭＯＳトラ
ンジスタのゲート材料としてｐ型の不純物を含む多結晶
シリコンを用いる。この方法は、Ｎチャネル型のＭＯＳ
トランジスタの閾値電圧を高く設定する場合のみに用い
られる。

【００８２】（３）他のＭＯＳトランジスタのバックゲ
ートに供給されるバイアス電圧と異なる値のバイアス電
圧を、閾値電圧を高くまたは低く設定したいＭＯＳトラ
ンジスタのバックゲートに供給する。

【００８３】具体的に、Ｐチャネル型のＭＯＳトランジ
スタの閾値電圧を高く設定するには、Ｐチャネル型のＭ
ＯＳトランジスタのバックゲートに供給されるバイアス
電圧を、他のＰチャネル型のＭＯＳトランジスタのバッ
クゲートに供給されるバイアス電圧よりも高くする。Ｎ
チャネル型のＭＯＳトランジスタの閾値電圧を高く設定
するには、Ｎチャネル型のＭＯＳトランジスタのバック
ゲートに供給されるバイアス電圧を、他のＮチャネル型
のＭＯＳトランジスタのバックゲートに供給されるバイ
アス電圧よりも低くする。この方法では、バイアス電圧
の値を変えること、すなわちバックゲート効果によっ
て、ＭＯＳトランジスタの閾値電圧を変えることができ
る。

【００８４】図１において、高Ｖｔｈに設定されたＭＯ
Ｓトランジスタ１２は、ソースを低レベル電圧Ｖｓｓに
接続し、ゲートをノードＮ１に接続している。また、高
Ｖｔｈに設定されたＭＯＳトランジスタ１４は、ソース
を低レベル電圧Ｖｓｓに接続し、ドレインとゲートを互
いに接続しており、ダイオード接続されたロードトラン
ジスタとして機能する。また、ＭＯＳトランジスタ１２
のドレインとＭＯＳトランジスタ１４のドレインとは互
いに接続され、その結果、ＭＯＳトランジスタ１２とＭ
ＯＳトランジスタ１４とは並列接続を成している。

【００８５】よって、ＭＯＳトランジスタ１２は、ノー
ドＮ１に入力される信号がハイレベルを示す場合にＯＮ
状態となり、ＭＯＳトランジスタ１２のドレイン側は低
レベル電圧Ｖｓｓと同電位になる。

【００８６】一方、ノードＮ１に入力される信号がロー
レベルを示す場合に、ＭＯＳトランジスタ１２はＯＦＦ
状態となり、ＭＯＳトランジスタ１２のドレイン側は、
低レベル電圧ＶｓｓとＭＯＳトランジスタ１４の負荷に
よって定まる電位となる。

【００８７】このように、ＭＯＳトランジスタ１２とＭ
ＯＳトランジスタ１４からなる対においては、ＭＯＳト
ランジスタ１２のゲートに入力される信号のレベルに応
じて、ＭＯＳトランジスタ１２のドレイン側の電位が制
御される。この電位が与えられるノードは、低レベル電
圧Ｖｓｓを電源電圧として電位制御されることから、以
下において、特に仮想低電源ノードＶＬと称する。

【００８８】図１においては、上記仮想低電源ノードＶ
Ｌに、ＭＯＳトランジスタ１２とＭＯＳトランジスタ１
４のドレインが接続され、さらに、ＭＯＳトランジスタ
２２のソースが接続されている。また、ＭＯＳトランジ
スタ２２は、ゲートをノードＮ２に接続し、ドレインを
ノードＮ３に接続している。

【００８９】したがって、例えば、ＭＯＳトランジスタ
２２のドレインが高レベル電圧Ｖｄｄにプルアップされ
ている場合には、ノードＮ２にハイレベルの信号が入力
されると、ＭＯＳトランジスタ２２はＯＮ状態となり、
仮想低電源ノードＶＬにより与えられる電位をノードＮ
３に出力する。一方、ノードＮ２にローレベルの信号が
入力されると、ＭＯＳトランジスタ２２はＯＦＦ状態と
なり、高レベル電圧Ｖｄｄにより与えられる電位をノー
ドＮ３に出力する。

【００９０】すなわち、図１に示した半導体回路は、ノ
ードＮ２を入力端子とし、ノードＮ３を出力端子とし、
さらに、低レベルの電圧が、仮想低電源ノードＶＬにお
いて供給される回路である。ここで、回路の応答速度を
高めるために、かつ低消費電力化を図るために、ＭＯＳ
トランジスタ２２の閾値電圧Ｖｔｈが低く設定されてい
るが、この低Ｖｔｈ化に伴って、ノードＮ２にローレベ
ルの信号を入力してＭＯＳトランジスタ２２をＯＦＦ状
態にした場合に、ＭＯＳトランジスタ２２においてリー
ク電流が発生してしまう。

【００９１】しかし、ＭＯＳトランジスタ２２がＯＦＦ
状態にあっても、ＭＯＳトランジスタ２２のソースに接
続された仮想低電源ノードＶＬは、ノードＮ１に入力さ
れる信号をローレベルにしてＭＯＳトランジスタ１２を
ＯＦＦ状態にすることによってＭＯＳトランジスタ１４
の閾値電圧Ｖｔｈ分だけ高いレベルに引き上げられ、Ｍ
ＯＳトランジスタ２２のドレイン側から供給される高レ
ベル電圧Ｖｄｄ等によって供給される電流がＭＯＳトラ
ンジスタ２２を貫通して流れること、すなわちリーク電
流の発生を抑制している。

【００９２】また、ＭＯＳトランジスタ１２およびＭＯ
Ｓトランジスタ１４自体においても、閾値電圧Ｖｔｈが
高く設定されているために、リーク電流の発生が抑制さ
れている。

【００９３】さらに、ＭＯＳトランジスタ２２のＯＦＦ
状態、すなわちＭＯＳトランジスタ２２のゲートにロー
レベルの信号が入力されている状態においては、仮想低
電源ノードＶＬによって与えられる高く引き上げられた
レベルの電位が、ＭＯＳトランジスタ２２のソースの電
位となるので、ＭＯＳトランジスタ２２のゲート−ソー
ス間電圧Ｖｇｓは、ＭＯＳトランジスタ１４の閾値電圧
Ｖｔｈ分の負のゲートオーバードライブがかかり、ＭＯ
Ｓトランジスタ２２におけるリーク電流は、十分許容で
きる小さな値を示すことになる。

【００９４】また、ＭＯＳトランジスタ１２に並列接続
される負荷をＭＯＳトランジスタ１４のダイオード接続
によって構成しているので、この半導体回路を製造する
にあたって、従来の半導体製造プロセスを活用でき、バ
ラツキの少ない、安定して動作する半導体回路を提供す
ることができる。

【００９５】図２は、実施の形態１にかかる他の半導体
回路の回路構成を示す説明図である。図２に示す半導体
回路は、図１のダイオード接続されたＮチャネル型のＭ
ＯＳトランジスタ１４に代えて、ダイオード接続された
Ｐチャネル型のＭＯＳトランジスタ１３を、ＭＯＳトラ
ンジスタ１２と並列に接続した点のみが、図１に示した
半導体回路と異なる。なお、この場合、ＭＯＳトランジ
スタ１３の閾値電圧は、構成配置上、通常は高Ｖｔｈに
設定されない。

【００９６】なお、図１と共通する部分には同一符号を
付して、説明を省略する。この半導体回路においても、
図１に示した半導体回路と同様に、高速化および低消費
電力化を実現するとともに、低リーク電流化が図れる。

【００９７】図３は、実施の形態１にかかる他の半導体
回路の回路構成を示す説明図である。図３に示す半導体
回路は、高レベル電圧Ｖｄｄが電源電圧として供給さ
れ、高Ｖｔｈに設定されたＰチャネル型のＭＯＳトラン
ジスタ１５および１７と低Ｖｔｈに設定されたＰチャネ
ル型のＭＯＳトランジスタ２３とから構成される。

【００９８】図３において、高Ｖｔｈに設定されたＭＯ
Ｓトランジスタ１５は、ソースを高レベル電圧Ｖｄｄに
接続し、ゲートをノードＮ１に接続している。また、高
Ｖｔｈに設定されたＭＯＳトランジスタ１７は、ソース
を高レベル電圧Ｖｄｄに接続し、ドレインとゲートを互
いに接続しており、ダイオード接続されたロードトラン
ジスタとして機能する。また、ＭＯＳトランジスタ１５
のドレインとＭＯＳトランジスタ１７のドレインとは互
いに接続され、その結果、ＭＯＳトランジスタ１５とＭ
ＯＳトランジスタ１７とは並列接続を成している。

【００９９】よって、ＭＯＳトランジスタ１５は、ノー
ドＮ１に入力される信号がローレベルを示す場合にＯＮ
状態となり、ＭＯＳトランジスタ１５のドレイン側は高
レベル電圧Ｖｄｄと同電位になる。一方、ＭＯＳトラン
ジスタ１５は、ノードＮ１に入力される信号がハイレベ
ルを示す場合にＯＦＦ状態となり、ＭＯＳトランジスタ
１５のドレイン側は、高レベル電圧ＶｄｄとＭＯＳトラ
ンジスタ１７の負荷によって定まる電位となる。

【０１００】このように、ＭＯＳトランジスタ１５とＭ
ＯＳトランジスタ１７からなる対においては、ＭＯＳト
ランジスタ１５のゲートに入力される信号のレベルに応
じて、ＭＯＳトランジスタ１５のドレイン側の電位が制
御される。この電位が与えられるノードは、高レベル電
圧Ｖｄｄを電源電圧として電位制御されることから、以
下において、特に仮想高電源ノードＶＨと称する。

【０１０１】図３においては、仮想高電源ノードＶＨ
に、ＭＯＳトランジスタ１５とＭＯＳトランジスタ１７
のドレインが接続され、さらに、ＭＯＳトランジスタ２
３のソースが接続されている。また、ＭＯＳトランジス
タ２３は、ゲートをノードＮ２に接続し、ドレインをノ
ードＮ３に接続している。

【０１０２】したがって、例えば、ＭＯＳトランジスタ
２３のドレインが低レベル電圧Ｖｓｓにプルダウンされ
ている場合には、ノードＮ２にローレベルの信号が入力
されると、ＭＯＳトランジスタ２３はＯＮ状態となり、
仮想高電源ノードＶＨにより与えられる電位をノードＮ
３に出力する。一方、ノードＮ２にハイレベルの信号が
入力されると、ＭＯＳトランジスタ２３はＯＦＦ状態と
なり、低レベル電圧Ｖｓｓにより与えられる電位をノー
ドＮ３に出力する。

【０１０３】すなわち、図３に示した半導体回路は、ノ
ードＮ２を入力端子とし、ノードＮ３を出力端子とし、
さらに、高レベルの電圧が、仮想高電源ノードＶＨにお
いて供給される回路である。ここで、回路の応答速度を
高めるため、かつ低消費電力化を図るために、ＭＯＳト
ランジスタ２３の閾値電圧Ｖｔｈが低く設定されてい
る。この低Ｖｔｈ化に伴って、ノードＮ２にハイレベル
の信号を入力してＭＯＳトランジスタ２３をＯＦＦ状態
にした場合に、ＭＯＳトランジスタ２３においてリーク
電流が発生してしまう。

【０１０４】しかし、ＭＯＳトランジスタ２３がＯＦＦ
状態にあっても、ＭＯＳトランジスタ２３のソースに接
続された仮想高電源ノードＶＨは、ノードＮ１に入力さ
れる信号をハイレベルにしてＭＯＳトランジスタ１５を
ＯＦＦ状態にすることによってＭＯＳトランジスタ１７
の閾値電圧Ｖｔｈ分だけ低いレベルに引き下げられ、Ｍ
ＯＳトランジスタ２３のドレイン側から供給される低レ
ベル電圧Ｖｓｓ等に供給される電流がＭＯＳトランジス
タ２３を貫通して流れること、すなわちリーク電流の発
生を抑制している。

【０１０５】また、ＭＯＳトランジスタ１５およびＭＯ
Ｓトランジスタ１７自体においても、閾値電圧Ｖｔｈが
高く設定されているために、リーク電流の発生が抑制さ
れている。

【０１０６】さらに、ＭＯＳトランジスタ２３のＯＦＦ
状態、すなわちＭＯＳトランジスタ２３のゲートにハイ
レベルの信号が入力されている状態においては、仮想高
電源ノードＶＨによって与えられる低く引き下げられた
レベルの電位が、ＭＯＳトランジスタ２３のソースの電
位となるので、ＭＯＳトランジスタ２３のゲート−ソー
ス間電圧Ｖｇｓは、ＭＯＳトランジスタ１７の閾値電圧
Ｖｔｈ分だけＯＦＦ状態方向のゲートオーバードライブ
と同等の作用によって、ＭＯＳトランジスタ２３におけ
るリーク電流は、十分許容できる小さな値を示すことに
なる。

【０１０７】また、ＭＯＳトランジスタ１５に並列接続
される負荷をＭＯＳトランジスタ１７のダイオード接続
によって構成しているので、この半導体回路を製造する
にあたって、従来の半導体製造プロセスを活用でき、バ
ラツキが少なく、安定して動作する半導体回路を提供す
ることができる。

【０１０８】図４は、実施の形態１にかかる他の半導体
回路の回路構成を示す説明図である。図４に示す半導体
回路は、図３のダイオード接続されたＰチャネル型のＭ
ＯＳトランジスタ１７に代えて、ダイオード接続された
Ｎチャネル型のＭＯＳトランジスタ１６を、ＭＯＳトラ
ンジスタ１５と並列に接続した点が、図３に示した半導
体回路と異なる。なお、この場合、ＭＯＳトランジスタ
１６の閾値電圧は、構成配置上、通常は高Ｖｔｈに設定
されない。

【０１０９】なお、図３と共通する部分には同一符号を
付して、その説明を省略する。この半導体回路において
も、図３に示した半導体回路と同様に、高速化および低
消費電力化を実現するとともに、低リーク電流化が図れ
る。

【０１１０】以上に説明した実施の形態１によれば、ソ
ースが電源電圧（Ｖｓｓ、Ｖｄｄ）のいずれか一方が供
給される電源ノードに接続され、かつ閾値電圧が高く設
定されたＭＯＳトランジスタ（１２または１５）と、Ｍ
ＯＳトランジスタ（１２または１５）のドレインと前記
電源ノードとの間においてＭＯＳトランジスタ（１２ま
たは１５）と並列にダイオード接続され、かつ閾値電圧
が高く設定されたＭＯＳトランジスタ（１４または１
７）と、ソースがＭＯＳトランジスタ（１２または１
５）のドレインに接続され、かつ閾値電圧が低く設定さ
れたＭＯＳトランジスタ（２２または２３）と、から半
導体回路を構成し、ＭＯＳトランジスタ（１２または１
５）のドレインおよびＭＯＳトランジスタ（２２または
２３）のソースと接続される仮想電源ノード（ＶＬ、Ｖ
Ｈ）の電位が、ＭＯＳトランジスタ（１２または１５）
のゲートに入力する信号により制御できるので、例え
ば、半導体回路のスタンバイ状態において、ＭＯＳトラ
ンジスタ（２２または２３）のリーク電流を低減させる
ことができる。

【０１１１】また、ＭＯＳトランジスタ（１２または１
５）に並列接続される負荷を、ＭＯＳトランジスタ（１
４または１７）によって構成しているので、従来の半導
体製造プロセスが活用でき、バラツキが少なく、安定し
て動作する半導体回路を提供することができる。

【０１１２】（実施の形態２）つぎに、実施の形態２に
かかる半導体回路について説明する。図５は、実施の形
態２にかかるインバータ回路の回路構成を示す説明図で
ある。図５において、実施の形態２にかかるインバータ
回路は、高レベル電圧Ｖｄｄと低レベル電圧Ｖｓｓが電
源電圧として供給され、図１に示した半導体回路に、低
ＶｔｈのＰチャネル型のＭＯＳトランジスタ２５を追加
し、ＭＯＳトランジスタ２２とＭＯＳトランジスタ２５
とからなる対によりＣＭＯＳインバータを構成するイン
バータ回路である。なお、図１と共通する部分には同一
符号を付して、その説明を省略する。

【０１１３】図５において、ＭＯＳトランジスタ２２の
ドレインは、ノードＮ３に接続されるとともに、ＭＯＳ
トランジスタ２５のソースに接続されている。また、Ｍ
ＯＳトランジスタ２２のゲートは、ノードＮ２に接続さ
れるとともに、ＭＯＳトランジスタ２５のゲートに接続
されている。一方、ＭＯＳトランジスタ２５は、ソース
を高レベル電圧Ｖｄｄに接続している。

【０１１４】よって、ノードＮ２にハイレベルの信号が
入力された場合は、ＭＯＳトランジスタ２５はＯＦＦ状
態に、ＭＯＳトランジスタ２２はＯＮ状態になり、ノー
ドＮ３は仮想低電源ノードＶＬと同電位になる。また、
ノードＮ２にローレベルの信号が入力された場合は、Ｍ
ＯＳトランジスタ２５はＯＮ状態に、ＭＯＳトランジス
タ２２はＯＦＦ状態になり、ノードＮ３は高レベル電圧
Ｖｄｄと同電位になる。

【０１１５】ここで、ノードＮ１にハイレベルの信号が
入力される状態では、ＭＯＳトランジスタ１２がＯＮ状
態となり、仮想低電源ノードＶＬは、低レベル電圧Ｖｓ
ｓと同電位になる。よって、このインバータ回路は、ノ
ードＮ２にハイレベルの信号が入力された場合にノード
Ｎ３にローレベルの信号が出力され、ノードＮ２にロー
レベルの信号が入力された場合にノードＮ３にハイレベ
ルの信号が出力されて、ノードＮ２を入力端子とし、ノ
ードＮ３を出力端子とした通常の反転動作をおこなうイ
ンバータとして機能する。すなわち、ノードＮ１にハイ
レベルの信号が入力される状態は、インバータ回路のア
クティブ状態を示す。

【０１１６】これに対して、ノードＮ１にローレベルの
信号が入力される状態は、インバータ回路のスタンバイ
状態を示し、このスタンバイ状態では、ＭＯＳトランジ
スタ１２がＯＦＦ状態となり、上記実施の形態１におい
て説明したように、仮想低電源ノードＶＬの電位がＭＯ
Ｓトランジスタ１４の高Ｖｔｈ分だけ引き上げられ、ノ
ードＮ２にローレベルの信号が入力されてＭＯＳトラン
ジスタ２２がＯＦＦ状態となっても、ＯＮ状態となった
ＭＯＳトランジスタ２５を介して高レベル電圧Ｖｄｄか
ら供給される電流は、ＭＯＳトランジスタ２２を貫通せ
ず、よって、リーク電流の発生が抑制される。

【０１１７】このように、図５に示したインバータ回路
は、ＭＯＳトランジスタ１２とＭＯＳトランジスタ１４
からなる対によって定められる仮想低電源ノードＶＬ
を、ＭＯＳトランジスタ２２とＭＯＳトランジスタ２５
とからなるＣＭＯＳインバータの低電源ノードとして接
続することにより、ノードＮ１にローレベルの信号を入
力することによるスタンバイ状態において、本来、低Ｖ
ｔｈのＭＯＳトランジスタを用いることによる利点であ
る高速化および低消費電力化を損なわずに、低Ｖｔｈの
ＭＯＳトランジスタ２２におけるリーク電流の発生を抑
制することができる。

【０１１８】また、実施の形態１と同様に、ＭＯＳトラ
ンジスタ１２に並列接続される負荷をＭＯＳトランジス
タ１４のダイオード接続によって構成しているので、従
来の半導体製造プロセスを活用して製造され、バラツキ
が少なく、安定してインバータ動作をおこなえる半導体
回路を提供することができる。

【０１１９】図６は、実施の形態２にかかる他のインバ
ータ回路の回路構成を示す説明図である。図６に示すイ
ンバータ回路は、図５のダイオード接続されたＮチャネ
ル型のＭＯＳトランジスタ１４に代えて、ダイオード接
続されたＰチャネル型のＭＯＳトランジスタ１３を、Ｍ
ＯＳトランジスタ１２と並列に接続した点のみが、図５
に示したインバータ回路と異なる。

【０１２０】なお、図５と共通する部分には同一符号を
付して、その説明を省略する。インバータ回路として構
成されたこの半導体回路においても、図５に示したイン
バータ回路と同様に、高速化および低消費電力化を実現
するとともに、低リーク電流化が図れる。

【０１２１】図７は、実施の形態２にかかる他のインバ
ータ回路の回路構成を示す説明図である。図７におい
て、実施の形態２にかかるインバータ回路は、高レベル
電圧Ｖｄｄと低レベル電圧Ｖｓｓが電源電圧として供給
され、図３に示した半導体回路に、低ＶｔｈのＮチャネ
ル型のＭＯＳトランジスタ２４を追加し、ＭＯＳトラン
ジスタ２３とＭＯＳトランジスタ２４とからなる対によ
りＣＭＯＳインバータを構成するインバータ回路であ
る。なお、図３と共通する部分には同一符号を付して、
その説明を省略する。

【０１２２】図７において、ＭＯＳトランジスタ２３の
ドレインは、ノードＮ３に接続されるとともに、ＭＯＳ
トランジスタ２４のソースに接続されている。また、Ｍ
ＯＳトランジスタ２３のゲートは、ノードＮ２に接続さ
れるとともに、ＭＯＳトランジスタ２４のゲートに接続
されている。一方、ＭＯＳトランジスタ２４は、ソース
を低レベル電圧Ｖｓｓに接続している。

【０１２３】よって、ノードＮ２にローレベルの信号が
入力された場合は、ＭＯＳトランジスタ２４はＯＦＦ状
態に、ＭＯＳトランジスタ２３はＯＮ状態になり、ノー
ドＮ３は仮想高電源ノードＶＨと同電位になる。また、
ノードＮ２にハイレベルの信号が入力された場合は、Ｍ
ＯＳトランジスタ２４はＯＮ状態に、ＭＯＳトランジス
タ２３はＯＦＦ状態になり、ノードＮ３は低レベル電圧
Ｖｓｓと同電位になる。

【０１２４】ここで、ノードＮ１にローレベルの信号が
入力される状態では、ＭＯＳトランジスタ１５がＯＮ状
態となり、仮想高電源ノードＶＨは、高レベル電圧Ｖｄ
ｄと同電位になる。よって、このインバータ回路は、ノ
ードＮ２にハイレベルの信号が入力された場合にノード
Ｎ３にローレベルの信号が出力され、ノードＮ２にロー
レベルの信号が入力された場合にノードＮ３にハイレベ
ルの信号が出力されて、ノードＮ２を入力端子とし、ノ
ードＮ３を出力端子とした通常の反転動作をおこなうイ
ンバータとして機能する。すなわち、ノードＮ１にロー
レベルの信号が入力される状態は、インバータ回路のア
クティブ状態を示す。

【０１２５】これに対して、ノードＮ１にハイレベルの
信号が入力される状態は、インバータ回路のスタンバイ
状態を示し、このスタンバイ状態では、ＭＯＳトランジ
スタ１５がＯＦＦ状態となり、実施の形態１において説
明したように、仮想高電源ノードＶＨの電位がＭＯＳト
ランジスタ１７の高Ｖｔｈ分だけ引き下げられ、ノード
Ｎ２にハイレベルの信号が入力されてＭＯＳトランジス
タ２３がＯＦＦ状態となっても、仮想高電源ノードＶＨ
から供給される電流がＭＯＳトランジスタ２３を貫通し
て、ＯＮ状態となったＭＯＳトランジスタ２４を介して
低レベル電圧Ｖｓｓに流れ込むことはない。すなわち、
ＭＯＳトランジスタ２３において、リーク電流の発生が
抑制される。

【０１２６】このように、図７に示したインバータ回路
は、ＭＯＳトランジスタ１５とＭＯＳトランジスタ１７
からなる対によって定められる仮想高電源ノードＶＨ
を、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２４
とからなるＣＭＯＳインバータの高電源ノードとして接
続することにより、ノードＮ１にハイレベルの信号を入
力することによるスタンバイ状態において、本来、低Ｖ
ｔｈのＭＯＳトランジスタを用いることによる利点であ
る高速化および低消費電力化を損なわずに、低Ｖｔｈの
ＭＯＳトランジスタ２３におけるリーク電流の発生を抑
制することができる。

【０１２７】また、実施の形態１と同様に、ＭＯＳトラ
ンジスタ１５に並列接続される負荷をＭＯＳトランジス
タ１７のダイオード接続によって構成しているので、従
来の半導体製造プロセスを活用して製造され、バラツキ
が少なく、安定してインバータ動作をおこなえる半導体
回路を提供することができる。

【０１２８】図８は、実施の形態２にかかる他のインバ
ータ回路の回路構成を示す説明図である。図８に示すイ
ンバータ回路は、図７のダイオード接続されたＮチャネ
ル型のＭＯＳトランジスタ１７に代えて、ダイオード接
続されたＮチャネル型のＭＯＳトランジスタ１６を、Ｍ
ＯＳトランジスタ１５と並列に接続した点が、図７に示
したインバータ回路と異なる。

【０１２９】なお、図７と共通する部分には同一符号を
付して、その説明を省略する。インバータ回路として構
成されたこの半導体回路においても、図７に示した半導
体回路と同様に、高速化および低消費電力化を実現する
とともに、低リーク電流化が図れる。

【０１３０】以上に説明した実施の形態２によれば、実
施の形態１に示した半導体回路に対して、さらに、ソー
スが高レベル電圧Ｖｄｄまたは低レベル電圧Ｖｓｓに接
続され、ドレインがＭＯＳトランジスタ（２２または２
３）のドレインに接続され、ゲートがＭＯＳトランジス
タ（２２または２３）のゲートに接続され、かつ閾値電
圧が低く設定されたＰチャネル型またはＮチャネル型の
ＭＯＳトランジスタ（２５または２４）を備えてインバ
ータ回路を構成し、ＭＯＳトランジスタ（１２または１
５）のドレインおよびＭＯＳトランジスタ（２２または
２３）のソースと接続される仮想電源ノード（ＶＬ、Ｖ
Ｈ）の電位が、ＭＯＳトランジスタ（１２または１５）
のゲートに入力する信号により制御できるので、インバ
ータ回路のスタンバイ状態において、ＭＯＳトランジス
タ（２２または２３）およびＭＯＳトランジスタ（２５
または２４）のリーク電流を低減させることができる。

【０１３１】また、ＭＯＳトランジスタ（１２または１
５）に並列接続される負荷を、ＭＯＳトランジスタ（１
４または１７）によって構成しているので、従来の半導
体製造プロセスが活用でき、バラツキが少なく、安定し
てインバータ動作をおこなえる半導体回路を提供するこ
とができる。

【０１３２】（実施の形態３）つぎに、実施の形態３に
かかる半導体回路について説明する。図９は、実施の形
態３にかかるＮＡＮＤ回路の回路構成を示す説明図であ
る。図９において、実施の形態３にかかるＮＡＮＤ回路
は、高レベル電圧Ｖｄｄと低レベル電圧Ｖｓｓが電源電
圧として供給され、図１に示した半導体回路に、低Ｖｔ
ｈのＮチャネル型のＭＯＳトランジスタ２６と、低Ｖｔ
ｈのＰチャネル型のＭＯＳトランジスタ２７と、低Ｖｔ
ｈのＰチャネル型のＭＯＳトランジスタ２９とを追加
し、ＭＯＳトランジスタ２２、２６、２７、２９からな
る構成によってＮＡＮＤ演算処理をおこなうＮＡＮＤ回
路である。なお、図１と共通する部分には同一符号を付
して、その説明を省略する。

【０１３３】図９において、ＭＯＳトランジスタ２２の
ゲートは、ノードＮ２に接続されるとともに、ＭＯＳト
ランジスタ２９のゲートに接続されている。また、ＭＯ
Ｓトランジスタ２２のドレインは、ＭＯＳトランジスタ
２６のソースに接続されている。

【０１３４】また、ＭＯＳトランジスタ２６は、ドレイ
ンをＭＯＳトランジスタ２７のドレインに接続するとと
もにノードＮ５に接続し、ゲートをＭＯＳトランジスタ
２７のゲートに接続するとともにノードＮ４に接続して
いる。ＭＯＳトランジスタ２７のソースは、高レベル電
圧Ｖｄｄに接続している。また、ＭＯＳトランジスタ２
９は、ソースを高レベル電圧Ｖｄｄに接続し、ドレイン
をノードＮ５に接続している。

【０１３５】よって、ノードＮ２とノードＮ４にともに
ハイレベルの信号が入力された場合は、ＭＯＳトランジ
スタ２２はＯＮ状態に、ＭＯＳトランジスタ２６はＯＮ
状態に、ＭＯＳトランジスタ２７はＯＦＦ状態になり、
また、ＭＯＳトランジスタ２９はＯＦＦ状態になって、
ノードＮ５は仮想低電源ノードＶＬと同電位になる。

【０１３６】また、ノードＮ２にハイレベルの信号が入
力され、ノードＮ４にローレベルの信号が入力された場
合は、ＭＯＳトランジスタ２２はＯＮ状態に、ＭＯＳト
ランジスタ２６はＯＦＦ状態に、ＭＯＳトランジスタ２
７はＯＮ状態になり、また、ＭＯＳトランジスタ２９は
ＯＦＦ状態になって、ノードＮ５は高レベル電圧Ｖｄｄ
と同電位になる。

【０１３７】ノードＮ２にローレベルの信号が入力さ
れ、ノードＮ４にハイレベルの信号が入力された場合
は、ＭＯＳトランジスタ２２はＯＦＦ状態に、ＭＯＳト
ランジスタ２６はＯＮ状態に、ＭＯＳトランジスタ２７
はＯＦＦ状態になり、また、ＭＯＳトランジスタ２９は
ＯＮ状態になって、ノードＮ５は高レベル電圧Ｖｄｄと
同電位になる。

【０１３８】また、ノードＮ２とノードＮ４にともにロ
ーレベルの信号が入力された場合は、ＭＯＳトランジス
タ２２はＯＦＦ状態に、ＭＯＳトランジスタ２６はＯＦ
Ｆ状態に、ＭＯＳトランジスタ２７はＯＮ状態になり、
また、ＭＯＳトランジスタ２９はＯＮ状態になって、ノ
ードＮ５は高レベル電圧Ｖｄｄと同電位になる。

【０１３９】ここで、ノードＮ１にハイレベルの信号が
入力される状態では、ＭＯＳトランジスタ１２がＯＮ状
態となり、仮想低電源ノードＶＬは、低レベル電圧Ｖｓ
ｓと同電位になる。よって、このＮＡＮＤ回路は、ノー
ドＮ２およびノードＮ４を入力端子とし、ノードＮ５を
出力端子とした通常のＮＡＮＤ演算をおこなうＮＡＮＤ
回路として機能する。すなわち、ノードＮ１にハイレベ
ルの信号が入力される状態は、ＮＡＮＤ回路のアクティ
ブ状態を示す。

【０１４０】これに対して、ノードＮ１にローレベルの
信号が入力される状態は、ＮＡＮＤ回路のスタンバイ状
態を示し、このスタンバイ状態では、ＭＯＳトランジス
タ１２がＯＦＦ状態となり、上記実施の形態１において
説明したように、仮想低電源ノードＶＬの電位がＭＯＳ
トランジスタ１４の高Ｖｔｈ分だけ引き上げられ、ＭＯ
Ｓトランジスタ２２、２６のいずれかがＯＦＦ状態とな
ったしても、高レベル電圧Ｖｄｄから供給される電流が
ＯＦＦ状態となったＭＯＳトランジスタを貫通して仮想
低電源ノードＶＬに流れ込むことはない。すなわち、Ｍ
ＯＳトランジスタ２２、２６において、リーク電流の発
生が抑制される。

【０１４１】このように、図９に示したＮＡＮＤ回路
は、ＭＯＳトランジスタ１２とＭＯＳトランジスタ１４
からなる対によって定められる仮想低電源ノードＶＬ
を、ＭＯＳトランジスタ２２、２６、２７、２９からな
るＮＡＮＤ演算をおこなう構成の低電源ノードとして接
続することにより、ノードＮ１にローレベルの信号を入
力することによるスタンバイ状態において、本来、低Ｖ
ｔｈのＭＯＳトランジスタを用いることによる利点であ
る、高速化および低消費電力化を損なわずに、低Ｖｔｈ
のＭＯＳトランジスタ２２、２６におけるリーク電流の
発生を抑制することができる。

【０１４２】また、実施の形態１と同様に、ＭＯＳトラ
ンジスタ１２に並列接続される負荷をＭＯＳトランジス
タ１４のダイオード接続によって構成しているので、従
来の半導体製造プロセスを活用して製造され、バラツキ
が少なく、安定してＮＡＮＤ演算処理をおこなえる半導
体回路を提供することができる。

【０１４３】図１０は、実施の形態３にかかる他のＮＡ
ＮＤ回路の回路構成を示す説明図である。図１０に示す
ＮＡＮＤ回路は、図９のダイオード接続されたＮチャネ
ル型のＭＯＳトランジスタ１４に代えて、ダイオード接
続されたＰチャネル型のＭＯＳトランジスタ１３を、Ｍ
ＯＳトランジスタ１２と並列に接続した点のみが、図９
に示したＮＡＮＤ回路と異なる。

【０１４４】なお、図９と共通する部分には同一符号を
付して、その説明を省略する。ＮＡＮＤ回路として構成
されたこの半導体回路においても、図９に示したＮＡＮ
Ｄ回路と同様に、高速化および低消費電力化を実現する
とともに、低リーク電流化を図ることができる。

【０１４５】図１１は、実施の形態３にかかる他のＮＡ
ＮＤ回路の回路構成を示す説明図である。図１１におい
て、実施の形態３にかかるＮＡＮＤ回路は、高レベル電
圧Ｖｄｄと低レベル電圧Ｖｓｓが電源電圧として供給さ
れ、図３に示した半導体回路に、低ＶｔｈのＮチャネル
型のＭＯＳトランジスタ２４と、低ＶｔｈのＮチャネル
型のＭＯＳトランジスタ２８と、Ｐチャネル型のＭＯＳ
トランジスタ３１とを追加し、ＭＯＳトランジスタ２
３、２４、２８、３１からなる構成によってＮＡＮＤ演
算処理をおこなうＮＡＮＤ回路である。なお、図３と共
通する部分には同一符号を付して、その説明を省略す
る。

【０１４６】図１１において、ＭＯＳトランジスタ２３
のゲートは、ノードＮ２に接続されるとともに、ＭＯＳ
トランジスタ２４のゲートに接続されている。また、Ｍ
ＯＳトランジスタ２３のドレインは、ＭＯＳトランジス
タ２４のドレインに接続されるとともにノードＮ５に接
続されている。

【０１４７】ＭＯＳトランジスタ２４のソースは、ＭＯ
Ｓトランジスタ２８のドレインに接続されている。ＭＯ
Ｓトランジスタ２８は、ソースを低レベル電圧Ｖｓｓに
接続し、ゲートをノードＮ４に接続するとともにＭＯＳ
トランジスタ３１のゲートに接続している。ＭＯＳトラ
ンジスタ３１は、ソースを高レベル電圧Ｖｄｄに接続
し、ドレインをノードＮ５に接続している。

【０１４８】よって、ノードＮ２とノードＮ４にともに
ハイレベルの信号が入力された場合は、ＭＯＳトランジ
スタ２３はＯＦＦ状態に、ＭＯＳトランジスタ２４はＯ
Ｎ状態に、ＭＯＳトランジスタ２８はＯＮ状態になり、
また、ＭＯＳトランジスタ３１はＯＦＦ状態になって、
ノードＮ５は低レベル電圧Ｖｓｓと同電位になる。

【０１４９】また、ノードＮ２にハイレベルの信号が入
力され、ノードＮ４にローレベルの信号が入力された場
合は、ＭＯＳトランジスタ２３はＯＮ状態に、ＭＯＳト
ランジスタ２４はＯＦＦ状態に、ＭＯＳトランジスタ２
８はＯＦＦ状態になり、また、ＭＯＳトランジスタ３１
はＯＮ状態になって、ノードＮ５は高レベル電圧Ｖｄｄ
と同電位になる。

【０１５０】ノードＮ２にローレベルの信号が入力さ
れ、ノードＮ４にハイレベルの信号が入力された場合
は、ＭＯＳトランジスタ２３はＯＮ状態に、ＭＯＳトラ
ンジスタ２４はＯＦＦ状態に、ＭＯＳトランジスタ２７
はＯＮ状態になり、また、ＭＯＳトランジスタ２９はＯ
ＦＦ状態になって、ノードＮ５は仮想高電源ノードＶＨ
と同電位になる。

【０１５１】また、ノードＮ２とノードＮ４にともにロ
ーレベルの信号が入力された場合は、ＭＯＳトランジス
タ２３はＯＮ状態に、ＭＯＳトランジスタ２４はＯＦＦ
状態に、ＭＯＳトランジスタ２８はＯＦＦ状態になり、
また、ＭＯＳトランジスタ３１はＯＮ状態になって、ノ
ードＮ５は高レベル電圧Ｖｄｄと同電位になる。

【０１５２】ここで、ノードＮ１にローレベルの信号が
入力される状態では、ＭＯＳトランジスタ１５がＯＮ状
態となり、仮想高電源ノードＶＨは、高レベル電圧Ｖｄ
ｄと同電位になる。よって、このＮＡＮＤ回路は、ノー
ドＮ２およびノードＮ４を入力端子とし、ノードＮ５を
出力端子とした通常のＮＡＮＤ演算をおこなうＮＡＮＤ
回路として機能する。すなわち、ノードＮ１にローレベ
ルの信号が入力される状態は、ＮＡＮＤ回路のアクティ
ブ状態を示す。

【０１５３】これに対して、ノードＮ１にハイレベルの
信号が入力される状態は、ＮＡＮＤ回路のスタンバイ状
態を示し、このスタンバイ状態では、ＭＯＳトランジス
タ１５がＯＦＦ状態となり、上記実施の形態１において
説明したように、仮想高電源ノードＶＨの電位がＭＯＳ
トランジスタ１７の高Ｖｔｈ分だけ引き下げられ、ＭＯ
Ｓトランジスタ２３がＯＦＦ状態となったしても、高レ
ベル電圧Ｖｄｄから供給される電流がＭＯＳトランジス
タ２３を貫通して低レベル電圧Ｖｓｓに流れ込むことは
ない。すなわち、ＭＯＳトランジスタ２３において、リ
ーク電流の発生が抑制される。

【０１５４】このように、図１１に示したＮＡＮＤ回路
は、ＭＯＳトランジスタ１５とＭＯＳトランジスタ１７
からなる対によって定められる仮想高電源ノードＶＨ
を、ＭＯＳトランジスタ２３、２４、２８、３１からな
るＮＡＮＤ演算をおこなう構成の高電源ノードとして接
続することにより、ノードＮ１にハイレベルの信号を入
力することによるスタンバイ状態において、本来、低Ｖ
ｔｈのＭＯＳトランジスタを用いることによる利点であ
る高速化および低消費電力化を損なわずに、低Ｖｔｈの
ＭＯＳトランジスタ２３におけるリーク電流の発生を抑
制することができる。

【０１５５】また、実施の形態１と同様に、ＭＯＳトラ
ンジスタ１５に並列接続される負荷をＭＯＳトランジス
タ１７のダイオード接続によって構成しているので、従
来の半導体製造プロセスを活用して製造され、バラツキ
が少なく、安定してＮＡＮＤ演算処理をおこなえる半導
体回路を提供することができる。

【０１５６】なお、図１１に示したＮＡＮＤ回路におい
ては、ＭＯＳトランジスタ３１のソースが高レベル電圧
Ｖｄｄに固定されて接続されているため、スタンバイ状
態における低リーク電流化の効果は、ＭＯＳトランジス
タ２３に対してのみ及ぼされる。そこで、ＭＯＳトラン
ジスタ３１のソースもまた、仮想高電源ノードＶＨに接
続することで、ＭＯＳトランジスタ２３、２４、２８、
３１のいずれかがＯＦＦ状態となった場合に、ＯＦＦ状
態となったＭＯＳトランジスタにおいて、リーク電流の
低減を図ることができる。

【０１５７】また、ＭＯＳトランジスタ２３のソースに
高レベル電圧Ｖｄｄを接続し、ＭＯＳトランジスタ３１
のソースに仮想高電源ノードＶＨを接続することもでき
るが、この場合は、ＭＯＳトランジスタ３１に対しての
み低リーク電流化の効果が及ぼされる。

【０１５８】図１２は、実施の形態３にかかる他のＮＡ
ＮＤ回路の回路構成を示す説明図である。図１２に示す
ＮＡＮＤ回路は、図１１のダイオード接続されたＰチャ
ネル型のＭＯＳトランジスタ１７に代えて、ダイオード
接続されたＮチャネル型のＭＯＳトランジスタ１６を、
ＭＯＳトランジスタ１５と並列に接続した点のみが、図
１１に示したＮＡＮＤ回路と異なる。

【０１５９】なお、図１１と共通する部分には同一符号
を付して、その説明を省略する。ＮＡＮＤ回路として構
成されたこの半導体回路においても、図１１に示したＮ
ＡＮＤ回路と同様に、高速化および低消費電力化を実現
するとともに、低リーク電流化を図ることができる。

【０１６０】以上に説明した実施の形態３によれば、実
施の形態１に示した半導体回路に対して、さらに、ソー
スがＭＯＳトランジスタ（２２または２３）のドレイン
に接続され、かつ閾値電圧が低く設定されたＮチャネル
型のＭＯＳトランジスタ（２６または２４）と、ソース
が高レベル電圧Ｖｄｄまたは低レベル電圧Ｖｓｓに接続
され、ドレインがＭＯＳトランジスタ（２６または２
４）のドレインに接続され、ゲートがＭＯＳトランジス
タ（２６または２４）のゲートに接続され、かつ閾値電
圧が低く設定されたＰチャネル型またはＮチャネル型の
ＭＯＳトランジスタ（２７または２８）と、ソースが高
レベル電圧Ｖｄｄに接続され、ドレインがＭＯＳトラン
ジスタ（２６または２４）のドレインに接続され、ゲー
トがＭＯＳトランジスタ（２２または２３）のゲートに
接続され、かつ閾値電圧が低く設定されたＰチャネル型
のＭＯＳトランジスタ（２９または３１）と、を備えて
ＮＡＮＤ回路を構成し、ＭＯＳトランジスタ（１２また
は１５）のドレインおよびＭＯＳトランジスタ（２２ま
たは２３）のソースと接続される仮想電源ノード（Ｖ
Ｌ、ＶＨ）の電位が、ＭＯＳトランジスタ（１２または
１５）のゲートに入力する信号により制御できるので、
ＮＡＮＤ回路のスタンバイ状態において、ＭＯＳトラン
ジスタ（２２または２３）、ＭＯＳトランジスタ（２６
または２４）、ＭＯＳトランジスタ（２７または２
８）、ＭＯＳトランジスタ（２９または３１）の少なく
とも１つのリーク電流を低減させることができる。

【０１６１】また、ＭＯＳトランジスタ（１２または１
５）に並列接続される負荷を、ＭＯＳトランジスタ（１
４または１７）によって構成しているので、従来の半導
体製造プロセスが活用でき、バラツキが少なく、安定し
てＮＡＮＤ演算処理をおこなえる半導体回路を提供する
ことができる。

【０１６２】（実施の形態４）つぎに、実施の形態４に
かかる半導体回路について説明する。図１３は、実施の
形態４にかかるＮＯＲ回路の回路構成を示す説明図であ
る。図１３において、実施の形態４にかかるＮＯＲ回路
は、高レベル電圧Ｖｄｄと低レベル電圧Ｖｓｓが電源電
圧として供給され、図１に示した半導体回路に、低Ｖｔ
ｈのＰチャネル型のＭＯＳトランジスタ２５と、低Ｖｔ
ｈのＰチャネル型のＭＯＳトランジスタ３５と、Ｎチャ
ネル型のＭＯＳトランジスタ３４とを追加し、ＭＯＳト
ランジスタ２２、２５、３４、３５からなる構成によっ
てＮＯＲ演算処理をおこなうＮＯＲ回路である。なお、
図１と共通する部分には同一符号を付して、その説明を
省略する。

【０１６３】図１３において、ＭＯＳトランジスタ２２
のゲートは、ノードＮ２に接続されるとともに、ＭＯＳ
トランジスタ２５のゲートに接続されている。また、Ｍ
ＯＳトランジスタ２２のドレインは、ＭＯＳトランジス
タ２５のドレインに接続されるとともにノードＮ５に接
続されている。

【０１６４】また、ＭＯＳトランジスタ２５のソース
は、ＭＯＳトランジスタ３５のドレインに接続されてい
る。ＭＯＳトランジスタ３５は、ゲートをノードＮ４に
接続するとともにＭＯＳトランジスタ３４のゲートに接
続し、ソースを高レベル電圧Ｖｄｄに接続している。ま
た、ＭＯＳトランジスタ３４は、ソースをノードＮ５に
接続し、ドレインを低レベル電圧Ｖｓｓに接続してい
る。

【０１６５】よって、ノードＮ２とノードＮ４にともに
ハイレベルの信号が入力された場合は、ＭＯＳトランジ
スタ２２はＯＮ状態に、ＭＯＳトランジスタ２５はＯＦ
Ｆ状態に、ＭＯＳトランジスタ３５はＯＦＦ状態にな
り、また、ＭＯＳトランジスタ３４はＯＮ状態になっ
て、ノードＮ５は低レベル電圧Ｖｓｓと同電位になる。

【０１６６】また、ノードＮ２にハイレベルの信号が入
力され、ノードＮ４にローレベルの信号が入力された場
合は、ＭＯＳトランジスタ２２はＯＮ状態に、ＭＯＳト
ランジスタ２５はＯＦＦ状態に、ＭＯＳトランジスタ３
５はＯＮ状態になり、また、ＭＯＳトランジスタ３４は
ＯＦＦ状態になって、ノードＮ５は仮想低電源ノードＶ
Ｌと同電位になる。

【０１６７】また、ノードＮ２にローレベルの信号が入
力され、ノードＮ４にハイレベルの信号が入力された場
合は、ＭＯＳトランジスタ２２はＯＦＦ状態に、ＭＯＳ
トランジスタ２５はＯＮ状態に、ＭＯＳトランジスタ３
５はＯＦＦ状態になり、また、ＭＯＳトランジスタ３４
はＯＮ状態になって、ノードＮ５は低レベル電圧Ｖｓｓ
と同電位になる。

【０１６８】また、ノードＮ２とノードＮ４にともにロ
ーレベルの信号が入力された場合は、ＭＯＳトランジス
タ２２はＯＦＦ状態に、ＭＯＳトランジスタ２５はＯＮ
状態に、ＭＯＳトランジスタ３５はＯＮ状態になり、ま
た、ＭＯＳトランジスタ３４はＯＦＦ状態になって、ノ
ードＮ５は高レベル電圧Ｖｄｄと同電位になる。

【０１６９】ここで、ノードＮ１にハイレベルの信号が
入力される状態では、ＭＯＳトランジスタ１２がＯＮ状
態となり、仮想低電源ノードＶＬは、低レベル電圧Ｖｓ
ｓと同電位になる。よって、このＮＯＲ回路は、ノード
Ｎ２およびノードＮ４を入力端子とし、ノードＮ５を出
力端子とした通常のＮＯＲ演算をおこなうＮＯＲ回路と
して機能する。すなわち、ノードＮ１にハイレベルの信
号が入力される状態は、ＮＯＲ回路のアクティブ状態を
示す。

【０１７０】これに対して、ノードＮ１にローレベルの
信号が入力される状態は、ＮＯＲ回路のスタンバイ状態
を示し、このスタンバイ状態では、ＭＯＳトランジスタ
１２がＯＦＦ状態となり、実施の形態１において説明し
たように、仮想低電源ノードＶＬの電位がＭＯＳトラン
ジスタ１４の高Ｖｔｈ分だけ引き上げられ、ＭＯＳトラ
ンジスタ２２がＯＦＦ状態となったしても、高レベル電
圧Ｖｄｄから供給される電流がＭＯＳトランジスタ２２
を貫通して仮想低電源ノードＶＬに流れ込むことはな
い。すなわち、ＭＯＳトランジスタ２２において、リー
ク電流の発生が抑制される。

【０１７１】このように、図１３に示したＮＯＲ回路
は、ＭＯＳトランジスタ１２とＭＯＳトランジスタ１４
からなる対によって定められる仮想低電源ノードＶＬ
を、ＭＯＳトランジスタ２２、２５、３４、３５からな
るＮＯＲ演算をおこなう構成の低電源ノードとして接続
することにより、ノードＮ１にローレベルの信号を入力
することによるスタンバイ状態において、本来、来低Ｖ
ｔｈのＭＯＳトランジスタを用いることによる利点であ
る高速化および低消費電力化を損なわずに、低Ｖｔｈの
ＭＯＳトランジスタ２２におけるリーク電流の発生を抑
制することができる。

【０１７２】また、実施の形態１と同様に、ＭＯＳトラ
ンジスタ１２に並列接続される負荷をＭＯＳトランジス
タ１４のダイオード接続によって構成しているので、従
来の半導体製造プロセスを活用して製造され、バラツキ
の少ない、安定してＮＯＲ演算処理をおこなえる半導体
回路を提供することができる。

【０１７３】なお、図１３に示したＮＯＲ回路において
は、ＭＯＳトランジスタ３４のソースが低レベル電圧Ｖ
ｓｓに固定されて接続されているため、スタンバイ状態
における低リーク電流化の効果は、ＭＯＳトランジスタ
２２に対してのみ及ぼされる。そこで、ＭＯＳトランジ
スタ３４のソースもまた、仮想低電源ノードＶＬに接続
することで、ＭＯＳトランジスタ２２、２５、３４、３
５のいずれかがＯＦＦ状態となった場合に、ＯＦＦ状態
となったＭＯＳトランジスタにおいて、リーク電流の低
減を図ることができる。

【０１７４】また、ＭＯＳトランジスタ２２のソースに
低レベル電圧Ｖｓｓを接続し、ＭＯＳトランジスタ３４
のソースに仮想低電源ノードＶＬを接続することもでき
るが、この場合は、ＭＯＳトランジスタ３４に対しての
み低リーク電流化の効果が及ぼされる。

【０１７５】図１４は、実施の形態４にかかる他のＮＯ
Ｒ回路の回路構成を示す説明図である。図１４に示すＮ
ＯＲ回路は、図１３のダイオード接続されたＮチャネル
型のＭＯＳトランジスタ１４に代えて、ダイオード接続
されたＰチャネル型のＭＯＳトランジスタ１３を、ＭＯ
Ｓトランジスタ１２と並列に接続した点のみが、図１３
に示したＮＯＲ回路と異なる。なお、図１３と共通する
部分には同一符号を付して、その説明を省略する。ＮＯ
Ｒ回路として構成されたこの半導体回路においても、図
１３に示したＮＯＲ回路と同様に、高速化および低消費
電力化を実現するとともに、低リーク電流化を図ること
ができる。

【０１７６】図１５は、実施の形態４にかかる他のＮＯ
Ｒ回路の回路構成を示す説明図である。図１５におい
て、実施の形態４にかかるＮＯＲ回路は、高レベル電圧
Ｖｄｄと低レベル電圧Ｖｓｓが電源電圧として供給さ
れ、図３に示した半導体回路に、低ＶｔｈのＰチャネル
型のＭＯＳトランジスタ３３と、低ＶｔｈのＮチャネル
型のＭＯＳトランジスタ３０と、低ＶｔｈのＮチャネル
型のＭＯＳトランジスタ３２とを追加し、ＭＯＳトラン
ジスタ２３、３０、３２、３３からなる構成によってＮ
ＯＲ演算処理をおこなうＮＯＲ回路である。なお、図３
と共通する部分には同一符号を付して、その説明を省略
する。

【０１７７】図１５において、ＭＯＳトランジスタ２３
のゲートは、ノードＮ２に接続されるとともに、ＭＯＳ
トランジスタ３２のゲートに接続されている。また、Ｍ
ＯＳトランジスタ２３のドレインは、ＭＯＳトランジス
タ３３のソースに接続されている。ＭＯＳトランジスタ
３３は、ゲートをノードＮ４に接続し、ドレインをノー
ドＮ５に接続するとともにＭＯＳトランジスタ３０のド
レインに接続している。ＭＯＳトランジスタ３０は、ゲ
ートをＭＯＳトランジスタ３３のゲートに接続し、ソー
スを低レベル電圧Ｖｓｓに接続している。ＭＯＳトラン
ジスタ３２は、ソースを低レベル電圧Ｖｓｓに接続し、
ドレインをノードＮ５に接続している。

【０１７８】よって、ノードＮ２とノードＮ４にともに
ハイレベルの信号が入力された場合は、ＭＯＳトランジ
スタ２３はＯＦＦ状態に、ＭＯＳトランジスタ３３はＯ
ＦＦ状態に、ＭＯＳトランジスタ３０はＯＮ状態にな
り、また、ＭＯＳトランジスタ３２はＯＮ状態になっ
て、ノードＮ５は低レベル電圧Ｖｓｓと同電位になる。

【０１７９】また、ノードＮ２にハイレベルの信号が入
力され、ノードＮ４にローレベルの信号が入力された場
合は、ＭＯＳトランジスタ２３はＯＦＦ状態に、ＭＯＳ
トランジスタ３３はＯＮ状態に、ＭＯＳトランジスタ３
０はＯＦＦ状態になり、また、ＭＯＳトランジスタ３２
はＯＮ状態になって、ノードＮ５は低レベル電圧Ｖｓｓ
と同電位になる。

【０１８０】また、ノードＮ２にローレベルの信号が入
力され、ノードＮ４にハイレベルの信号が入力された場
合は、ＭＯＳトランジスタ２３はＯＮ状態に、ＭＯＳト
ランジスタ３３はＯＦＦ状態に、ＭＯＳトランジスタ３
０はＯＮ状態になり、また、ＭＯＳトランジスタ３２は
ＯＦＦ状態になって、ノードＮ５は低レベル電圧Ｖｓｓ
と同電位になる。

【０１８１】また、ノードＮ２とノードＮ４にともにロ
ーレベルの信号が入力された場合は、ＭＯＳトランジス
タ２３はＯＮ状態に、ＭＯＳトランジスタ３３はＯＮ状
態に、ＭＯＳトランジスタ３０はＯＦＦ状態になり、ま
た、ＭＯＳトランジスタ３２はＯＦＦ状態になって、ノ
ードＮ５は仮想高電源ノードＶＨと同電位になる。

【０１８２】ここで、ノードＮ１にローレベルの信号が
入力される状態では、ＭＯＳトランジスタ１５がＯＮ状
態となり、仮想高電源ノードＶＨは、高レベル電圧Ｖｄ
ｄと同電位になる。よって、このＮＯＲ回路は、ノード
Ｎ２およびノードＮ４を入力端子とし、ノードＮ５を出
力端子とした通常のＮＯＲ演算をおこなうＮＯＲ回路と
して機能する。すなわち、ノードＮ１にローレベルの信
号が入力される状態は、ＮＯＲ回路のアクティブ状態を
示す。

【０１８３】これに対して、ノードＮ１にハイレベルの
信号が入力される状態は、ＮＯＲ回路のスタンバイ状態
を示し、このスタンバイ状態では、ＭＯＳトランジスタ
１５がＯＦＦ状態となり、実施の形態１において説明し
たように、仮想高電源ノードＶＨの電位がＭＯＳトラン
ジスタ１７の高Ｖｔｈ分だけ引き下げられ、ＭＯＳトラ
ンジスタ２３、３０のいずれかがＯＦＦ状態となったし
ても、高レベル電圧Ｖｄｄから供給される電流がＯＦＦ
状態となったＭＯＳトランジスタを貫通して低レベル電
圧Ｖｓｓに流れ込むことはない。すなわち、ＭＯＳトラ
ンジスタ２３、３０において、リーク電流の発生が抑制
される。

【０１８４】このように、図１５に示したＮＯＲ回路
は、ＭＯＳトランジスタ１５とＭＯＳトランジスタ１７
からなる対によって定められる仮想高電源ノードＶＨ
を、ＭＯＳトランジスタ２３、３０、３２、３３からな
るＮＯＲ演算をおこなう構成の高電源ノードとして接続
することにより、ノードＮ１にハイレベルの信号を入力
することによるスタンバイ状態において、本来、低Ｖｔ
ｈのＭＯＳトランジスタを用いることによる利点である
高速化および低消費電力化を損なわずに、低ＶｔｈのＭ
ＯＳトランジスタ２３、３０におけるリーク電流の発生
を抑制することができる。

【０１８５】また、実施の形態１と同様に、ＭＯＳトラ
ンジスタ１５に並列接続される負荷をＭＯＳトランジス
タ１７のダイオード接続によって構成しているので、従
来の半導体製造プロセスを活用して製造され、バラツキ
の少ない、安定してＮＯＲ演算処理をおこなえる半導体
回路を提供することができる。

【０１８６】図１６は、実施の形態４にかかる他のＮＯ
Ｒ回路の回路構成を示す説明図である。図１６に示すＮ
ＯＲ回路は、図１５のダイオード接続されたＰチャネル
型のＭＯＳトランジスタ１７に代えて、ダイオード接続
されたＮチャネル型のＭＯＳトランジスタ１６を、ＭＯ
Ｓトランジスタ１５と並列に接続した点のみが、図１５
に示したＮＯＲ回路と異なる。

【０１８７】なお、図１５と共通する部分には同一符号
を付して、その説明を省略する。ＮＯＲ回路として構成
されたこの半導体回路においても、図１５に示したＮＯ
Ｒ回路と同様に、高速化および低消費電力化を実現する
とともに、低リーク電流化が図れる。

【０１８８】以上に説明した実施の形態４によれば、実
施の形態１に示した半導体回路に対して、さらに、ソー
スがＭＯＳトランジスタ（２２または２３）のドレイン
に接続され、かつ閾値電圧が低く設定されたＰチャネル
型のＭＯＳトランジスタ（２５または３３）と、ソース
が高レベル電圧Ｖｄｄまたは低レベル電圧Ｖｓｓに接続
され、ドレインがＭＯＳトランジスタ（２５または３
３）のドレインに接続され、ゲートがＭＯＳトランジス
タ（２５または３３）のゲートに接続され、かつ閾値電
圧が低く設定されたＰチャネル型またはＮチャネル型の
ＭＯＳトランジスタ（３５または３０）と、ソースが低
レベル電圧Ｖｓｓに接続され、ドレインがＭＯＳトラン
ジスタ（２５または３３）のドレインに接続され、ゲー
トがＭＯＳトランジスタ（２２または２３）のゲートに
接続され、かつ閾値電圧が低く設定されたＮチャネル型
のＭＯＳトランジスタ（３４または３２）と、を備えて
ＮＯＲ回路を構成し、ＭＯＳトランジスタ（１２または
１５）のドレインおよびＭＯＳトランジスタ（２２また
は２３）のソースと接続される仮想電源ノード（ＶＬ、
ＶＨ）の電位が、ＭＯＳトランジスタ（１２または１
５）のゲートに入力する信号により制御できるので、Ｎ
ＯＲ回路のスタンバイ状態において、ＭＯＳトランジス
タ（２２または２３）、ＭＯＳトランジスタ（２５また
は３３）、ＭＯＳトランジスタ（３５または３０）、Ｍ
ＯＳトランジスタ（３４または３２）の少なくとも１つ
のリーク電流を低減させることができる。

【０１８９】また、ＭＯＳトランジスタ（１２または１
５）に並列接続される負荷を、ＭＯＳトランジスタ（１
４または１７）によって構成しているので、従来の半導
体製造プロセスが活用でき、バラツキが少なく、安定し
てＮＯＲ演算処理をおこなえる半導体回路を提供するこ
とができる。

【０１９０】（実施の形態５）つぎに、実施の形態５に
かかる半導体回路について説明する。上記において説明
した実施の形態１〜４にかかる半導体回路は、電源ノー
ド（低レベル電圧Ｖｓｓ、高レベル電圧Ｖｄｄ）と接続
し、仮想電源ノード（仮想低電源ノードＶＬ、仮想高電
源ノードＶＨ）の電位を制御するＭＯＳトランジスタ
（１２または１５）のゲートに入力する信号として、外
部の回路または内部の回路において生成される、例えば
以下に示すような種々の信号を利用することができる。

【０１９１】（１）外部の装置との同期動作をおこなう
ための同期クロック、またはこの同期クロックに基づい
て生成される信号が利用できる。同期クロックに基づい
て生成される信号として、例えば同期クロックを分周し
た信号や同期クロックを入力したカウンタからの出力信
号等が挙げられる。

【０１９２】（２）デコード信号、またはこのデコード
信号に基づいて生成される信号が利用できる。このデコ
ード信号は、実施の形態１〜４にかかる半導体回路を備
えて構成されるデコード回路に、外部の装置から入力さ
れる信号であってもよいし、実施の形態１〜４にかかる
半導体回路に直接に外部の装置から入力される信号であ
ってもよい。デコード信号に基づいて生成される信号と
して、例えば複数のデコード信号の一部の信号やデコー
ド信号を反転した信号等が挙げられる。

【０１９３】（３）回路の機能を選択するため回路機能
選択信号、またはこの回路機能選択信号に基づいて生成
される信号が利用できる。回路機能選択信号は、実施の
形態１〜４にかかる半導体回路を備えて構成される複数
の機能を有する回路に、外部の装置から入力される信号
であってもよいし、実施の形態１〜４にかかる半導体回
路に直接に外部の装置から入力される信号であってもよ
い。回路機能選択信号に基づいて生成される信号とし
て、例えば回路機能選択信号を反転した信号や回路機能
選択信号をデコードした信号等が挙げられる。

【０１９４】（４）チップをアクティブにするためのチ
ップ選択信号、またはこのチップ選択信号に基づいて生
成される信号が利用できる。チップ選択信号は、実施の
形態１〜４にかかる半導体回路を備えて構成される集積
回路に、外部の装置から入力される信号であってもよい
し、実施の形態１〜４にかかる半導体回路に直接に外部
の装置から入力される信号であってもよい。チップ選択
信号に基づいて生成される信号として、例えばチップ選
択信号を反転した信号や他の複数の集積回路に入力され
るチップ選択信号の論理和や論理積の結果として出力さ
れる信号等が挙げられる。

【０１９５】（５）動作モードを選択する動作モード選
択信号、またはこの動作モード選択信号に基づいて生成
される信号が利用できる。動作モード選択信号は、実施
の形態１〜４にかかる半導体回路を備えて構成される複
数の動作モードを有する回路に、外部の装置から入力さ
れる信号であってもよいし、実施の形態１〜４にかかる
半導体回路に直接に外部の装置から入力される信号であ
ってもよい。動作モード選択信号に基づいて生成される
信号として、例えば動作モード選択信号を反転した信号
や動作モード選択信号をデコードした信号等が挙げられ
る。

【０１９６】（６）実施の形態１〜４にかかる半導体回
路の出力信号、またはこの出力信号に基づいて生成され
る信号が利用できる。この出力信号を同一または他の実
施の形態１〜４にかかる半導体回路に入力することによ
り、スタンバイ状態とアクティブ状態間の変更を安定し
ておこなうことができる。出力信号に基づいて生成され
る信号として、例えば出力信号に論理演算を施した結果
として出力される信号等が挙げられる。

【０１９７】（７）以上に示した（１）〜（６）の信号
の組み合わせによって生成される信号が利用できる。例
えば、（１）の同期クロックと（６）の出力信号との論
理演算に基づいて生成される信号を実施の形態１〜４に
かかる半導体回路に入力する。

【０１９８】ここでは、例として上記した（７）の同期
クロックと出力信号との論理演算に基づいて生成される
信号を入力し、図１および図３に示した回路を備えた半
導体回路について説明する。

【０１９９】図１７は、実施の形態５にかかる半導体回
路の回路構成を示す説明図である。特に、図１７に示す
半導体回路は、動作の都合上、スタンバイ状態が確定で
きない回路に対して、外部からの同期クロックと、半導
体回路自体の出力信号とを用いて、強制的にＭＯＳトラ
ンジスタ１２、１５によるリーク電流の抑制動作（リー
クカット）をおこなうことを特徴としている。

【０２００】図１７において、実施の形態５にかかる半
導体回路は、高レベル電圧Ｖｄｄと低レベル電圧Ｖｓｓ
が電源電圧として供給され、図１と図３に示した半導体
回路を相互に接続し、ＮＯＲゲート１０１と、ＮＡＮＤ
ゲート１０２と、インバータ１０３を追加し、外部から
同期クロックφを入力する半導体回路である。なお、図
１および図３と共通する部分には同一符号を付して、そ
の説明を省略する。また、図中において、ＮＯＲゲート
１０１と、ＮＡＮＤゲート１０２と、インバータ１０３
に付された黒丸は、これら論理ゲートが高ＶｔｈのＭＯ
Ｓトランジスタにより構成されていることを示す。

【０２０１】特に、図１７に示した半導体回路におい
て、ＮＯＲゲート１０１と、ＮＡＮＤゲート１０２と、
インバータ１０３は、それぞれ実施の形態４に示したＮ
ＯＲゲート、実施の形態３に示したＮＡＮＤゲート、実
施の形態２に示したインバータを用いることが好まし
い。

【０２０２】図１７において、図１に示した半導体回路
のＭＯＳトランジスタ２２のドレインと、図３に示した
半導体回路のＭＯＳトランジスタ２３のドレインとが接
続され、さらにＭＯＳトランジスタ２２とＭＯＳトラン
ジスタ２３のゲートが互いに接続されている。

【０２０３】これにより、結果的にＰチャネル型のＭＯ
Ｓトランジスタ２３とＮチャネル型のＭＯＳトランジス
タ２２からなる対によりＣＭＯＳインバータが構成さ
れ、このＣＭＯＳインバータに供給する電源電圧とし
て、ＭＯＳトランジスタ１５と１７からなる対によって
制御される仮想高電源ノードＶＨと、ＭＯＳトランジス
タ１２と１４からなる対によって制御される仮想低電源
ノードＶＬが接続されたインバータ回路が構成されてい
る。

【０２０４】また、ＭＯＳトランジスタ２２およびＭＯ
Ｓトランジスタ２３のゲートは、ノードＮ７に接続さ
れ、ＭＯＳトランジスタ２２およびＭＯＳトランジスタ
２３のドレインは、ノードＮ８に接続されている。ここ
で、ノードＮ７とノードＮ８は、それぞれ上記したイン
バータ回路の入力端子、出力端子となる。そして、ノー
ドＮ８は、ＮＯＲゲート１０１の一方の入力端子とＮＡ
ＮＤゲート１０２の一方の入力端子に接続される。

【０２０５】ＮＯＲゲート１０１の他方の入力端子に
は、外部から与えられる同期クロックφがノードＮ６か
ら入力されている。さらに、この同期クロックφは、イ
ンバータ１０３に入力され、インバータ１０３において
反転された反転同期クロックφ（上バー）が出力され
る。この反転同期クロックφ（上バー）は、ＮＡＮＤゲ
ート１０２の他方の入力端子に入力される。また、ＮＯ
Ｒゲート１０１の出力端子は、ＭＯＳトランジスタ１５
のゲートに接続され、ＮＡＮＤゲート１０２の出力端子
は、ＭＯＳトランジスタ１２のゲートに接続される。

【０２０６】よって、インバータ回路のノードＮ８から
出力される出力信号と、外部から入力される同期クロッ
クφとが、ＮＯＲゲート１０１に入力されて論理演算
（ＮＯＲ演算）が施され、その結果（信号Ｓ１）が、仮
想高電源ノードＶＨの電位を制御するＭＯＳトランジス
タ１５のゲートに入力される。

【０２０７】一方、インバータ回路のノードＮ８から出
力される出力信号と、インバータ１０３から出力された
反転同期クロックφ（上バー）とは、ＮＡＮＤゲート１
０２に入力されて論理演算（ＮＡＮＤ演算）が施され、
その結果（信号Ｓ２）が、仮想低電源ノードＶＬの電位
を制御するＭＯＳトランジスタ１２のゲートに入力され
る。

【０２０８】つぎに、この半導体回路の動作を説明す
る。図１８は、図１７に示した半導体回路の動作を示す
タイムチャートである。なお、初期状態において、反転
同期クロックφ（上バー）、信号Ｓ１、Ｓ２、ノードＮ
７の入力信号、仮想高電源ノードＶＨの電位はすべてハ
イレベルを示し、同期クロックφ、ノードＮ８の出力信
号、仮想低電源ノードＶＬの電位はすべてローレベルを
示している。ただし、仮想高電源ノードＶＨは、実施の
形態１において説明した理由により、ＭＯＳトランジス
タ１７の閾値電圧Ｖｔｈ分だけ電位が引き下げられてい
る。

【０２０９】図１８において、まず、同期クロックφの
立ち上がりＴ１１に対して、ノードＮ８のローレベル信
号の入力により、ＮＯＲゲート１０１から出力される信
号Ｓ１は立ち下がる（Ｔ３１）。この信号Ｓ１の立ち下
がりＴ３１に対して、ＭＯＳトランジスタ１５がＯＮ状
態となり、仮想高電源ノードＶＨの電位は、高レベル電
圧Ｖｄｄにプルアップされる（Ｔ７１）。

【０２１０】ここで、ノードＮ７にローレベルの入力信
号が入力されると（Ｔ５１）、ノードＮ８からハイレベ
ルの出力信号が出力される（Ｔ６１）。このハイレベル
の出力信号の立ち上がりＴ６１に対して、同期クロック
φの立ち下がりに伴う反転同期クロックφ（上バー）の
立ち上がりＴ２１の入力により、ＮＡＮＤゲート１０２
から出力される信号Ｓ２は立ち下がる（Ｔ４１）。この
信号Ｓ２の立ち下がりＴ４１に対して、ＭＯＳトランジ
スタ１２がＯＦＦ状態となり、仮想低電源ノードＶＬの
電位は、ＭＯＳトランジスタ１４の閾値電圧Ｖｔｈ分だ
け引き上げられる（Ｔ８１）。

【０２１１】つづいて、同期クロックφの立ち上がりに
伴う反転同期クロックφ（上バー）の立ち下がりＴ２２
に対して、ノードＮ８のハイレベル信号の入力により、
ＮＡＮＤゲート１０２から出力される信号Ｓ２は立ち上
がる（Ｔ４２）。この信号Ｓ２の立ち上がりＴ４２に対
して、ＭＯＳトランジスタ１２がＯＮ状態となり、仮想
低電源ノードＶＬの電位は、低レベル電圧Ｖｓｓにプル
ダウンされる（Ｔ８２）。

【０２１２】ここで、ノードＮ７にハイレベルの入力信
号が入力されると（Ｔ５２）、ノードＮ８からローレベ
ルの出力信号が出力される（Ｔ６２）。このローレベル
の出力信号の立ち下がりＴ６２に対して、同期クロック
φの立ち下がりＴ１２の入力により、ＮＯＲゲート１０
１から出力される信号Ｓ１は立ち上がる（Ｔ３２）。こ
の信号Ｓ１の立ち上がりＴ３２に対して、ＭＯＳトラン
ジスタ１５がＯＦＦ状態となり、仮想高電源ノードＶＨ
の電位は、ＭＯＳトランジスタ１７の閾値電圧Ｖｔｈ分
だけ引き下げられる（Ｔ７２）。

【０２１３】このように、以上に説明した実施の形態５
によれば、外部から入力される同期クロックφがローレ
ベルに移行する度に、ＭＯＳトランジスタ１２、１５が
交互にＯＦＦ状態を示し、ＭＯＳトランジスタ２２とＭ
ＯＳトランジスタ２３からなるＣＭＯＳインバータに対
するリークカットを実行することができる。

【０２１４】すなわち、同期クロックのハイレベル状態
にアクティブとなることで本来の機能を果たす半導体回
路において、同期クロックのローレベル状態を半導体回
路のスタンバイ状態と確定することによりリークカット
がおこなわれ、より確実なリーク電流の低減とそれに伴
う低消費電力化を図ることができる。

【０２１５】（実施の形態６）つぎに、実施の形態６に
かかる半導体回路について説明する。実施の形態６にか
かる半導体回路は、実施の形態１〜４にかかる半導体回
路において、ＭＯＳトランジスタ１２、１４からなる対
によって制御される仮想低電源ノードＶＬ、または、Ｍ
ＯＳトランジスタ１５、１７からなる対によって制御さ
れる仮想高電源ノードＶＨが、複数のＭＯＳトランジス
タ回路において共有して接続されていることを特徴とし
ている。

【０２１６】図１９は、実施の形態６にかかる半導体回
路の回路構成を示す説明図である。図１９に示す半導体
回路は、特に、仮想低電源ノードＶＬまたは仮想高電源
ノードＶＨが共有接続された４段のインバータ回路を示
しているが、ＮＡＮＤ回路、ＮＯＲ回路等の論理回路や
その他の機能回路を含む構成としてもよい。なお、図１
または図３と共通する部分には同一符号を付して、その
説明を省略する。

【０２１７】図１９において、ＭＯＳトランジスタ１２
と１４からなる対によって仮想低電源ノードＶＬが与え
られており、ＭＯＳトランジスタ１５と１７からなる対
によって仮想高電源ノードＶＨが与えられている。Ｎチ
ャネル型のＭＯＳトランジスタ３６とＰチャネル型のＭ
ＯＳトランジスタ３７からなる第１のＣＭＯＳインバー
タは、その入力端子となるゲートをノードＮ１３に接続
し、Ｎチャネル型のＭＯＳトランジスタ３８とＰチャネ
ル型のＭＯＳトランジスタ３９からなる第２のＣＭＯＳ
インバータは、その入力端子となるゲートを第１のＣＭ
ＯＳインバータのドレインに接続している。

【０２１８】また、Ｎチャネル型のＭＯＳトランジスタ
４０とＰチャネル型のＭＯＳトランジスタ４１からなる
第３のＣＭＯＳインバータは、その入力端子となるゲー
トを第２のＣＭＯＳインバータのドレインに接続し、Ｎ
チャネル型のＭＯＳトランジスタ４２とＰチャネル型の
ＭＯＳトランジスタ４３からなる第４のＣＭＯＳインバ
ータは、その入力端子となるゲートを第３のＣＭＯＳイ
ンバータのドレインに接続し、その出力端子となるドレ
インをノードＮ１４に接続している。

【０２１９】ここで、第１のＣＭＯＳインバータと第３
のＣＭＯＳインバータは、ともにＰチャネル型のＭＯＳ
トランジスタ３７、４１のソースを高レベル電圧Ｖｄｄ
に接続しており、また、Ｎチャネル型のＭＯＳトランジ
スタ３６、４０のソースを１つの仮想低電源ノードＶＬ
に共通に接続している。よって、第１のＣＭＯＳインバ
ータとＭＯＳトランジスタ１２、１４からなる対とによ
って、図５に示すインバータ回路を表している。そし
て、第３のＣＭＯＳインバータとＭＯＳトランジスタ１
２、１４からなる対とによって、同様に図５に示すイン
バータ回路を表している。

【０２２０】これにより、ＭＯＳトランジスタ１２のゲ
ートに接続されたノードＮ１２に、ローレベルの信号を
入力することで、第１および第３のＣＭＯＳインバータ
のリーク電流を低減することができ、さらには、回路の
構成が複雑になることを防ぐことができる。また、仮想
低電源ノードＶＬの電位を制御する構成（ＭＯＳトラン
ジスタ１２、１４からなる対）が１つであることから、
消費電力の増加を抑えることができる。

【０２２１】また、第２のＣＭＯＳインバータと第４の
ＣＭＯＳインバータは、ともにＮチャネル型のＭＯＳト
ランジスタ３８、４２のソースを低レベル電圧Ｖｓｓに
接続しており、また、Ｐチャネル型のＭＯＳトランジス
タ３９、４３のソースを１つの仮想高電源ノードＶＨに
共通に接続している。よって、第２のＣＭＯＳインバー
タとＭＯＳトランジスタ１５、１７からなる対とによっ
て、図７に示すインバータ回路を表している。そして、
第４のＣＭＯＳインバータとＭＯＳトランジスタ１５、
１７からなる対とによって、同様に図７に示すインバー
タ回路を表している。

【０２２２】これにより、ＭＯＳトランジスタ１５のゲ
ートに接続されたノードＮ１１に、ハイレベルの信号を
入力することで、第２および第４のＣＭＯＳインバータ
のリーク電流を低減することができ、さらには、回路の
構成が複雑になることを防ぐことができる。また、仮想
高電源ノードＶＨの電位を制御する構成（ＭＯＳトラン
ジスタ１５、１７からなる対）が１つであることから、
消費電力の増加を抑えることができる。

【０２２３】なお、図１９においては、すべてのＣＭＯ
Ｓインバータに、共有の仮想電源ノードを接続したが、
この共有接続は一部のＣＭＯＳインバータに対してのみ
おこなってもよく、また、２つ以上の仮想電源ノードを
与えるように、ＭＯＳトランジスタ１２、１４からなる
対、または、ＭＯＳトランジスタ１５、１７からなる対
を複数個備えるようにしてもよい。

【０２２４】また、仮想電源ノードの共有接続をおこな
わずに、仮想電源ノードとの固有の接続をおこなう回路
と、仮想電源ノードとの接続をおこなわない回路とが混
合されていてもよい。図２０は、一部の回路のみが仮想
電源ノードに接続された半導体回路の回路構成を示す説
明図である。なお、図１または図３と共通する部分には
同一符号を付して、その説明を省略する。

【０２２５】図２０において、ＭＯＳトランジスタ１２
と１４からなる対によって仮想低電源ノードＶＬが与え
られており、ＭＯＳトランジスタ１５、１７からなる対
によって仮想高電源ノードＶＨが与えられている。

【０２２６】また、図２０に示す半導体回路は、Ｎチャ
ネル型のＭＯＳトランジスタ４４、Ｐチャネル型のＭＯ
Ｓトランジスタ４５、Ｎチャネル型のＭＯＳトランジス
タ４６、Ｐチャネル型のＭＯＳトランジスタ４７から構
成されるＮＡＮＤ回路と、Ｎチャネル型のＭＯＳトラン
ジスタ４８、Ｐチャネル型のＭＯＳトランジスタ４９か
ら構成される第１のインバータ回路と、Ｎチャネル型の
ＭＯＳトランジスタ２２、Ｐチャネル型のＭＯＳトラン
ジスタ２５、Ｎチャネル型のＭＯＳトランジスタ１２、
Ｎチャネル型のＭＯＳトランジスタ１４から構成される
第２のインバータ回路と、Ｐチャネル型のＭＯＳトラン
ジスタ１５、Ｐチャネル型のＭＯＳトランジスタ１７、
Ｐチャネル型のＭＯＳトランジスタ２３、Ｎチャネル型
のＭＯＳトランジスタ２４から構成される第３のインバ
ータ回路と、を備えている。

【０２２７】そして、上記Ｎチャネル型のＭＯＳトラン
ジスタ４４、Ｐチャネル型のＭＯＳトランジスタ４５、
Ｎチャネル型のＭＯＳトランジスタ４６、Ｐチャネル型
のＭＯＳトランジスタ４７から構成されるＮＡＮＤ回路
は、ノードＮ１５およびノードＮ１６を入力端子とし、
出力端子となるＭＯＳトランジスタ４５のドレインを次
段の第１のインバータ回路におけるＭＯＳトランジスタ
４９のゲートに接続している。

【０２２８】上記第１のインバータ回路は、出力端子と
なるドレインを次段の第２のインバータ回路におけるＭ
ＯＳトランジスタ２５のゲートに接続している。上記第
２のインバータ回路は、特に図５に示すインバータ回路
に相当し、出力端子となるＭＯＳトランジスタ２５のド
レインを次段の第３のインバータ回路におけるＭＯＳト
ランジスタ２３のゲートに接続して、ノードＮ１２に入
力される信号によって仮想低電源ノードＶＬの電位を制
御する。

【０２２９】上記第３のインバータ回路は、特に図７に
示すインバータ回路に相当し、出力端子となるＭＯＳト
ランジスタ２３のドレインをノードＮ１７に接続して、
ノードＮ１１に入力される信号によって仮想高電源ノー
ドＶＨの電位を制御する。

【０２３０】このように、上記ＮＡＮＤ回路および上記
第１のインバータ回路は、仮想電源ノードに接続せず、
上記第２および第３のインバータ回路のみが仮想電源ノ
ードに接続されて、低リーク電流化が図れるようにする
こともできる。

【０２３１】つぎに、一部の回路において仮想電源ノー
ドの共有接続をおこない、なおかつ実施の形態５におい
て示した（２）デコード信号またはこのデコード信号に
基づいて生成される信号を利用した半導体回路について
説明する。図２１は、一部の回路で仮想電源ノードの共
有接続がおこなわれ、かつデコード信号を入力する半導
体回路の回路構成を示す説明図である。図２１に示す半
導体回路は、特に実施の形態２に示したインバータ回路
において仮想電源ノードの共有接続をおこなったデコー
ド回路を示している。

【０２３２】図２１において、Ｐチャネル型のＭＯＳト
ランジスタ５１とＮチャネル型のＭＯＳトランジスタ５
０とＰチャネル型のＭＯＳトランジスタ５３とＮチャネ
ル型のＭＯＳトランジスタ６２によって第１のＮＡＮＤ
回路が構成され、Ｐチャネル型のＭＯＳトランジスタ６
１とＮチャネル型のＭＯＳトランジスタ６０とＰチャネ
ル型のＭＯＳトランジスタ６３とＮチャネル型のＭＯＳ
トランジスタ６２によって第２のＮＡＮＤ回路が構成さ
れている。

【０２３３】また、Ｐチャネル型のＭＯＳトランジスタ
５５とＮチャネル型のＭＯＳトランジスタ５４によって
第１のインバータ回路が構成され、Ｐチャネル型のＭＯ
Ｓトランジスタ６５とＮチャネル型のＭＯＳトランジス
タ６４によって第２のインバータ回路が構成されてい
る。

【０２３４】ここで、高ＶｔｈのＮチャネル型のＭＯＳ
トランジスタ１２とＭＯＳトランジスタ１４からなる対
により仮想低電源ノードＶＬが与えられ、ノードＮ１９
に入力される信号に応じて仮想低電源ノードＶＬの電位
が制御される。また、高ＶｔｈのＮチャネル型のＭＯＳ
トランジスタ１５とＭＯＳトランジスタ１７からなる対
により仮想高電源ノードＶＨが与えられ、インバータ１
０５によって出力されるノードＮ１９に入力される信号
の反転信号に応じて、仮想高電源ノードＶＨの電位が制
御される。ここで、図中のインバータ１０５に付された
黒丸は、この論理ゲートが高ＶｔｈのＭＯＳトランジス
タにより構成されていることを示す。

【０２３５】そして、Ｐチャネル型のＭＯＳトランジス
タ５７とＮチャネル型のＭＯＳトランジスタ５６からな
るＣＭＯＳインバータと、Ｐチャネル型のＭＯＳトラン
ジスタ６７とＮチャネル型のＭＯＳトランジスタ６６か
らなるＣＭＯＳインバータとがともに仮想低電源ノード
ＶＬに共有接続され、それぞれ第３、第４のインバータ
回路を構成する。

【０２３６】さらに、Ｐチャネル型のＭＯＳトランジス
タ５９とＮチャネル型のＭＯＳトランジスタ５８からな
るＣＭＯＳインバータと、Ｐチャネル型のＭＯＳトラン
ジスタ６９とＮチャネル型のＭＯＳトランジスタ６８か
らなるＣＭＯＳインバータとがともに仮想低電源ノード
ＶＬに共有接続され、それぞれ第５、第６のインバータ
回路を構成する。

【０２３７】つぎに、図２１に示すデコード回路の動作
について説明する。まず、ノードＮ１８およびノードＮ
１９に入力される信号がデコード信号であり、特にノー
ドＮ２０にはノードＮ１８に入力される信号の反転信号
が入力される。ノードＮ１９およびノードＮ２０に入力
される信号は、第１のＮＡＮＤ回路によって演算され、
その出力は第１のインバータ回路に入力される。第１の
インバータ回路において反転された信号は、次段の第３
のインバータ回路に入力されて反転され、さらに第５の
インバータ回路に入力される。第５のインバータ回路に
おいて反転された信号はノードＮ２１に出力される。

【０２３８】また、ノードＮ１８およびノードＮ１９に
入力される信号は、第２のＮＡＮＤ回路によって演算さ
れ、その出力は第２のインバータ回路に入力される。第
２のインバータ回路において反転された信号は、次段の
第４のインバータ回路に入力されて反転され、さらに第
６のインバータ回路に入力される。第６のインバータ回
路において反転された信号はノードＮ２２に出力され
る。

【０２３９】このデコード回路は、特に、記憶回路に適
用されるアドレスデコーダの一部を示しており、例え
ば、下位アドレス信号と上位アドレス信号がデコード信
号としてそれぞれノードＮ１８、ノードＮ１９に入力さ
れる場合、ノードＮ１９に入力される信号に応じて、Ｍ
ＯＳトランジスタ１２またはＭＯＳトランジスタ１５が
ＯＮ／ＯＦＦされるため、上位アドレス信号の変化に応
じた第３〜第６のインバータ回路のリークカット制御を
おこなうことができる。さらに、一部のインバータ回路
において仮想電源ノードを共有しているので、回路サイ
ズを小さくすることができるとともに、消費電力の増加
を回避できる。

【０２４０】このように、以上に説明した実施の形態６
によれば、複数のＭＯＳトランジスタから構成される半
導体回路において、実施の形態１〜４に示した仮想電源
ノードを共有して接続しているので、低リーク電流化を
達成するとともに、回路の小型化が図れ、消費電力の増
加を抑えることもできる。また、回路サイズが節約され
た分だけ仮想電源ノードを制御するＭＯＳトランジスタ
の駆動力を高めることができることにより、このＭＯＳ
トランジスタのゲートにおいて生じる寄生負荷増大によ
る動作の遅れを緩和することが可能になる。

【０２４１】（実施の形態７）つぎに、実施の形態７に
かかる半導体記憶装置について説明する。図２２は、実
施の形態７にかかる半導体記憶装置の回路構成を示す説
明図である。図２２に示す半導体記憶装置は、高Ｖｔｈ
のＮチャネル型のＭＯＳトランジスタ７４と、高Ｖｔｈ
のＰチャネル型のＭＯＳトランジスタ７５と、高Ｖｔｈ
のＮチャネル型のＭＯＳトランジスタ７６と、高Ｖｔｈ
のＰチャネル型のＭＯＳトランジスタ７７と、Ｎチャネ
ル型のＭＯＳトランジスタ７０と、Ｎチャネル型のＭＯ
Ｓトランジスタ７２とによってメモリセルを構成し、４
つの高ＶｔｈのＭＯＳトランジスタ７４〜７７によって
フリップフロップを形成している。

【０２４２】図２２において、高Ｖｔｈに設定されたＮ
チャネル型のＭＯＳトランジスタ１２は、ソースを低レ
ベル電圧Ｖｓｓに接続し、ゲートをノードＮ３１に接続
している。また、高Ｖｔｈに設定されたＮチャネル型の
ＭＯＳトランジスタ１４は、ソースを低レベル電圧Ｖｓ
ｓに接続し、ドレインとゲートを互いに接続しており、
ダイオード接続されたロードトランジスタとして機能す
る。また、ＭＯＳトランジスタ１２のドレインとＭＯＳ
トランジスタ１４のドレインとは互いに接続され、その
結果、ＭＯＳトランジスタ１２とＭＯＳトランジスタ１
４とは並列接続を成している。

【０２４３】よって、ＭＯＳトランジスタ１２は、ノー
ドＮ３１に入力される信号がハイレベルを示す場合にＯ
Ｎ状態となり、ＭＯＳトランジスタ１２のドレイン側は
低レベル電圧Ｖｓｓと同電位になる。一方、ノードＮ３
１に入力される信号がローレベルを示す場合に、ＭＯＳ
トランジスタ１２はＯＦＦ状態となり、ＭＯＳトランジ
スタ１２のドレイン側、すなわち上述した仮想低電源ノ
ードＶＬは、低レベル電圧ＶｓｓとＭＯＳトランジスタ
１４の負荷によって定まる電位となる。

【０２４４】一方、ＭＯＳトランジスタ７５は、ソース
を高レベル電圧Ｖｄｄに接続し、ゲートをＭＯＳトラン
ジスタ７４のゲートに接続するとともにＭＯＳトランジ
スタ７７のドレインに接続し、ドレインをＭＯＳトラン
ジスタ７４のドレインに接続している。また、ＭＯＳト
ランジスタ７７は、ソースを高レベル電圧Ｖｄｄに接続
し、ゲートをＭＯＳトランジスタ７６のゲートに接続す
るとともにＭＯＳトランジスタ７５のドレインに接続
し、ドレインをＭＯＳトランジスタ７６のドレインに接
続している。

【０２４５】ＭＯＳトランジスタ７４およびＭＯＳトラ
ンジスタ７６のソースはともに仮想低電源ノードＶＬに
接続されている。これらのＭＯＳトランジスタ７４〜７
７から構成されるフリップフロップにおいて、特に、Ｍ
ＯＳトランジスタ７５およびＭＯＳトランジスタ７７は
ロードトランジスタとして機能し、ＭＯＳトランジスタ
７４およびＭＯＳトランジスタ７６はドライバトランジ
スタとして機能する。

【０２４６】ＭＯＳトランジスタ７０は、ソースをＭＯ
Ｓトランジスタ７５のドレインに接続し、ゲートをノー
ドＷＬに接続し、ドレインをノードＢＬに接続してい
る。また、ＭＯＳトランジスタ７２は、ソースをＭＯＳ
トランジスタ７７のドレインに接続し、ゲートをノード
ＷＬに接続し、ドレインをノードＢＬＢに接続してい
る。

【０２４７】これらのＭＯＳトランジスタ７０およびＭ
ＯＳトランジスタ７２は、データ転送用ＭＯＳトランジ
スタとして機能し、ハイ／ローいずれかのレベルの信号
とそのレベルを反転させた信号がそれぞれ伝送される一
対の相補性のノードＢＬ／ＢＬＢを介して、上記のフリ
ップフロップへのデータの書き込み／読み出し制御をお
こなう。

【０２４８】ここで、例えば、上記のメモリセルのノー
ドＰ１の電位がローレベルを示す場合、すなわちフリッ
プフロップにローレベルの信号が保持されている場合を
仮定する。この仮定において、ＭＯＳトランジスタ７７
はＯＮ状態になり、これにともなってノードＰ２の電位
がハイレベルを示し、ＭＯＳトランジスタ７４がＯＮ状
態となる。ここで、ワード線ＷＬに０Ｖの信号が入力さ
れることでスタンバイ状態が確定され、ＭＯＳトランジ
スタ７０および７２はともにＯＦＦ状態となる。この
際、仮想低電源ノードＶＬが低レベル電圧Ｖｓｓと同電
位を示すならば、ノードＢＬから、ＯＮ状態であるＭＯ
Ｓトランジスタ７４を介して低レベル電圧Ｖｓｓに流れ
込むリーク電流がＭＯＳトランジスタ７０において発生
してしまう。

【０２４９】そこで、スタンバイ状態において、ノード
Ｎ３１にローレベルの信号を入力することにより、ＭＯ
Ｓトランジスタ１２をＯＦＦ状態にし、上述したよう
に、ＭＯＳトランジスタ１４の閾値電圧Ｖｔｈ分だけ引
き上げられた電位を仮想低電源ノードＶＬに与える。

【０２５０】これにより、ＭＯＳトランジスタ７０のゲ
ート−ソース間電圧Ｖｇｓには、ＭＯＳトランジスタ１
４の閾値電圧Ｖｔｈ分だけ負のオーバードライブがかか
り、ＭＯＳトランジスタ７０におけるリーク電流の発生
を十分に抑制することができる。また、ＭＯＳトランジ
スタ１２は、高Ｖｔｈに設定されているため、ＯＦＦ状
態においてもリーク電流はほとんど発生せず、低消費電
力化を図ることができる。

【０２５１】一方、ワード線ＷＬに高レベル電圧Ｖｄｄ
が入力されることで確定されるアクティブ状態において
は、ノードＮ３１にハイレベルの信号を入力すること
で、ＯＮ状態とし、仮想低電源ノードを低レベル電圧Ｖ
ｓｓと同電位にする。これにより、ＭＯＳトランジスタ
７０のゲート−ソース間電圧Ｖｇｓに閾値電圧を超える
十分大きな電圧が印加され、高速な書き込み／読み出し
が可能となる。

【０２５２】また、ＭＯＳトランジスタ１２に並列接続
される負荷を、ＭＯＳトランジスタ１４のダイオード接
続によって構成しているので、この半導体記憶装置を製
造するにあたって、従来の半導体製造プロセスを活用で
き、バラツキがなく、安定して動作する半導体記憶装置
を提供することができる。

【０２５３】図２３は、実施の形態７にかかる他の半導
体記憶装置の回路構成を示す説明図である。図２３に示
す半導体記憶装置は、図２２のダイオード接続されたＮ
チャネル型のＭＯＳトランジスタ１４に代えて、ダイオ
ード接続されたＰチャネル型のＭＯＳトランジスタ１３
を、ＭＯＳトランジスタ１２と並列に接続した点のみ
が、図２２に示した半導体記憶装置と異なる。

【０２５４】なお、図２２と共通する部分には同一符号
を付して、その説明を省略する。メモリセルを構成する
この半導体記憶装置においても、図２２に示す半導体記
憶装置と同様に、高速化および低消費電力化を実現する
とともに、低リーク電流化を図ることができる。

【０２５５】図２４は、実施の形態７にかかる他の半導
体記憶装置の回路構成を示す説明図である。図２４に示
す半導体記憶装置は、高ＶｔｈのＮチャネル型のＭＯＳ
トランジスタ７４と、高ＶｔｈのＰチャネル型のＭＯＳ
トランジスタ７５と、高ＶｔｈのＮチャネル型のＭＯＳ
トランジスタ７６と、高ＶｔｈのＰチャネル型のＭＯＳ
トランジスタ７７と、Ｐチャネル型のＭＯＳトランジス
タ７１と、Ｐチャネル型のＭＯＳトランジスタ７３とに
よってメモリセルを構成し、４つの高ＶｔｈのＭＯＳト
ランジスタ７４〜７７によってフリップフロップを形成
している。

【０２５６】図２４において、高Ｖｔｈに設定されたＰ
チャネル型のＭＯＳトランジスタ１５は、ソースを高レ
ベル電圧Ｖｄｄに接続し、ゲートをノードＮ３１に接続
している。また、高Ｖｔｈに設定されたＰチャネル型の
ＭＯＳトランジスタ１７は、ソースを高レベル電圧Ｖｄ
ｄに接続し、ドレインとゲートを互いに接続しており、
ダイオード接続されたロードトランジスタとして機能す
る。また、ＭＯＳトランジスタ１５のドレインとＭＯＳ
トランジスタ１７のドレインとは互いに接続され、その
結果、ＭＯＳトランジスタ１５とＭＯＳトランジスタ１
７とは並列接続を成している。

【０２５７】よって、ＭＯＳトランジスタ１５は、ノー
ドＮ３１に入力される信号がローレベルを示す場合にＯ
Ｎ状態となり、ＭＯＳトランジスタ１５のドレイン側は
高レベル電圧Ｖｄｄと同電位になる。一方、ＭＯＳトラ
ンジスタ１５は、ノードＮ３１に入力される信号がハイ
レベルを示す場合にＯＦＦ状態となり、ＭＯＳトランジ
スタ１５のドレイン側、すなわち上述した仮想高電源ノ
ードＶＨは、高レベル電圧ＶｄｄとＭＯＳトランジスタ
１７の負荷によって定まる電位となる。

【０２５８】一方、ＭＯＳトランジスタ７５は、ソース
を仮想高電源ノードＶＨに接続し、ゲートをＭＯＳトラ
ンジスタ７４のゲートに接続するとともにＭＯＳトラン
ジスタ７７のドレインに接続し、ドレインをＭＯＳトラ
ンジスタ７４のドレインに接続している。また、ＭＯＳ
トランジスタ７７は、ソースを仮想高電源ノードＶＨに
接続し、ゲートをＭＯＳトランジスタ７６のゲートに接
続するとともにＭＯＳトランジスタ７５のドレインに接
続し、ドレインをＭＯＳトランジスタ７６のドレインに
接続している。

【０２５９】ＭＯＳトランジスタ７４およびＭＯＳトラ
ンジスタ７６のソースはともに低レベル電圧Ｖｓｓに接
続されている。これらＭＯＳトランジスタ７４〜７７か
ら構成されるフリップフロップにおいて、特に、ＭＯＳ
トランジスタ７４およびＭＯＳトランジスタ７６はロー
ドトランジスタとして機能し、ＭＯＳトランジスタ７５
およびＭＯＳトランジスタ７７はドライバトランジスタ
として機能する。

【０２６０】ＭＯＳトランジスタ７１は、ソースをＭＯ
Ｓトランジスタ７５のドレインに接続し、ゲートをノー
ドＷＬに接続し、ドレインをノードＢＬに接続してい
る。また、ＭＯＳトランジスタ７３は、ソースをＭＯＳ
トランジスタ７７のドレインに接続し、ゲートをノード
ＷＬに接続し、ドレインをノードＢＬＢに接続してい
る。

【０２６１】これらＭＯＳトランジスタ７１およびＭＯ
Ｓトランジスタ７３は、データ転送用ＭＯＳトランジス
タとして機能し、ハイ／ローいずれかのレベルの信号と
そのレベルを反転させた信号がそれぞれ伝送される一対
の相補性のノードＢＬ／ＢＬＢを介して、上記のフリッ
プフロップへのデータの書き込み／読み出し制御をおこ
なう。

【０２６２】ここで、例えば、上記のメモリセルのノー
ドＰ１の電位がハイレベルを示す場合、すなわちフリッ
プフロップにハイレベルの信号が保持されている場合を
仮定する。この仮定において、ＭＯＳトランジスタ７６
はＯＮ状態になり、これにともなってノードＰ２の電位
がローレベルを示し、ＭＯＳトランジスタ７５がＯＮ状
態となる。ここで、ワード線ＷＬに高レベル電圧Ｖｄｄ
の信号が入力されることでスタンバイ状態が確定され、
ＭＯＳトランジスタ７１、７３はともにＯＦＦ状態とな
る。この際、仮想高電源ノードＶＨが高レベル電圧Ｖｄ
ｄと同電位を示すならば、高レベル電圧Ｖｄｄから、Ｏ
Ｎ状態であるＭＯＳトランジスタ７５を介してノードＢ
Ｌに流れ込むリーク電流がＭＯＳトランジスタ７１にお
いて発生してしまう。

【０２６３】そこで、スタンバイ状態において、ノード
Ｎ３１にハイレベルの信号を入力することにより、ＭＯ
Ｓトランジスタ１５をＯＦＦ状態にし、上述したよう
に、ＭＯＳトランジスタ１７の閾値電圧Ｖｔｈ分だけ引
き下げられた電位を仮想高電源ノードＶＨに与える。こ
れにより、ＭＯＳトランジスタ７１のゲート−ソース間
電圧Ｖｇｓには、ＭＯＳトランジスタ１７の閾値電圧Ｖ
ｔｈ分だけＯＦＦ方向のオーバードライブがかかり、Ｍ
ＯＳトランジスタ７１におけるリーク電流の発生を十分
に抑制することができる。また、ＭＯＳトランジスタ１
５は、高Ｖｔｈに設定されているため、ＯＦＦ状態にお
いてもリーク電流はほとんど発生せず、低消費電力化が
図れる。

【０２６４】一方、ワード線ＷＬに０Ｖが入力されるこ
とで確定されるアクティブ状態においては、ノードＮ３
１にローレベルの信号を入力することでＯＮ状態とし、
仮想高電源ノードを高レベル電圧Ｖｄｄと同電位にす
る。これにより、ＭＯＳトランジスタ７１のゲート−ソ
ース間電圧Ｖｇｓに閾値電圧を超える十分大きな電圧が
印加され、高速な書き込み／読み出しが可能となる。

【０２６５】また、ＭＯＳトランジスタ１５に並列接続
される負荷を、ＭＯＳトランジスタ１７のダイオード接
続によって構成しているので、この半導体記憶装置を製
造するにあたって、従来の半導体製造プロセスを活用で
き、バラツキが少なく、安定して動作する半導体記憶装
置を提供することができる。

【０２６６】図２５は、実施の形態７にかかる他の半導
体記憶装置の回路構成を示す説明図である。図２５に示
す半導体記憶装置は、図２４のダイオード接続されたＰ
チャネル型のＭＯＳトランジスタ１７に代えて、ダイオ
ード接続されたＮチャネル型のＭＯＳトランジスタ１６
を、ＭＯＳトランジスタ１５と並列に接続した点のみ
が、図２５に示した半導体記憶装置と異なる。

【０２６７】なお、図２５と共通する部分には同一符号
を付して、その説明を省略する。メモリセルを構成する
この半導体記憶装置においても、図２５に示した半導体
記憶装置と同様に、高速化および低消費電力化を実現す
るとともに、低リーク電流化が図れる。

【０２６８】また、実施の形態７の図２３〜図２５にお
いて、データ転送用ＭＯＳトランジスタとして機能する
２つのＭＯＳトランジスタをフリップフロップに接続し
たが、このデータ転送用ＭＯＳトランジスタは、いずれ
か一方でもよい。図２６は、データ転送用ＭＯＳトラン
ジスタを１つだけ備えた場合の半導体記憶装置の回路構
成を示す説明図である。図２６は、特に図２４において
ＭＯＳトランジスタ７３を取り除いた場合の半導体記憶
装置を示している。これらデータ転送用ＭＯＳトランジ
スタとして機能するＭＯＳトランジスタの数の選択は、
設計上適宜変更できる事項である。

【０２６９】また、上記した半導体記憶装置においてメ
モリセルへのデータの書き込み時において、仮想電源ノ
ードの電位を制御するＭＯＳトランジスタをＯＮ状態に
しないことで、書き込みデータを示す信号が電源ノード
に一部流れることで消費される電力を低減させることが
できる。

【０２７０】以上に説明した実施の形態７によれば、ソ
ースが電源電圧（Ｖｓｓ、Ｖｄｄ）のいずれか一方が供
給される電源ノードに接続され、かつ閾値電圧が高く設
定されたＭＯＳトランジスタ（１２または１５）と、Ｍ
ＯＳトランジスタ（１２または１５）のドレインと前記
電源ノードとの間においてＭＯＳトランジスタ（１２ま
たは１５）と並列にダイオード接続され、かつ閾値電圧
が高く設定されたＭＯＳトランジスタ（１４または１
７）と、ソースが電源電圧（Ｖｓｓ、Ｖｄｄ）のいずれ
か一方が供給される電源ノードに接続されたＰチャネル
型またはＮチャネル型のＭＯＳトランジスタ（７５また
は７４）とソースがＭＯＳトランジスタ（１２または１
５）のドレインに接続され、ドレインがＭＯＳトランジ
スタ（７５または７４）のドレインに接続され、ゲート
がＭＯＳトランジスタ（７５または７４）のゲートに接
続されたＮチャネル型またはＰチャネル型のＭＯＳトラ
ンジスタ（７４または７５）との対により構成されるＣ
ＭＯＳインバータと、ソースが電源電圧（Ｖｓｓ、Ｖｄ
ｄ）のいずれか一方が供給される電源ノードに接続され
たＰチャネル型またはＮチャネル型のＭＯＳトランジス
タ（７７または７６）とソースがＭＯＳトランジスタ
（１２または１５）のドレインに接続され、ドレインが
ＭＯＳトランジスタ（７７または７６）のドレインおよ
びＭＯＳトランジスタ（７５または７４）のゲートに接
続され、ゲートがＭＯＳトランジスタ（７７または７
６）およびＭＯＳトランジスタ（７５または７４）のド
レインに接続されたＮチャネル型またはＰチャネル型の
ＭＯＳトランジスタ（７６または７７）との対により構
成されるＣＭＯＳインバータと、ソースまたはドレイン
がＭＯＳトランジスタ（７７または７６）のドレインお
よび／またはＭＯＳトランジスタ（７５または７４）の
ドレインに接続されたＮチャネル型またはＰチャネル型
のＭＯＳトランジスタ（７０、７１、７２、７３）と、
を備えて半導体記憶装置を構成し、ＭＯＳトランジスタ
（１２または１５）のドレインおよびＭＯＳトランジス
タ（７４、７５、７６、７７）のソースと接続される仮
想電源ノード（ＶＬ、ＶＨ）の電位が、ＭＯＳトランジ
スタ（１２または１５）のゲートに入力する信号により
制御できるので、例えば、半導体記憶装置のスタンバイ
状態において、ＭＯＳトランジスタ（７４、７５、７
６、７７）のリーク電流を低減させることができる。

【０２７１】また、ＭＯＳトランジスタ（１２または１
５）に並列接続される負荷を、ＭＯＳトランジスタ（１
４または１７）によって構成しているので、従来の半導
体製造プロセスが活用でき、バラツキの少ない、安定し
て動作する半導体記憶装置を提供することができる。

【０２７２】（実施の形態８）つぎに、実施の形態８に
かかる半導体記憶装置について説明する。実施の形態７
において説明した半導体記憶装置は、電源ノード（低レ
ベル電圧Ｖｓｓ、高レベル電圧Ｖｄｄ）と接続し、仮想
電源ノード（仮想低電源ノードＶＬ、仮想高電源ノード
ＶＨ）の電位を制御するＭＯＳトランジスタ（ＭＯＳト
ランジスタ１２または１５）のゲートに入力する信号と
して、外部の回路または内部の回路において生成される
信号、例えば以下に示すような種々の信号を利用するこ
とができる。

【０２７３】（１）外部の装置との同期動作をおこなう
ための同期クロック、またはこの同期クロックに基づい
て生成される信号を利用することができる。同期クロッ
クに基づいて生成される信号として、例えば同期クロッ
クを分周した信号や同期クロックを入力したカウンタか
らの出力信号等が挙げられる。

【０２７４】（２）データ転送用ＭＯＳトランジスタと
して機能するＭＯＳトランジスタ７０〜７３のいずれか
のゲートに入力されるデータ読み出し信号、またはこの
データ読み出し信号に基づいて生成される信号を利用す
ることができる。データ読み出し信号は、実施の形態７
にかかる半導体記憶装置に、データ読み出しを指示する
コマンドデコーダ等の回路を備えて、この回路から出力
される信号であってもよいし、実施の形態７にかかる半
導体記憶装置に直接に外部の装置から入力される信号で
あってもよい。

【０２７５】データ読み出し信号に基づいて生成される
信号として、例えばデータ読み出し信号と同期クロック
との論理積の結果として出力される信号の一部の信号や
データ読み出し信号を反転した信号等が挙げられる。

【０２７６】（３）書き込みデータまたは読み出しデー
タを伝送するのに用いるデータ転送用ＭＯＳトランジス
タを、ＭＯＳトランジスタ７０〜７３のうちから選択す
るトランスファ選択信号、またはこのトランスファ選択
信号に基づいて生成される信号を利用することができ
る。

【０２７７】トランスファ選択信号は、外部の装置から
入力される信号であってもよいし、実施の形態７にかか
る半導体記憶装置の内部において生成される信号であっ
てもよい。トランスファ選択信号に基づいて生成される
信号として、例えばトランスファ選択信号を反転した信
号やトランスファ選択信号と同期クロックとの論理演算
の結果として衆力される信号等が挙げられる。

【０２７８】（４）チップをアクティブにするためのチ
ップ選択信号、またはこのチップ選択信号に基づいて生
成される信号を利用することができる。チップ選択信号
は、実施の形態７にかかる半導体記憶装置が集積回路と
して構成される場合に、この集積回路に外部の装置から
入力される信号であってもよいし、実施の形態７にかか
る半導体記憶装置に直接に外部の装置から入力される信
号であってもよい。チップ選択信号に基づいて生成され
る信号として、例えばチップ選択信号を反転した信号や
他の複数の集積回路に入力されるチップ選択信号の論理
和や論理積の結果として出力される信号等が挙げられ
る。

【０２７９】（５）実施の形態７にかかる半導体記憶装
置において、複数のメモリセルが備えられ、複数のメモ
リセルが複数のメモリセルアレイブロックとして識別で
きる場合に、アクセスされるメモリセルアレイブロック
を示すメモリセルアレイブロック選択信号、またはメモ
リセルアレイブロック選択信号に基づいて生成される信
号を利用することができる。

【０２８０】メモリセルアレイブロック選択信号は、外
部の装置から入力される信号であってもよいし、実施の
形態７にかかる半導体記憶装置の内部において生成され
る信号であってもよい。メモリセルアレイブロック選択
信号に基づいて生成される信号として、例えばメモリセ
ルアレイブロック選択信号をデコードした信号等が挙げ
られる。

【０２８１】また、マトリクス状に配列された複数のメ
モリセルから構成される半導体記憶装置において、特に
実施の形態７にかかる半導体記憶装置を適用することは
有効となる。図２７は、実施の形態８にかかる半導体記
憶装置の回路構成を示す説明図である。

【０２８２】図２７は、特に、ワード線方向に配列した
少なくとも２つのメモリセルを備えた半導体記憶装置に
おいて、電源ノード（高レベル電圧Ｖｄｄ、低レベル電
圧Ｖｓｓ）との接続に代えて、実施の形態７に示した高
ＶｔｈのＭＯＳトランジスタ（１２または１５）と高Ｖ
ｔｈのＭＯＳトランジスタ（１４または１７）の対によ
って電位が制御される仮想電源ノードに、ワード線方向
に共通に接続することを特徴としている。

【０２８３】また、図２８は、実施の形態８にかかる他
の半導体記憶装置の回路構成を示す説明図である。図２
８は、特に、ビット線方向に配列した少なくとも２つの
メモリセルを備えた半導体記憶装置において、電源ノー
ド（高レベル電圧Ｖｄｄ、低レベル電圧Ｖｓｓ）との接
続に代えて、実施の形態７に示した高ＶｔｈのＭＯＳト
ランジスタ（１２または１５）と高ＶｔｈのＭＯＳトラ
ンジスタ（１４または１７）の対によって電位が制御さ
れる仮想電源ノードに、ワード線方向に共通に接続する
ことを特徴としている。

【０２８４】図２７および図２８において、４つのメモ
リセルＭ１、Ｍ２、Ｍ３、Ｍ４が示されており、メモリ
セルＭ１およびＭ２の低レベル電圧側に接続されるノー
ドが、高ＶｔｈのＭＯＳトランジスタ８４と、ＭＯＳト
ランジスタ８４に並列にダイオード接続された高Ｖｔｈ
のＭＯＳトランジスタ８２とからなる対によって電位制
御される仮想低電源ノードＶＬ１が共通に接続されてい
る。

【０２８５】仮想低電源ノードＶＬ１の電位は、ノード
Ｎ３２にローレベルの信号を入力することで、ＭＯＳト
ランジスタ８２のＶｔｈ分だけ引き上げられ、各メモリ
セルＭ１、Ｍ２におけるリーク電流を低減するととも
に、図２７ではワード方向において、また図２８ではビ
ット線方向において、ＭＯＳトランジスタ８４とＭＯＳ
トランジスタ８２とからなる対を１つだけ共通して用い
ているので、回路サイズを小さくすることができ、低消
費電力化を図ることができる。

【０２８６】また、メモリセルＭ１およびＭ２と同様
に、メモリセルＭ３およびＭ４の低レベル電圧側に接続
されるノードが、高ＶｔｈのＭＯＳトランジスタ８８
と、ＭＯＳトランジスタ８８に並列にダイオード接続さ
れた高ＶｔｈのＭＯＳトランジスタ８６とからなる対に
よって電位制御される仮想低電源ノードＶＬ２が共通に
接続されている。

【０２８７】仮想低電源ノードＶＬ２の電位は、ノード
Ｎ３３にローレベルの信号を入力することで、ＭＯＳト
ランジスタ８６のＶｔｈ分だけ引き上げられ、各メモリ
セルＭ３、Ｍ４におけるリーク電流を低減するととも
に、図２７ではワード方向において、また図２８ではビ
ット線方向において、ＭＯＳトランジスタ８６とＭＯＳ
トランジスタ８８とからなる対を１つだけ共通して用い
ているので、回路サイズが小さくでき、低消費電力化を
図ることができる。

【０２８８】なお、仮想低電源ノードＶＬ１、ＶＬ２を
与えるＭＯＳトランジスタの構成は、実施の形態７にお
いて説明したように、ＭＯＳトランジスタ８２、８６に
代えて、Ｐチャネル型のダイオード接続されたＭＯＳト
ランジスタを使用することもできる。さらに、実施の形
態７において説明したように、ノードＰ１１、ノードＰ
１２、ノードＰ２１、ノードＰ２２に仮想高電源ノード
ＶＨを接続することもできる。

【０２８９】このように、以上に説明した実施の形態８
によれば、実施の形態７にかかる半導体記憶装置に対し
て外部の装置から入力される種々の信号に応じて低リー
ク電流化を実現することができ、さらに、複数のメモリ
セルから構成される半導体記憶装置に対しても、本発明
の特徴となる仮想電源ノードを提供するＭＯＳトランジ
スタの対を搭載することができ、またこの仮想電源ノー
ドを複数のメモリセル間において共有して接続すること
により、回路の小型化、確実なリーク電流の低減および
それに伴う低消費電力化を図ることができる。

【０２９０】

【発明の効果】以上説明したように、請求項１〜５，１
５にかかる発明によれば、第１のＭＯＳトランジスタの
ドレインと第３のＭＯＳトランジスタのソースとの接続
点となるノードの電位が、第１のＭＯＳトランジスタの
ゲートに入力する信号によって制御でき、例えば、第３
のＭＯＳトランジスタのドレインに電源電圧が接続され
た場合に、第１のＭＯＳトランジスタをＯＦＦ状態にす
ることで、第３のＭＯＳトランジスタのリーク電流を低
減させることができるとともに低消費電流化および高速
化を図ることができ、また、前記ノードの電位を定める
のにダイオード接続された第２のＭＯＳトランジスタを
用いているので、従来の半導体製造プロセスを活用して
バラツキの少ない製造を可能とし、安定して動作する半
導体回路が得られるという効果を奏する。

【０２９１】また、請求項６または７にかかる発明によ
れば、第１のＭＯＳトランジスタのドレインと第３のＭ
ＯＳトランジスタのソースとの接続点となるノードの電
位が、第１のＭＯＳトランジスタのゲートに入力する信
号によって制御でき、第１のＭＯＳトランジスタをＯＦ
Ｆ状態にすることで、第３のＭＯＳトランジスタおよび
第４のＭＯＳトランジスタのリーク電流を低減させるこ
とができるとともに低消費電流化および高速化を図るこ
とができ、また、前記ノードの電位を定めるのにダイオ
ード接続された第２のＭＯＳトランジスタを用いている
ので、従来の半導体製造プロセスを活用してバラツキの
少ない製造を可能とし、安定したインバータ動作が可能
となる半導体回路が得られるという効果を奏する。

【０２９２】また、請求項８〜１０にかかる発明によれ
ば、第１のＭＯＳトランジスタのドレインと第３のＭＯ
Ｓトランジスタのソースとの接続点となるノードの電位
が、第１のＭＯＳトランジスタのゲートに入力する信号
によって制御でき、第１のＭＯＳトランジスタをＯＦＦ
状態にすることで、第３のＭＯＳトランジスタおよび第
４のＭＯＳトランジスタのリーク電流を低減させること
ができるとともに低消費電流化および高速化を図ること
ができ、また、前記ノードの電位を定めるのにダイオー
ド接続された第２のＭＯＳトランジスタを用いているの
で、従来の半導体製造プロセスを活用してバラツキの少
ない製造を可能とし、安定したＮＡＮＤ演算動作が可能
となる半導体回路が得られるという効果を奏する。

【０２９３】また、請求項１１〜１３にかかる発明によ
れば、第１のＭＯＳトランジスタのドレインと第３のＭ
ＯＳトランジスタのソースとの接続点となるノードの電
位が、第１のＭＯＳトランジスタのゲートに入力する信
号によって制御でき、第１のＭＯＳトランジスタをＯＦ
Ｆ状態にすることで、第３のＭＯＳトランジスタおよび
第４のＭＯＳトランジスタのリーク電流を低減させるこ
とができるとともに低消費電流化および高速化を図るこ
とができ、また、前記ノードの電位を定めるのにダイオ
ード接続された第２のＭＯＳトランジスタを用いている
ので、従来の半導体製造プロセスを活用してバラツキの
少ない製造を可能とし、安定したＮＯＲ演算動作が可能
となる半導体回路が得られるという効果を奏する。

【０２９４】また、請求項１４にかかる発明によれば、
第１のＭＯＳトランジスタのドレインと第３のＭＯＳト
ランジスタのソースとの接続点となるノードを共有して
接続することにより、複数のＭＯＳトランジスタ回路に
おいて、低リーク電流化を達成されるとともに、回路の
小型化が図れ、消費電力の増加を抑えることのできる半
導体回路が得られるという効果を奏する。

【０２９５】また、請求項１６〜２３の発明によれば、
第１のＭＯＳトランジスタのドレインと第３のＭＯＳト
ランジスタのソースとの接続点となるノードの電位が、
第１のＭＯＳトランジスタのゲートに入力する信号によ
って制御でき、第１のＭＯＳトランジスタをＯＦＦ状態
にすることで、メモリセルにおけるリーク電流を低減さ
せることができるとともに低消費電流化および高速化を
図ることができ、また、前記ノードの電位を定めるのに
ダイオード接続された第２のＭＯＳトランジスタを用い
ているので、従来の半導体製造プロセスを活用したバラ
ツキの少ない製造を可能とし、安定したデータ読み出し
／書き込み動作が可能となる半導体記憶装置が得られる
という効果を奏する。

【図面の簡単な説明】

【図１】実施の形態１にかかる半導体回路の回路構成を
示す説明図である。

【図２】実施の形態１にかかる他の半導体回路の回路構
成を示す説明図である。

【図３】実施の形態１にかかる他の半導体回路の回路構
成を示す説明図である。

【図４】実施の形態１にかかる他の半導体回路の回路構
成を示す説明図である。

【図５】実施の形態２にかかるインバータ回路の回路構
成を示す説明図である。

【図６】実施の形態２にかかる他のインバータ回路の回
路構成を示す説明図である。

【図７】実施の形態２にかかる他のインバータ回路の回
路構成を示す説明図である。

【図８】実施の形態２にかかる他のインバータ回路の回
路構成を示す説明図である。

【図９】実施の形態３にかかるＮＡＮＤ回路の回路構成
を示す説明図である。

【図１０】実施の形態３にかかる他のＮＡＮＤ回路の回
路構成を示す説明図である。

【図１１】実施の形態３にかかる他のＮＡＮＤ回路の回
路構成を示す説明図である。

【図１２】実施の形態３にかかる他のＮＡＮＤ回路の回
路構成を示す説明図である。

【図１３】実施の形態４にかかるＮＯＲ回路の回路構成
を示す説明図である。

【図１４】実施の形態４にかかる他のＮＯＲ回路の回路
構成を示す説明図である。

【図１５】実施の形態４にかかる他のＮＯＲ回路の回路
構成を示す説明図である。

【図１６】実施の形態４にかかる他のＮＯＲ回路の回路
構成を示す説明図である。

【図１７】実施の形態５にかかる半導体回路の回路構成
を示す説明図である。

【図１８】実施の形態５にかかる半導体回路の動作を示
すタイムチャートである。

【図１９】実施の形態６にかかる半導体回路の回路構成
を示す説明図である。

【図２０】実施の形態６において、一部の回路のみが仮
想電源ノードに接続された半導体回路の回路構成を示す
説明図である。

【図２１】実施の形態６において、一部の回路で仮想電
源ノードの共有接続がおこなわれ、かつデコード信号を
入力する半導体回路の回路構成を示す説明図である。

【図２２】実施の形態７にかかる半導体記憶装置の回路
構成を示す説明図である。

【図２３】実施の形態７にかかる他の半導体記憶装置の
回路構成を示す説明図である。

【図２４】実施の形態７にかかる他の半導体記憶装置の
回路構成を示す説明図である。

【図２５】実施の形態７にかかる他の半導体記憶装置の
回路構成を示す説明図である。

【図２６】データ転送用ＭＯＳトランジスタを１つだけ
備えた場合の半導体記憶装置の回路構成を示す説明図で
ある。

【図２７】実施の形態８にかかる半導体記憶装置の回路
構成を示す説明図である。

【図２８】実施の形態８にかかる他の半導体記憶装置の
回路構成を示す説明図である。

【図２９】従来の半導体回路（第１の従来例）の回路構
成を示す説明図である。

【図３０】従来の半導体回路（第２の従来例）の回路構
成を示す説明図である。

【図３１】従来の半導体回路（第３の従来例）の回路構
成を示す説明図である。

【図３２】従来の半導体回路（第４の従来例）の回路構
成を示す説明図である。

【符号の説明】

１５，１７ 高ＶｔｈのＰチャネル型のＭＯＳトランジ
スタ １２，１４ 高ＶｔｈのＮチャネル型のＭＯＳトランジ
スタ ２３，２５，２７，２９，３１，３３，３５，３７，３
９，４１，４３，４５，４７，４９，５１，５３，５
５，５７，５９，６１，６３，６５，６７，６９，７
５，７７ 低ＶｔｈのＰチャネル型のＭＯＳトランジス
タ ２２，２４，２６，２８，３０，３２，３４，３６，３
８，４０，４２，４４，４６，４８，５０，５４，５
６，５８，６０，６２，６４，６６，６８，７０，７
２，７４，７６ 低ＶｔｈのＮチャネル型のＭＯＳトラ
ンジスタ １３ Ｐチャネル型のＭＯＳトランジスタ １６ Ｎチャネル型のＭＯＳトランジスタ ＶＬ 仮想低電圧ノード ＶＨ 仮想高電圧ノード １０１ ＮＯＲゲート １０２ ＮＡＮＤゲート １０３ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鍵渡 裕志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 HH04 JJ05 KB42 QQ03 5J042 BA04 CA09 CA24 CA25 CA27 DA00 5J056 AA03 BB49 CC00 DD13 DD28 DD43 EE04 EE13 HH04 KK00

Claims (23)

【特許請求の範囲】
1. 【請求項１】 異なる閾値電圧を有する複数のＭＯＳト
   ランジスタにより構成され、第１の電圧と該第１の電圧
   よりも低い第２の電圧を電源電圧として動作する半導体
   回路において、 ソースが前記第１の電圧または第２の電圧のうちのいず
   れか一方が供給される電源ノードに接続され、かつ第１
   の閾値電圧に設定された第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのドレインと前記電源ノ
   ードとの間において前記第１のＭＯＳトランジスタと並
   列にダイオード接続され、かつ第２の閾値電圧に設定さ
   れた第２のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
   続され、かつ前記第１の閾値電圧より低い第３の閾値電
   圧に設定された第３のＭＯＳトランジスタと、 を備えたことを特徴とする半導体回路。
2. 【請求項２】 異なる閾値電圧を有する複数のＭＯＳト
   ランジスタにより構成され、第１の電圧と該第１の電圧
   よりも低い第２の電圧を電源電圧として動作する半導体
   回路において、 ソースが前記第２の電圧が供給される低電位電源ノード
   に接続され、かつ第１の閾値電圧に設定されたＮチャネ
   ル型の第１のＭＯＳトランジスタと、 ソースが前記低電位電源ノードに接続され、ドレインお
   よびゲートが前記第１のＭＯＳトランジスタのドレイン
   に接続され、かつ第２の閾値電圧に設定されたＮチャネ
   ル型の第２のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
   続され、かつ前記第１および第２の閾値電圧より低い第
   ３の閾値電圧に設定されたＮチャネル型の第３のＭＯＳ
   トランジスタと、 を備えたことを特徴とする半導体回路。
3. 【請求項３】 異なる閾値電圧を有する複数のＭＯＳト
   ランジスタにより構成され、第１の電圧と該第１の電圧
   よりも低い第２の電圧を電源電圧として動作する半導体
   回路において、 ソースが前記第２の電圧が供給される低電位電源ノード
   に接続され、かつ第１の閾値電圧に設定されたＮチャネ
   ル型の第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
   続され、ドレインおよびゲートが前記低電位電源ノード
   に接続され、かつ前記第１の閾値電圧より低い第２の閾
   値電圧に設定されたＰチャネル型の第２のＭＯＳトラン
   ジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
   続され、かつ前記第１の閾値電圧より低い第３の閾値電
   圧に設定されたＮチャネル型の第３のＭＯＳトランジス
   タと、 を備えたことを特徴とする半導体回路。
4. 【請求項４】 異なる閾値電圧を有する複数のＭＯＳト
   ランジスタにより構成され、第１の電圧と該第１の電圧
   よりも低い第２の電圧を電源電圧として動作する半導体
   回路において、 ソースが前記第１の電圧が供給される高電位電源ノード
   に接続され、かつ第１の閾値電圧に設定されたＰチャネ
   ル型の第１のＭＯＳトランジスタと、 ソースが前記高電位電源ノードに接続され、ドレインお
   よびゲートが前記第１のＭＯＳトランジスタのドレイン
   に接続され、かつ第２の閾値電圧に設定されたＰチャネ
   ル型の第２のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
   続され、かつ前記第１および第２の閾値電圧より低い第
   ３の閾値電圧に設定されたＰチャネル型の第３のＭＯＳ
   トランジスタと、 を備えたことを特徴とする半導体回路。
5. 【請求項５】 異なる閾値電圧を有する複数のＭＯＳト
   ランジスタにより構成され、第１の電圧と該第１の電圧
   よりも低い第２の電圧を電源電圧として動作する半導体
   回路において、 ソースが前記第１の電圧が供給される高電位電源ノード
   に接続され、かつ第１の閾値電圧に設定されたＰチャネ
   ル型の第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
   続され、ドレインおよびゲートが前記高電位電源ノード
   に接続され、かつ前記第１の閾値電圧より低い第２の閾
   値電圧に設定されたＮチャネル型の第２のＭＯＳトラン
   ジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
   続され、かつ前記第１の閾値電圧より低い第３の閾値電
   圧に設定されたＰチャネル型の第３のＭＯＳトランジス
   タと、 を備えたことを特徴とする半導体回路。
6. 【請求項６】 ソースが前記第１の電圧が供給される高
   電位電源ノードに接続され、ドレインが前記第３のＭＯ
   Ｓトランジスタのドレインに接続され、ゲートが前記第
   ３のＭＯＳトランジスタのゲートに接続され、かつ前記
   第１の閾値電圧より低い第４の閾値電圧に設定されたＰ
   チャネル型の第４のＭＯＳトランジスタを備え、 前記第３のＭＯＳトランジスタと前記第４のＭＯＳトラ
   ンジスタとの対によりＣＭＯＳインバータ回路を構成す
   ることを特徴とする請求項２または３に記載の半導体回
   路。
7. 【請求項７】 ソースが前記第２の電圧が供給される低
   電位電源ノードに接続され、ドレインが前記第３のＭＯ
   Ｓトランジスタのドレインに接続され、ゲートが前記第
   ３のＭＯＳトランジスタのゲートに接続され、かつ前記
   第１の閾値電圧より低い第４の閾値電圧に設定されたＮ
   チャネル型の第４のＭＯＳトランジスタを備え、 前記第３のＭＯＳトランジスタと前記第４のＭＯＳトラ
   ンジスタとの対によりＣＭＯＳインバータ回路を構成す
   ることを特徴とする請求項４または５に記載の半導体回
   路。
8. 【請求項８】 ソースが前記第３のＭＯＳトランジスタ
   のドレインに接続され、かつ前記第１の閾値電圧より低
   い第４の閾値電圧に設定されたＮチャネル型の第４のＭ
   ＯＳトランジスタと、 ソースが前記第１の電圧が供給される高電位電源ノード
   に接続され、ドレインが前記第４のＭＯＳトランジスタ
   のドレインに接続され、ゲートが前記第４のＭＯＳトラ
   ンジスタのゲートに接続され、かつ前記第１の閾値電圧
   より低い第５の閾値電圧に設定されたＰチャネル型の第
   ５のＭＯＳトランジスタと、 ソースが、前記高電位電源ノードに接続され、ドレイン
   が前記第４のＭＯＳトランジスタのドレインに接続さ
   れ、ゲートが前記第３のＭＯＳトランジスタのゲートに
   接続され、かつ前記第１の閾値電圧より低い第６の閾値
   電圧に設定されたＰチャネル型の第６のＭＯＳトランジ
   スタと、 を備え、 前記第３〜６のＭＯＳトランジスタによりＮＡＮＤ回路
   を構成することを特徴とする請求項２または３に記載の
   半導体回路。
9. 【請求項９】 異なる閾値電圧を有する複数のＭＯＳト
   ランジスタにより構成され、第１の電圧と該第１の電圧
   よりも低い第２の電圧を電源電圧として動作する半導体
   回路において、 ソースが前記第１の電圧が供給される高電位電源ノード
   に接続され、かつ第１の閾値電圧に設定されたＰチャネ
   ル型の第１のＭＯＳトランジスタと、 ソースが前記高電位電源ノードに接続され、ドレインお
   よびゲートが前記第１のＭＯＳトランジスタのドレイン
   に接続され、かつ第２の閾値電圧に設定されたＰチャネ
   ル型の第２のＭＯＳトランジスタと、 ソースが前記第２の電圧が供給される低電位電源ノード
   に接続され、かつ前記第１および第２の閾値電圧より低
   い第３の閾値電圧に設定されたＮチャネル型の第３のＭ
   ＯＳトランジスタと、 ソースが前記第３のＭＯＳトランジスタのドレインに接
   続され、かつ前記第１および第２の閾値電圧より低い第
   ４の閾値電圧に設定されたＮチャネル型の第４のＭＯＳ
   トランジスタと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
   接続され、ゲートが前記第４のＭＯＳトランジスタのゲ
   ートに接続され、かつ前記第１および第２の閾値電圧よ
   り低い第５の閾値電圧に設定されたＰチャネル型の第５
   のＭＯＳトランジスタと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
   接続され、ゲートが前記第３のＭＯＳトランジスタのゲ
   ートに接続され、かつ前記第１および第２の閾値電圧よ
   り低い第６の閾値電圧に設定されたＰチャネル型の第６
   のＭＯＳトランジスタと、 を備え、 前記第５のＭＯＳトランジスタのソースと前記第６のＭ
   ＯＳトランジスタのソースのうち少なくとも一方が前記
   第１のＭＯＳトランジスタのドレインに接続され、 前記第３〜６のＭＯＳトランジスタによりＮＡＮＤ回路
   を構成することを特徴とする半導体回路。
10. 【請求項１０】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタにより構成され、第１の電圧と該第１の電
    圧よりも低い第２の電圧を電源電圧として動作する半導
    体回路において、 ソースが前記第１の電圧が供給される高電位電源ノード
    に接続され、かつ第１の閾値電圧に設定されたＰチャネ
    ル型の第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
    続され、ドレインおよびゲートが前記高電位電源ノード
    に接続され、かつ前記第１の閾値電圧より低い第２の閾
    値電圧に設定されたＮチャネル型の第２のＭＯＳトラン
    ジスタと、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続され、かつ前記第１の閾値電圧より低い第３の閾
    値電圧に設定されたＮチャネル型の第３のＭＯＳトラン
    ジスタと、 ソースが前記第３のＭＯＳトランジスタのドレインに接
    続され、かつ前記第１の閾値電圧より低い第４の閾値電
    圧に設定されたＮチャネル型の第４のＭＯＳトランジス
    タと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
    接続され、ゲートが前記第４のＭＯＳトランジスタのゲ
    ートに接続され、かつ前記第１の閾値電圧より低い第５
    の閾値電圧に設定されたＰチャネル型の第５のＭＯＳト
    ランジスタと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
    接続され、ゲートが前記第３のＭＯＳトランジスタのゲ
    ートに接続され、かつ前記第１の閾値電圧より低い第６
    の閾値電圧に設定されたＰチャネル型の第６のＭＯＳト
    ランジスタと、 を備え、 前記第５のＭＯＳトランジスタのソースと前記第６のＭ
    ＯＳトランジスタのソースのうち少なくとも一方が前記
    第１のＭＯＳトランジスタのドレインに接続され、 前記第３〜６のＭＯＳトランジスタによりＮＡＮＤ回路
    を構成することを特徴とする半導体回路。
11. 【請求項１１】 ソースが前記第３のＭＯＳトランジス
    タのドレインに接続され、かつ前記第１の閾値電圧より
    低い第４の閾値電圧に設定されたＰチャネル型の第４の
    ＭＯＳトランジスタと、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続され、ドレインが前記第４のＭＯＳトランジスタ
    のドレインに接続され、ゲートが前記第４のＭＯＳトラ
    ンジスタのゲートに接続され、かつ前記第１の閾値電圧
    より低い第５の閾値電圧に設定されたＮチャネル型の第
    ５のＭＯＳトランジスタと、 ソースが前記低電位電源ノードに接続され、ドレインが
    前記第４のＭＯＳトランジスタのドレインに接続され、
    ゲートが前記第３のＭＯＳトランジスタのゲートに接続
    され、かつ前記第１の閾値電圧より低い第６の閾値電圧
    に設定されたＮチャネル型の第６のＭＯＳトランジスタ
    と、 を備え、 前記第３〜６のＭＯＳトランジスタによりＮＯＲ回路を
    構成することを特徴とする請求項４または５に記載の半
    導体回路。
12. 【請求項１２】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタにより構成され、第１の電圧と該第１の電
    圧よりも低い第２の電圧を電源電圧として動作する半導
    体回路において、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続され、かつ第１の閾値電圧に設定されたＮチャネ
    ル型の第１のＭＯＳトランジスタと、 ソースが前記低電位電源ノードに接続され、ドレインお
    よびゲートが前記第１のＭＯＳトランジスタのドレイン
    に接続され、かつ第２の閾値電圧に設定されたＮチャネ
    ル型の第２のＭＯＳトランジスタと、 ソースが前記第１の電圧が供給される高電位電源ノード
    に接続され、かつ前記第１および第２の閾値電圧より低
    い第３の閾値電圧に設定されたＰチャネル型の第３のＭ
    ＯＳトランジスタと、 ソースが前記第３のＭＯＳトランジスタのドレインに接
    続され、かつ前記第１および第２の閾値電圧より低い第
    ４の閾値電圧に設定されたＰチャネル型の第４のＭＯＳ
    トランジスタと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
    接続され、ゲートが前記第４のＭＯＳトランジスタのゲ
    ートに接続され、かつ前記第１および第２の閾値電圧よ
    り低い第５の閾値電圧に設定されたＮチャネル型の第５
    のＭＯＳトランジスタと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
    接続され、ゲートが前記第３のＭＯＳトランジスタのゲ
    ートに接続され、かつ前記第１および第２の閾値電圧よ
    り低い第６の閾値電圧に設定されたＮチャネル型の第６
    のＭＯＳトランジスタと、 を備え、 前記第５のＭＯＳトランジスタのソースと前記第６のＭ
    ＯＳトランジスタのソースのうち少なくとも一方が前記
    第１のＭＯＳトランジスタのドレインに接続され、 前記第３〜６のＭＯＳトランジスタによりＮＯＲ回路を
    構成することを特徴とする半導体回路。
13. 【請求項１３】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタにより構成され、第１の電圧と該第１の電
    圧よりも低い第２の電圧を電源電圧として動作する半導
    体回路において、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続され、かつ第１の閾値電圧に設定されたＮチャネ
    ル型の第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
    続され、ドレインおよびゲートが前記低電位電源ノード
    に接続され、かつ前記第１の閾値電圧より低い第２の閾
    値電圧に設定されたＰチャネル型の第２のＭＯＳトラン
    ジスタと、 ソースが前記第１の電圧が供給される高電位電源ノード
    に接続され、かつ前記第１の閾値電圧より低い第３の閾
    値電圧に設定されたＰチャネル型の第３のＭＯＳトラン
    ジスタと、 ソースが前記第３のＭＯＳトランジスタのドレインに接
    続され、かつ前記第１の閾値電圧より低い第４の閾値電
    圧に設定されたＰチャネル型の第４のＭＯＳトランジス
    タと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
    接続され、ゲートが前記第４のＭＯＳトランジスタのゲ
    ートに接続され、かつ前記第１の閾値電圧より低い第５
    の閾値電圧に設定されたＮチャネル型の第５のＭＯＳト
    ランジスタと、 ドレインが前記第４のＭＯＳトランジスタのドレインに
    接続され、ゲートが前記第３のＭＯＳトランジスタのゲ
    ートに接続され、かつ前記第１の閾値電圧より低い第６
    の閾値電圧に設定された設定されたＮチャネル型の第６
    のＭＯＳトランジスタと、 を備え、 前記第５のＭＯＳトランジスタのソースと前記第６のＭ
    ＯＳトランジスタのソースのうち少なくとも一方が前記
    第１のＭＯＳトランジスタのドレインに接続され、 前記第３〜６のＭＯＳトランジスタによりＮＯＲ回路を
    構成することを特徴とする半導体回路。
14. 【請求項１４】 複数のＭＯＳトランジスタ回路が前記
    第１の電圧または第２の電圧のうちのいずれか一方が供
    給される電源ノードに代えて、前記第１のＭＯＳトラン
    ジスタのドレインに接続されたことを特徴とする請求項
    １〜１３のいずれか一つに記載の半導体回路。
15. 【請求項１５】 前記第１のＭＯＳトランジスタおよび
    該第１のＭＯＳトランジスタと同チャネル型の前記第２
    のＭＯＳトランジスタは、バックゲートに、他のＭＯＳ
    トランジスタのバックゲートに供給されるバイアス電圧
    よりも高いバイアス電圧が供給されることにより、他の
    ＭＯＳトランジスタの閾値電圧より高い閾値電圧に設定
    されることを特徴とする請求項１〜１４のいずれか一つ
    に記載の半導体回路。
16. 【請求項１６】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタによりメモリセルを構成し、第１の電圧と
    該第１の電圧よりも低い第２の電圧を電源電圧として動
    作する半導体記憶装置において、 前記メモリセルは、前記第１の電圧または第２の電圧の
    うちのいずれか一方が供給される電源ノードとの接続に
    代えて、前記請求項１〜１５のいずれか一つに記載の半
    導体回路における前記第１のＭＯＳトランジスタのドレ
    インに接続されたことを特徴とする半導体記憶装置。
17. 【請求項１７】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタにより構成され、第１の電圧と該第１の電
    圧よりも低い第２の電圧を電源電圧として動作する半導
    体記憶装置において、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続されたＮチャネル型の第１のＭＯＳトランジスタ
    と、 ソースが前記低電位電源ノードに接続され、ドレインお
    よびゲートが前記第１のＭＯＳトランジスタのドレイン
    に接続されたＮチャネル型の第２のＭＯＳトランジスタ
    と、 ソースが前記第１の電圧が供給される高電位電源ノード
    に接続されたＰチャネル型の第３のＭＯＳトランジスタ
    と、ソースが前記第１のＭＯＳトランジスタのドレイン
    に接続され、ドレインが前記第３のＭＯＳトランジスタ
    のドレインに接続され、ゲートが前記第３のＭＯＳトラ
    ンジスタのゲートに接続されたＮチャネル型の第４のＭ
    ＯＳトランジスタとの対により構成される第１のＣＭＯ
    Ｓインバータと、 ソースが前記高電位電源ノードに接続されたＰチャネル
    型の第５のＭＯＳトランジスタと、ソースが前記第１の
    ＭＯＳトランジスタのドレインに接続され、ドレインが
    前記第５のＭＯＳトランジスタのドレインおよび前記第
    ３のＭＯＳトランジスタのゲートに接続され、ゲートが
    前記第５のＭＯＳトランジスタのゲートおよび前記第３
    のＭＯＳトランジスタのドレインに接続されたＮチャネ
    ル型の第６のＭＯＳトランジスタとの対により構成され
    る第２のＣＭＯＳインバータと、ソースが前記第３のＭ
    ＯＳトランジスタのドレインに接続されたＮチャネル型
    の第１のデータ転送用ＭＯＳトランジスタと、 前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳイ
    ンバータの対によりメモリセルを構成し、 前記第１のＭＯＳトランジスタが前記第２〜６のＭＯＳ
    トランジスタおよび前記第１のデータ転送用ＭＯＳトラ
    ンジスタのうちの少なくとも一つのＭＯＳトランジスタ
    の閾値電圧より高い閾値電圧に設定されたことを特徴と
    する半導体記憶装置。
18. 【請求項１８】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタにより構成され、第１の電圧と該第１の電
    圧よりも低い第２の電圧を電源電圧として動作する半導
    体記憶装置において、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続され、かつ第１の閾値電圧に設定されたＮチャネ
    ル型の第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
    続され、ドレインおよびゲートが前記低電位電源ノード
    に接続され、かつ前記第１の閾値電圧より低い第２の閾
    値電圧に設定されたＰチャネル型の第２のＭＯＳトラン
    ジスタと、 ソースが前記第１の電圧が供給される高電位電源ノード
    に接続されたＰチャネル型の第３のＭＯＳトランジスタ
    と、ソースが前記第１のＭＯＳトランジスタのドレイン
    に接続され、ドレインが前記第３のＭＯＳトランジスタ
    のドレインに接続され、ゲートが前記第３のＭＯＳトラ
    ンジスタのゲートに接続された第４のＭＯＳトランジス
    タとの対により構成される第１のＣＭＯＳインバータ
    と、 ソースが前記高電位電源ノードに接続されたＰチャネル
    型の第５のＭＯＳトランジスタと、ソースが前記第１の
    ＭＯＳトランジスタのドレインに接続され、ドレインが
    前記第５のＭＯＳトランジスタのドレインおよび前記第
    ３のＭＯＳトランジスタのゲートに接続され、ゲートが
    前記第５のＭＯＳトランジスタのゲートおよび前記第３
    のＭＯＳトランジスタのドレインに接続されたＮチャネ
    ル型の第６のＭＯＳトランジスタとの対により構成され
    る第２のＣＭＯＳインバータと、 ソースが前記第３のＭＯＳトランジスタのドレインに接
    続されたＮチャネル型の第１のデータ転送用ＭＯＳトラ
    ンジスタと、 前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳイ
    ンバータの対によりメモリセルを構成することを特徴と
    する半導体記憶装置。
19. 【請求項１９】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタにより構成され、第１の電圧と該第１の電
    圧よりも低い第２の電圧を電源電圧として動作する半導
    体記憶装置において、 ソースが前記第１の電圧が供給される高電位電源ノード
    に接続され、かつ第１の閾値電圧に設定されたＰチャネ
    ル型の第１のＭＯＳトランジスタと、 ソースが高電位電源ノードに接続され、ドレインおよび
    ゲートが前記第１のＭＯＳトランジスタのドレインに接
    続されたＰチャネル型の第２のＭＯＳトランジスタと、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続されたＮチャネル型の第３のＭＯＳトランジスタ
    と、ソースが前記第１のＭＯＳトランジスタのドレイン
    に接続され、ドレインが前記第３のＭＯＳトランジスタ
    のドレインに接続され、ゲートが前記第３のＭＯＳトラ
    ンジスタのゲートに接続されたＰチャネル型の第４のＭ
    ＯＳトランジスタとの対により構成される第１のＣＭＯ
    Ｓインバータと、 ソースが前記低電位電源ノードに接続されたＮチャネル
    型の第５のＭＯＳトランジスタと、ソースが前記第１の
    ＭＯＳトランジスタのドレインに接続され、ドレインが
    前記第５のＭＯＳトランジスタのドレインおよび前記第
    ３のＭＯＳトランジスタのゲートに接続され、ゲートが
    前記第５のＭＯＳトランジスタのゲートおよび前記第３
    のＭＯＳトランジスタのドレインに接続されたＰチャネ
    ル型の第６のＭＯＳトランジスタとの対により構成され
    る第２のＣＭＯＳインバータと、ドレインが前記第３の
    ＭＯＳトランジスタのドレインに接続されたＰチャネル
    型の第１のデータ転送用ＭＯＳトランジスタと、 前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳイ
    ンバータの対によりメモリセルを構成し、 前記第１のＭＯＳトランジスタが前記第２〜６のＭＯＳ
    トランジスタおよび前記第１のデータ転送用ＭＯＳトラ
    ンジスタのうちの少なくとも一つのＭＯＳトランジスタ
    の閾値電圧より高い閾値電圧に設定されたことを特徴と
    する半導体記憶装置。
20. 【請求項２０】 異なる閾値電圧を有する複数のＭＯＳ
    トランジスタにより構成され、第１の電圧と該第１の電
    圧よりも低い第２の電圧を電源電圧として動作する半導
    体記憶装置において、 ソースが前記第１の電圧が供給される高電位電源ノード
    に接続され、かつ第１の閾値電圧に設定されたＰチャネ
    ル型の第１のＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのドレインに接
    続され、ドレインおよびゲートが前記高電位電源ノード
    に接続され、かつ前記第１の閾値電圧より低い第２の閾
    値電圧に設定されたＮチャネル型の第２のＭＯＳトラン
    ジスタと、 ソースが前記第２の電圧が供給される低電位電源ノード
    に接続されたＮチャネル型の第３のＭＯＳトランジスタ
    と、ソースが前記第１のＭＯＳトランジスタのドレイン
    に接続され、ドレインが前記第３のＭＯＳトランジスタ
    のドレインに接続され、ゲートが前記第３のＭＯＳトラ
    ンジスタのゲートに接続されたＰチャネル型の第４のＭ
    ＯＳトランジスタとの対により構成される第１のＣＭＯ
    Ｓインバータと、 ソースが前記低電位電源ノードに接続されたＮチャネル
    型の第５のＭＯＳトランジスタと、ソースが前記第１の
    ＭＯＳトランジスタのドレインに接続され、ドレインが
    前記第５のＭＯＳトランジスタのドレインおよび前記第
    ３のＭＯＳトランジスタのゲートに接続され、ゲートが
    前記第５のＭＯＳトランジスタのゲートおよび前記第３
    のＭＯＳトランジスタのドレインに接続されたＰチャネ
    ル型の第６のＭＯＳトランジスタとの対により構成され
    る第２のＣＭＯＳインバータと、ドレインが前記第３の
    ＭＯＳトランジスタのドレインに接続されたＰチャネル
    型の第１のデータ転送用ＭＯＳトランジスタと、 前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳイ
    ンバータの対によりメモリセルを構成することを特徴と
    する半導体記憶装置。
21. 【請求項２１】 ソースまたはドレインが前記第５のＭ
    ＯＳトランジスタのドレインに接続され、ゲートが前記
    第１のデータ転送用ＭＯＳトランジスタのゲートに接続
    されたＮチャネル型またはＰチャネル型の第２のデータ
    転送用ＭＯＳトランジスタを備えたことを特徴とする請
    求項１７〜２０のいずれか一つに記載の半導体記憶装
    置。
22. 【請求項２２】 前記メモリセルに対してデータの書き
    込みをおこなうための書き込み信号を入力し、前記第１
    のＭＯＳトランジスタは該書き込み信号が入力された際
    に導通しないことを特徴とする請求項１７〜２１のいず
    れか一つに記載の半導体記憶装置。
23. 【請求項２３】 前記第１〜６のＭＯＳトランジスタの
    うち少なくとも第１のＭＯＳトランジスタおよび該第１
    のＭＯＳトランジスタと同チャネル型の前記第２のＭＯ
    Ｓトランジスタは、バックゲートに、他のＭＯＳトラン
    ジスタのバックゲートに供給されるバイアス電圧よりも
    高いバイアス電圧が供給されることにより、他のＭＯＳ
    トランジスタの閾値電圧より高い閾値電圧に設定される
    ことを特徴とする請求項１７〜２２のいずれか一つに記
    載の半導体記憶装置。