JP2012198984A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。
【選択図】図1
Description
特許文献2では、ダイオードを用いてSRAMのメモリセル内の駆動トランジスタのソース線電位を抵抗を用いて接地電位よりも上昇させることによって待機時電流を低減する回路が開示されている。特許文献3では、SRAM回路中のアクセスしないメモリセルのワード線には接地電位よりも低い電圧を印加することでメモリセルの転送MOSを介して流れるリーク電流を低減する回路が開示されている。
また3つの素子を使用することで製造プロセスばらつきの影響を考慮したソース線電位制御回路とすることが可能となる。
SRAMメモリセルにデータを書き込む場合に、スタンバイ時同様にソース線を接地電位よりも上昇させる。これにより、メモリセル内の転送MOSのVthが上昇し負荷MOSのVthが低下している場合にも負荷MOSのゲート電圧が接地電位よりも上昇していることからコンダクタンスが大きくなり正常に書き込み可能となる。
図1に本発明を用いた場合のSRAM回路の概略を示す。図1において、MCはSRAMのメモリセル、sslはメモリセル内の駆動MOSのソース線、ssは接地電位線、SW1は制御信号re1によってオン・オフされるスイッチ回路、R1は抵抗素子、M1はsslとss間にダイオード接続されたMOSトランジスタを表している。図2に図1中のMCの構成を示す。MT1およびMT2は転送MOS、MD1およびMD2は駆動MOS、ML1およびML2が負荷MOS、wdがワード線、bltおよびblbがビット線、ddはメモリセル内の負荷MOSのソース電位線すなわち電源電位線、bpがメモリセル内のp型MOSの基板端子に接続される線、bnがメモリセル内のn型MOSの基板端子に接続される線、sslがメモリセル内の駆動MOSのソース電位線を表している。図1において、SRAM回路が動作している時はスイッチSW1を閉じることによってsslの電位が接地電位となり、一般的なSRAMの動作と同じ動作となる。SRAM回路が動作せずデータを記憶する状態では、制御信号re1によってスイッチSW1を開く。この時、sslの電位は、メモリセルのリーク電流と抵抗R1を流れる電流およびダイオード接続されたMOSトランジスタM1の電流の関係から決定される。また、スイッチSW1をオフ状態でもリーク電流があるMOS等で構成した場合には上記の3つの素子の電流に加えスイッチSW1のオフ電流が関係する。sslの電位をVssl、電源電位をVddとすると、Vdd-VsslがSRAMのメモリセルがデータを保持できる電圧より高い電圧であれば、リーク電流を削減しながらデータ保持できる。
0.13μmプロセスで製造されたトランジスタのリーク電流は、このMT1の電位の状態とすることで、ソース電位が0Vの場合と比較して10000分の1程度に低減することが可能となる。駆動MOSであるMD2に関しては、ソース電位が0.4V、ゲート電位が0.4V、ドレイン電位が1.0V、バックゲート電位が0Vとなっている。この状態はドレイン-ソース間の電圧が0.6Vで0.4Vの基板バイアスが印加された状態である。0.13μmプロセスで製造されたトランジスタのリーク電流は、このMD2の電位の状態とすることで、ソース電位が0Vの場合と比較して100分の1程度に低減することが可能となる。負荷MOSであるML1に関しては、ソース電位が1.0V、ゲート電位1.0V、ドレイン電位が0.4V、バックゲート電位が1.0Vとなっている。この状態はソース-ドレイン間の電圧が0.6Vでトランジスタがオフしている状態である。よって、基板バイアス効果はないため、サブスレッショルドリーク電流は、このML1の電位の状態とすることで、ソース電位が0Vの場合と比較してソース-ドレイン間の電圧に比例して低減され3/5程度となる。このように、ソース線sslの電位を制御することでメモリセル内のnMOSトランジスタのサブスレッショルドリーク電流を大きく低減することができる。ここでは、Vsslが0.4Vとなる場合について説明したが、この電位が高ければ高いほどリーク電流低減効果は大きくなり、低ければ低いほどリーク電流の低減効果は小さい。しかし、Vsslの電位が高ければ高いほど、SRAMのメモリセルが記憶しているデータは壊れやすくなるため、リーク電流の目標値が決まっていれば、その目標値を満たす最低のVsslとすることが望ましい。逆に考えれば、メモリセルがデータを記憶できる最大のVsslがトランジスタの製造プロセスから決まれば、Vsslの値をそれ以上にはできない。
明する。図12においてVddはddの電位で電源電圧、Vddpはddpの電位、Vssはssの電位で接地電位、wlはワード線を表している。スタンバイ状態では、ワードドライバの入力は電源電圧Vddとなっており、これによってワードドライバ中のnMOSトランジスタがオン状態になり接地電位Vssが出力されワード線がVssつまり0Vとなっている。これによって、メモリセルはアクセスされない状態になっている。この状態ではワードドライバ中のpMOSトランジスタがオフ状態となっており、このトランジスタを流れるサブスレッショルド電流がリーク電流となるため、この電流を低減する必要がある。例えば、電源電圧が1.0Vの場合にVddpを0.5V程度に下げた場合の電源関係を図12中に示されている。ゲート電位が1.0V、ソース電位が0.5V、ドレイン電位が0V、バックゲート電位が1.0Vとなっている。そのため、pMOSトランジスタは、ソース-ドレイン間電位が0.5Vととなり、0.5Vの基板バイアスがかかった状態となりさらにゲート-ソース間に0.5Vが印加された状態となっており、ソース電位が1.0Vの状態と比較して10000分の1程度と大きくリーク電流が低減できる。図11の回路において、MS4とMS5の2つのpMOSトランジスタを用いることでddpの電位をスタンバイ時に0.5V程度にすることができる。MS4はactwによってスタンバイ時にオフ状態になる。MS5は常時オン状態のpMOSトランジスタで、スタンバイ時にddpの電位が0.5Vになる程度の電流を流し続けている。ここではスタンバイ状態のddpの電位を0.5V程度と設定した。これは、ワードドライバのリーク電流が10000分の1程度に減少できれば充分リーク電流が低減できたと考えられ、その場合には、ddpの電位が高ければ高いほどスタンバイ状態からアクティブ状態への復帰に時間がかからないためである。よって、さらにリーク電流を低減する必要がある場合には、スイッチMOSであるMS4のみをもちいてddpの電位をVssに近い電位まで下げるという構成も考えられる。
図中で、standbyはスタンバイ状態を、activeは動作状態を示している。Vssl、Vddp、Vsspはそれぞれssl、ddp、sspの電位を示している。スタンバイ状態には、actm、actw、actpの信号がそれぞれロウ、ハイ、ロウとなっており、図11中のスイッチMOSであるMS1、MS4、MS6がオフ状態となる。これにより、ssl、ddp、sspのでんいがそれぞれ0.4V、0.5V、1.0V程度となって各回路のリーク電流が低減された状態となる。回路の動作状態では、actm、actw、actpの信号がそれぞれハイ、ロウ、ハイとなっており、図11中のスイッチMOSであるMS1、MS4、MS6がオン状態となる。これにより、ssl、ddp、sspのでんいがそれぞれ0V、1.0V、0Vに固定され各回路が動作状態となる。
<実施例2>
SRAM回路を低電圧で動作させるには、構成するMOSトランジスタのVthを下げる必要がある。とくに、転送MOSの駆動力はSRAMの動作速度に大きく影響があるため、電源電圧が低ければ低いほど転送MOSのVthを下げなければ動作速度は大きく低下する。例えば、図10のcase4のVthの関係となっている場合には、転送MOSのVthはそれ以外のMOSトランジスタのVthよりも低い。メモリセルからデータを読み出す場合の状態を図14に示す。図14中でMC1はデータを読み出すメモリセル、MC2はアクセスされていないメモリセルでここではMC1とは逆のデータを記憶している。Ionはアクセスされたメモリセルの転送MOSから流れるメモリセル電流、Ioffはアクセスされていないメモリセルの転送MOSを流れるリーク電流を表す。データを読み出す際には、Ionによってビット線blbの電位が電源電圧下げられると同時に、逆のビット線bltもIoffによって電位が下がり、その電位差が一定以上になる時点でセンスアンプが活性化されてデータが読み出される。ここで、Ioffが大きくなると電位差が一定の値になるまでにかかる時間が長くなり読み出し時間が遅くなる。またIoffが大きい場合には最悪の場合ビット線bltの電位がビット線blbの電位よりも下がり正常なデータが読み出せない。ここで低電圧で動作させるために転送MOSのVthが下がった場合には図14中のIoffが大きくなるため、読み出し時間が長くなる、読み出しが正常にできないという問題が発生する。よって、アクセスされていないメモリセルのワード線電位を接地電位よりも低い電位つまり0V以下の電位とすることで転送MOS のリーク電流を下げることができる。しかしこの方法では、チャージポンプ等の0Vよりも低い電圧を生成する電源回路が必要となるため、スタンバイ時には電源回路の消費電力のためにスタンバイ電力が大きくなってしまう。ここで、図1のsslを制御する方法を併用し、動作時にはアクセスされていないメモリセルのワード線電位を負の電位とし、スタンバイ時にはsslの電位を上昇させるという制御をする。sslの電位を上昇させた場合、特に転送MOSのリーク電流を大きく低減することが可能となるため、ワード線の電位を負にしていない場合でもVthの低い転送MOSのリーク電流を抑えることができる。これにより、ワード線のロウの電位が0Vであってもリーク電流が削減できるため、スタンバイ時にチャージポンプ等の負電位を発生させる電源回路の動作させない状態にできるため、消費電力が削減可能となる。このように転送MOSのVthを下げ、動作時にはワード線のロウの電位を負の電位とし、スタンバイ時にはワード線電位を0Vとしてsslの電位を上昇させることにより、動作時の動作速度が速くスタンバイ時の消費電力の少ないSRAM回路とすることが可能となる。
電力を低減できる。
<実施例3>
図18にSRAMメモリセルに記憶しているデータの反転データを書き込む際の各ノードの電位を示す。node1およびnode2は記憶保持ノードで、括弧内はデータを書き込む前の電位である。書き込み時には、転送MOSトランジスタMT1を通して記憶保持ノードnode1の電荷が放電され、同時に負荷MOSトランジスタML1からはnode1に電荷が充電される。データの書き込みは、node1の電荷が放電されることによって終了するため、転送MOSの駆動力が大きく、負荷MOSの駆動力が小さい場合に書き込み動作は高速になる。ここで、Vsslの電位を実施例1のスタンバイ状態と同状態の0.4Vにした場合には、ML1のゲート-ソース間電圧が小さくなるため、負荷MOSの駆動力が小さくなるため書き込み動作が高速になる。すなわち、メモリアレイの構造を図1の構造とし、書き込み時およびスタンバイ時にVsslを0.4Vとし、読み出し時にVsslを0Vとすれば、高速書き込みが可能なSRAM回路が実現できる。
ここで、スタンバイ状態ではないが、SRAMにアクセスされていない状態ではVsslの値は0.4Vにすれば、動作していないメモリのリーク電流が抑えられるため望ましい。この制御電圧を図19に示す。図19において、writeは書き込み期間、readは読み出し期間、nopはメモリにアクセスていない期間を示す。
<実施例4>
図21に本発明を用いた場合のSRAM回路の概略を示す。図21において、MCはSRAMのメモリセル、sslはメモリセル内の駆動MOSのソース線、ssは接地電位線、ddlはメモリセル内の負荷MOSのソース線、ddは電源電位線、SW11およびSW12は制御信号re2によってオン・オフされるスイッチ回路、R11およびR12は抵抗素子、M11はsslとss間にダイオード接続されたnMOSトランジスタ、M12はddlとdd間にダイオード接続されたpMOSトランジスタ、を表している。図21中のMCの構成は図2中のddがddlと置き換わった構造である。示す。図1において、SRAM回路が動作している時はスイッチSW11およびSW12を閉じることによってsslの電位は接地電位、ddlの電位は電源電位となり、一般的なSRAMの動作と同じ動作となる。SRAM回路が動作せずデータを記憶する状態では、制御信号re11によってスイッチSW11およびSW12を開く。この時、sslの電位は、メモリセルのリーク電流と抵抗R11を流れる電流およびダイオード接続されたMOSトランジスタM11の電流の関係から決定される。ddlの電位は、メモリセルのリーク電流と抵抗R12を流れる電流およびダイオード接続されたMOSトランジスタM12の電流の関係から決定される。また、スイッチSW11およびSW12をオフ状態でもリーク電流があるMOS等で構成した場合には上記の素子の電流に加えスイッチSW11およびSW12のオフ電流が関係する。sslの電位をVssl、ddlの電位をVddlとすると、Vddl-VsslがSRAMのメモリセルがデータを保持できる電圧より高い電圧であれば、リーク電流を削減しながらデータ保持できる。この例では、スタンバイ状態では、メモリセル内の負荷MOSに基板バイアス効果が印加されるため、図1の回路では大きくリーク電流を低減することができなかった負荷MOSのリーク電流も大きく低減することが可能となる。
Claims (7)
- 駆動MOSトランジスタ、転送MOSトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
電源電位線、
接地電位線、
前記駆動MOSトランジスタのソース電極に接続されたソース線、
前記メモリセルアレイの行毎に設けられ、行に配列されたスタティック型メモリセルの転送MOSトランジスタのゲートに接続されたワード線、
前記ワード線を駆動するワードドライバ、
前記ソース線と前記接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御するスイッチ、
ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているnチャネル型MOSトランジスタ、
前記ソース線と前記接地電位線とを接続する抵抗素子、
を備え、
前記ワードドライバは前記接地電位線に接続され、前記スイッチがオフしているときはその接続するワード線に前記接地電位線の電位を供給する、半導体集積回路装置。 - 前記ワードドライバのハイの動作電位点と前記電源電位線との間を接続し及び非接続するスイッチをさらに備える請求項1記載の半導体集積回路装置。
- 前記ワードドライバの入力に接続されたデコーダ、及び
前記デコーダと前記接地電位線との間を接続し及び非接続とするスイッチ、
をさらに備える請求項1記載の半導体集積回路装置。 - 駆動MOSトランジスタ、転送MOSトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
接地電位線、
前記駆動MOSトランジスタのソース電極に接続されたソース線、
前記メモリセルアレイの列毎に設けられ、列に配列されたスタティック型メモリセルの転送MOSトランジスタに接続されたビット線、
前記ビット線上の電圧を増幅するセンスアンプ、
前記センスアンプのロウの動作電位点と前記接地電位線との間を接続し及び非接続とする第1のスイッチ、
前記ソース線と接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御する第2のスイッチ、
ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているnチャネル型MOSトランジスタ、
前記ソース線と前記接地電位線とを接続する抵抗素子、
を備え、
前記第1のスイッチがオフしているとき、前記センスアンプのロウの動作電位点は、前記ソース線と電気的に分離されている、半導体集積回路装置。 - 駆動MOSトランジスタ、転送MOSトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
接地電位線、
前記駆動MOSトランジスタのソース電極に接続されたソース線、
前記メモリセルアレイの列毎に設けられ、列に配列されたスタティック型メモリセルの転送MOSトランジスタに接続されたビット線、
前記ビット線上の電圧を増幅するセンスアンプ、
前記センスアンプの活性及び非活性を制御する制御回路、
前記制御回路のロウの動作電位点と前記接地電位線との間を接続し及び非接続とする第1のスイッチ、
前記ソース線と接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御する第2のスイッチ、
ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているnチャネル型MOSトランジスタ、
前記ソース線と前記接地電位線とを接続する抵抗素子、
を備え、
前記第1のスイッチがオフしているとき、前記制御回路のロウの動作電位点は、前記ソース線と電気的に分離されている、半導体集積回路装置。 - 駆動MOSトランジスタ、転送MOSトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
接地電位線、
前記駆動MOSトランジスタのソース電極に接続されたソース線、
前記メモリセルアレイの列毎に設けられ、列に配列されたスタティック型メモリセルの転送MOSトランジスタに接続されたビット線、
前記メモリセルアレイの列を選択する列スイッチ、
前記列スイッチを制御する制御回路、
前記制御回路のロウの動作電位点と前記接地電位線との間を接続し及び非接続とする第1のスイッチ、
前記ソース線と接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御する第2のスイッチ、
ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているnチャネル型MOSトランジスタ、
前記ソース線と前記接地電位線とを接続する抵抗素子、
を備え、
前記第1のスイッチがオフしているとき、前記制御回路のロウの動作電位点は、前記ソース線と電気的に分離されている、半導体集積回路装置。 - 前記抵抗素子は、ドレイン電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続され、前記メモリセルの動作時及び前記メモリセルのスタンバイ時のいずれのときにもオンしている別のnチャネル型MOSトランジスタである、請求項1ないし請求項6のいずれか一項に記載の半導体集積回路装置。
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