JP5337898B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、スタティックメモリ(SRAM)回路が半導体チップ上に集積された半導体集積回路に関する。より特定的には、この発明はSRAM集積回路装置の待機時電流を低減する構成、およびSRAM集積回路装置を低駆動電圧で動作させる構成に関する。

特許文献１では、SRAMのメモリセル内の駆動トランジスタのソース線電位を抵抗を用いて接地電位よりも上昇させることによって待機時電流を低減する回路が開示されている。
特許文献２では、ダイオードを用いてSRAMのメモリセル内の駆動トランジスタのソース線電位を抵抗を用いて接地電位よりも上昇させることによって待機時電流を低減する回路が開示されている。特許文献３では、SRAM回路中のアクセスしないメモリセルのワード線には接地電位よりも低い電圧を印加することでメモリセルの転送MOSを介して流れるリーク電流を低減する回路が開示されている。

特開平７−２９６５８７号公報 特開２００２−１９７８６７号公報 特開平５−１２０８８２号公報

LSI(Large Scale Integrated circuit: 大規模集積回路)の低消費電力化およびLSI中のトランジスタの微細化により、LSIの電源電圧が低下している。たとえば、０．１３μｍプロセスでは、電源電圧1.2Vで動作するLSIが製造される。LSIの電源電圧を下げる場合には、回路性能(回路の動作速度)を低下させないために、トランジスタのしきい値電圧(Vth)を下げてトランジスタの電流を増加させており、たとえば、０．１３μｍプロセスでは、Vth が0.4V程度であるMOSトランジスタが使用される。Vthが低いトランジスタでは、サブスレショルド電流と呼ばれるトランジスタがオフ状態の場合にソース・ドレイン間に流れる電流が大きくなる。この電流は、そのトランジスタで構成された回路が動作していない場合にも流れ続け、LSIが通電されているが動作していない状態(以降スタンバイ状態)での消費される電流となる。データを記憶しないロジック回路ではスタンバイ時に電源を遮断することでリーク電流を抑えることが可能となるが、スタンバイ状態でもデータを記憶しておく必要のあるメモリ回路ではスタンバイ状態でも電源を遮断することができない。そのため、回路を構成するトランジスタのVthが下がるとサブスレッショルド電流が増加しスタンバイ時の消費電力が増加してしまうという問題がある。

従来は、バックゲートバイアスを印加することによりMOSトランジスタのVthを高くすることによって、リーク電流を低減する技術が有効とされていたが、微細化プロセスで製造されたMOSトランジスタでは、バックゲートバイアスを印加すると、ドレイン-バックゲート間の電位が高くなりジャンクションリークと呼ばれるリーク電流が増加する場合がある。この電流が増加した場合、バックゲートバイアスによってVthを上昇させてサブスレッショルドリークが減少してもジャンクションリークが増加してリーク電流が低減できない場合がある。SRAM回路において、メモリセル内の駆動MOSのソース線の電位を接地電位よりも上昇させることにより、転送MOS および駆動MOSに基板バイアス効果が加わり、リーク電流を大きく削減できる。この場合、基板バイアスが印加された状態にはなるがドレイン-バックゲート間の電位が基板バイアスをかけていない状態と変わらないためジャンクションリーク電流が増加することはない。

しかし、電位を制御する回路で電流を消費する、電位を制御する回路を電流消費の少ない回路とした場合にはトランジスタの製造ばらつきを大きく受ける回路となる、などの理由によりリーク電流の削減効果が低くなってしまうという問題がある。

MOSトランジスタの製造プロセスが微細化するとそれとともにトランジスタのVthばらつきが増加する傾向にある。Vthばらつきが大きいSRAM回路では、転送MOSのVthが上昇し負荷MOSのVthが低下した場合、メモリセルへの書き込みができないという問題も発生する。

本発明は、SRAM回路のリーク電流を低減し、SRAM回路を高速に動作させることを可能とする回路技術を提供することを目的としている。

SRAM回路において、ソース線電位を制御すればリーク電流を削減することが可能となる。ソース線電位を制御する回路を、ソース線の電位を接地電位に固定するためのスイッチ、電位を決めるためのダイオード接続されたMOSトランジスタおよび常時電流を流す抵抗の３つの素子で構成することで、制御回路で電力を消費することなくメモリセル内のソース線電位を制御することが可能となる。
また３つの素子を使用することで製造プロセスばらつきの影響を考慮したソース線電位制御回路とすることが可能となる。
SRAMメモリセルにデータを書き込む場合に、スタンバイ時同様にソース線を接地電位よりも上昇させる。これにより、メモリセル内の転送MOSのVthが上昇し負荷MOSのVthが低下している場合にも負荷MOSのゲート電圧が接地電位よりも上昇していることからコンダクタンスが大きくなり正常に書き込み可能となる。

本発明によれば、SRAM回路のリーク電流を低減することが可能となる。また、SRAM回路を高速に動作させることが可能となる。

本発明が適用されたSRAM回路の回路構成および電源構成の概略図である。 図１中のメモリセルの回路構成および電源構成の概略図である。 図２のメモリセルがスタンバイ状態にある場合の各部分の電位を示した図である。 図１のSRAM回路の制御信号および電源線sslの電位の関係を示した図である。 図１のSRAM回路中のスイッチ回路SW1および抵抗素子R1をMOSトランジスタで構成した回路図である。 電源線sslの電位を決める要因についての説明を補足する図である。 電源スイッチおよびその制御信号のSRAM回路内でのレイアウト位置を示した図である。 電源スイッチおよびその制御信号のSRAM回路内でのレイアウト位置を示した図である。 メモリセル、メモリアレイ端のダミーメモリセルおよび電源スイッチのレイアウトを示した図である。 メモリセル内のトランジスタとメモリと混載されるロジック回路で用いられるトランジスタのしきい値電圧の関係を示した図である。 本発明を適用したメモリセルアレイおよびメモリセルにアクセスするための周辺回路の回路構成および電源構成の概略図である。 ワードドライバの回路図である。 図１１の回路中の電源およびその制御信号の電位を示した図である。 メモリセルからデータを読み出す際のビット線から流れる電流の概略を示した図である。 ワード線の電位の変化を示した図である。 ワードドライバおよびメモリセルの回路構成を示した図である。 ワードドライバおよびメモリセルのウエルの構造を示した図である。 書き込み時のメモリセル内の各ノードの電位を示した図である。 実施例３における電源線sslとその制御信号の電位の状態を示した図である。 実施例３における電源線とその制御信号の電位の状態を示した図である。 実施例４におけるSRAM回路の回路構成および電源構成の概略図である。

＜実施例1＞
図１に本発明を用いた場合のSRAM回路の概略を示す。図１において、MCはSRAMのメモリセル、sslはメモリセル内の駆動MOSのソース線、ｓｓは接地電位線、ＳＷ１は制御信号ｒｅ１によってオン・オフされるスイッチ回路、Ｒ１は抵抗素子、Ｍ１はｓｓｌとｓｓ間にダイオード接続されたＭＯＳトランジスタを表している。図２に図１中のＭＣの構成を示す。ＭＴ１およびＭＴ２は転送ＭＯＳ、ＭＤ１およびＭＤ２は駆動ＭＯＳ、ＭＬ１およびＭＬ２が負荷ＭＯＳ、ｗｄがワード線、ｂｌｔおよびｂｌｂがビット線、ｄｄはメモリセル内の負荷MOSのソース電位線すなわち電源電位線、bpがメモリセル内のp型MOSの基板端子に接続される線、bnがメモリセル内のn型MOSの基板端子に接続される線、sslがメモリセル内の駆動MOSのソース電位線を表している。図１において、SRAM回路が動作している時はスイッチSW1を閉じることによってsslの電位が接地電位となり、一般的なSRAMの動作と同じ動作となる。SRAM回路が動作せずデータを記憶する状態では、制御信号re1によってスイッチSW1を開く。この時、sslの電位は、メモリセルのリーク電流と抵抗R1を流れる電流およびダイオード接続されたMOSトランジスタM1の電流の関係から決定される。また、スイッチSW1をオフ状態でもリーク電流があるMOS等で構成した場合には上記の３つの素子の電流に加えスイッチSW1のオフ電流が関係する。sslの電位をVssl、電源電位をVddとすると、Vdd-VsslがSRAMのメモリセルがデータを保持できる電圧より高い電圧であれば、リーク電流を削減しながらデータ保持できる。

ここで例として、リーク電流が削減される効果を電源電圧Vddが1.0Vの回路で、sslの電位Vsslが0.4Vとなった場合について、図３の回路を用いて説明する。スタンバイ状態ではビット線を電源電位にすることによりリーク電流が削減できるため、図３の回路でもビット線電位は電源電位となっている。これは、図中には書かれていないが、ビット線をプリチャージする回路を用いて容易に実現できる。図３は、図1の回路にスタンバイ状態の各ノードの電位を加えたものである。

図３中には、6つのMOSトランジスタが書かれているが、そのうち、MT2、MD1、ML2はオン状態であるためリーク電流を考慮する必要はない。転送MOSであるMT1に関しては、ソース電位が0.4V、ゲート電位が0V、ドレイン電位が1.0V、バックゲート電位が0Vとなっている。この状態では、ソース-バックゲート間に正の電圧が印加されているため基板バイアス効果がかかりサブスレッショルドリーク電流が低減できる。また、この状態では、ゲート-ソース間の電圧が負の値となるためさらにサブスレッショルドリークは低減される。
０．１３μｍプロセスで製造されたトランジスタのリーク電流は、このMT1の電位の状態とすることで、ソース電位が0Vの場合と比較して10000分の1程度に低減することが可能となる。駆動MOSであるMD2に関しては、ソース電位が0.4V、ゲート電位が0.4V、ドレイン電位が1.0V、バックゲート電位が0Vとなっている。この状態はドレイン-ソース間の電圧が0.6Vで0.4Vの基板バイアスが印加された状態である。０．１３μｍプロセスで製造されたトランジスタのリーク電流は、このMD2の電位の状態とすることで、ソース電位が0Vの場合と比較して100分の1程度に低減することが可能となる。負荷MOSであるML1に関しては、ソース電位が1.0V、ゲート電位1.0V、ドレイン電位が0.4V、バックゲート電位が1.0Vとなっている。この状態はソース-ドレイン間の電圧が0.6Vでトランジスタがオフしている状態である。よって、基板バイアス効果はないため、サブスレッショルドリーク電流は、このML1の電位の状態とすることで、ソース電位が0Vの場合と比較してソース-ドレイン間の電圧に比例して低減され３/５程度となる。このように、ソース線sslの電位を制御することでメモリセル内のnMOSトランジスタのサブスレッショルドリーク電流を大きく低減することができる。ここでは、Vsslが0.4Vとなる場合について説明したが、この電位が高ければ高いほどリーク電流低減効果は大きくなり、低ければ低いほどリーク電流の低減効果は小さい。しかし、Vsslの電位が高ければ高いほど、SRAMのメモリセルが記憶しているデータは壊れやすくなるため、リーク電流の目標値が決まっていれば、その目標値を満たす最低のVsslとすることが望ましい。逆に考えれば、メモリセルがデータを記憶できる最大のVsslがトランジスタの製造プロセスから決まれば、Vsslの値をそれ以上にはできない。

図４にスタンバイ時と動作時の制御信号re1とVsslの電位の関係を示す。図中で、standbyはスタンバイ時を示しており、re1が0VにVsslが接地電位よりも高く電源電位よりも低い電位となっている。図４では、一例として0.4Vとなっている場合を示している。activeは動作時を示しており、re1が電源電位となり、Vsslが接地電位となっている。これによって、スタンバイ時にはVsslが0.4Vとなってリーク電流が低減でき、動作時にはVsslが0Vとなって正常にSRAM回路が動作する。

図１においてsslの電位Vsslの最適な値について説明する。通常、LSIはトランジスタの特性ばらつきを考慮して設計され、最もばらつき条件の悪い場合にも要求される仕様を満たすように設計される。特にLSIのスタンバイ時の消費電力となるリーク電流はトランジスタのしきい値ばらつきの影響を大きく受け、微細化されたトランジスタの製造プロセスでは、同じ回路を同じ製造プロセスで製造しても、トランジスタのVthが最大となるときと最小となるときでは、リーク電流の値が1000倍程度異なる。したがって、リーク電流がもっとも大きくなる条件、つまりトランジスタのVthがもっとも低い状態でLSIが製造された場合にもリーク電流の要求性能を満たすように設計した場合には、もっともリーク電流の少ない条件、つまりトランジスタのVthがもっとも高い状態でLSIが製造された場合には要求性能の1000分の1程度のリーク電流しか流れずかなりオーバースペックのLSIとなってしまう。よって、リーク電流がもっとも大きい条件であるトランジスタのVthが低い場合にはVsslの電位をできるだけ高くし、トランジスタのVthが高い場合にはVsslの電位をできるだけ低くするのが、リーク電流の仕様を満たし、さらにメモリセルが保持しているデータが壊れにくくなる回路であるといえる。とくに、SRAMのメモリセルのトランジスタのVthが高い場合には、メモリセルのデータが壊れやすくなるためVsslの電位を低くする必要がある。

図１の回路をLSI上に作る場合には、図５の回路のように、図１中のスイッチをトランジスタM2でつくり、図１中の抵抗を常時オン状態のトランジスタM3で置き換えて作る構成が考えられる。図５の回路でスタンバイ時には、Vsslの値は、メモリセルMCのリーク電流とトランジスタM1、M2およびM3の電流値で決まる。ここで、メモリセルの電流はリーク電流であるため、しきい値電圧が変動すると大きく変動する。たとえば、Vthが100mVずれると、リーク電流の値は10倍以上変化する。トランジスタM1およびM2についても、トランジスタがオフした状態となっており、メモリセルのリーク電流同様、Vthの変動に対して大きく電流が変化する。これにたいして、トランジスタM3はオン状態であるため、Vthが変動した場合に電流の変化が小さい。たとえば、Vthが100mV変動した場合、電流は2割程度変動する。図５の回路の動作を図６(a)および図６(b)を用いて説明する。R2、R3、R4、R5がそれぞれメモリセルのリーク電流による抵抗成分、トランジスタM2のリーク電流による抵抗成分、トランジスタM3のオン電流による抵抗成分、トランジスタM1のリーク電流による抵抗成分を示しており、抵抗値のtはある定数を表している。図５の回路において、トランジスタのVthが低い場合には、各抵抗値は、図６(a)の状態となっており、sslの電位Vsslは約0.4Vとなる。トランジスタのVthが高くなり、リーク電流値が図６(a)の状態よりも100分の1程度になっている状態を図６(b)に示す。R2、R3、R5はリーク電流による抵抗成分であるため図６(a)と比較して100倍程度抵抗値が大きく見え、R4はオン電流による抵抗成分であるため、抵抗値はほとんど変化しないと考えられる。この場合、sslの電位は、約0.07Vとなる。つまりリーク電流が少なくVsslの値を高くする必要のない場合には、図５の回路を用いることにより必要以上にVsslの電位は上がらないことがわかる。このような回路構成とすることで、リーク電流を低減する必要のあるトランジスタ特性の場合にはVsslを高くしてリーク電流を低減し、リーク電流が気にならないトランジスタ特性の場合には、メモリセルのデータが壊れにくいVsslの値にすることが可能となる。

図５の回路をメモリセルが64kbit程度集積されたメモリとした場合の一例として、M1、M2、M3のMOSトランジスタのゲート幅／ゲート長は、それぞれ０．２μｍ／１０μｍ、４８０μｍ／０．１μｍ、２．２μｍ／０．１μｍで構成することができる。この場合のメモリセルを構成するトランジスタサイズは、駆動MOS、転送MOS、負荷MOSの順にそれぞれ０．２８μｍ／０．１μｍ、０．２μｍ／０．１μｍ、０．１８μｍ／０．１μｍである。このトランジスタサイズを見てもわかるように、sslとssを接続するスイッチがもっとも大きいサイズとなっており、実際にシリコン上にレイアウトする場合に大きい面積を必要とする。図７に、図５の回路のレイアウト図の一例を示す。図７の回路は、一般的なSRAM回路の一例で、MAがメモリセルがアレイ状に並べられたメモリアレイ、WDDRがワードドライバ等のワード線を制御するための回路、AMPがセンスアンプ、ライトアンプ等のビット線を制御する回路、CONTがSRAM回路の動作を制御する信号を発生するための制御回路、SLSWがsslとssを接続するスイッチM2のレイアウト、re1はM2を制御するための信号を示している。通常、M2を制御するre1は制御信号を発生する回路CONTから発生されると考えられるため、図７のようにSLSWとCONTを近い場所にレイアウトすることにより動作速度が速くなる。図７では、MAとAMPの間にSLSWを配置したが、メモリの構成によっては、MAとWDDRの間に配置する構成も考えられる。また構成によっては、SLSWを２分割して、MAとAMPの間、およびMAとWDDRの間に配置する構成も考えられる。

図８に図５の回路のレイアウトの別の一例を示す。図８の回路は、一般的なSRAM 回路の一例で、MAがメモリセルがアレイ状に並べられたメモリアレイ、WDDRがワードドライバ等のワード線を制御するための回路、AMPがセンスアンプ、ライトアンプ等のビット線を制御する回路、CONTがSRAM回路の動作を制御する信号を発生するための制御回路、SLSWがsslとssを接続するスイッチM2のレイアウト、re1はM2を制御するための信号を示している。図８では、図７と異なりSLSWが２つに分割されてメモリアレイの上下に配置されている。通常sslには、sslの配線の寄生容量やメモリセルの駆動MOSについている拡散容量等大きな容量がついている。さらにsslの配線は抵抗にもなるためsslを接地電位よりも高い電位から接地電位まで下がるのに時間がかかる。よって、図７の構成の場合にはメモリアレイのもっとも上、つまりスイッチからもっとも遠い場所にあるメモリセルのsslが接地電位になるのには時間がかかる。図８の構成の場合には、メモリアレイの上下からsslにたまった電化を放電するため、メモリアレイ内でsslが放電される時間に差が生じにくく、メモリの動作タイミングの設計が容易になる。図８では、メモリアレイMAの上下にスイッチSLSWを配置したが、構成によってはMAの左右に配置する構成も考えられる。また、スイッチを４つに分割してMAの上下左右に配置する構成も考えられる。さらにスイッチSLSWを多数に分割して、メモリアレイ内に一定の間隔で埋め込む構成も考えられる。

現在のSRAMでは、メモリアレイの端にダミーセルと呼ばれるセルが配置される。ダミーセルは、通常のメモリセルとほぼ同じ構成になっている。現在LSIの製造に用いられる微細製造プロセスでは、トランジスタのパターンを作る際に近接するパターンによって形状が変化する。ダミーセルを用いない場合には、アレイの端にあるメモリセルの形状とアレイの中にあるメモリセルの形状が異なってしまい、メモリセルの性能が配置する場所によって変わってしまう。ここで、ダミーセルを用いることによって、メモリアレイの端にあるメモリセルもさらにその外側のダミーセルの影響でメモリアレイの中にあるメモリセルと同形状となり、性能がそろう。ダミーセルは形状をメモリセルの形状をそろえるために使われる回路であるため、回路動作には用いられていない。よって、図５中のスイッチM2をダミーセルを用いて作ることにより、面積の増加なくスイッチM2を回路中に作りこむことができる。

図９にダミーセルを用いて図５中のスイッチM2を作った場合のメモリセルアレイ端のレイアウト図を示す。図中の細い斜線領域が拡散層を、濃い斜線の正方形の領域が拡散層のコンタクトを、横方向に伸びる長方形の領域がゲートポリシリコンを表す。また細い点線で囲まれたMCが1つのメモリセルを表し、1つのメモリセルは太い点線で囲まれた６つのMOSトランジスタで構成される。メモリセルを構成するトランジスタのうちTrMOSは転送MOSを表し、ドレインがビット線に、ゲートがワード線に、ソースがメモリセル内のデータを保持する記憶ノードに、バックゲートがpウエルにそれぞれ接続されている。DrMOSは駆動MOSを表し、ドレインがメモリセル内のデータを保持する記憶ノードに、ゲートはドレインが接続していないメモリセル内のデータを保持する記憶ノードに、ソースはsslに、バックゲートがpウエルにそれぞれ接続されている。LdMOSは負荷MOSを表し、ドレインがメモリセル内のデータを保持する記憶ノードに、ゲートはドレインが接続していないメモリセル内のデータを保持する記憶ノードに、ソースが電源Vddに、バックゲートがnウエルにそれぞれ接続されている。DCはダミーセルを表す。図中のVssは、接地電位となるノードを表しており、ダミーセル内の活性化しないMOSトランジスタのゲートポリシリコン、および図５中のスイッチM2のsslのノードと接続されている。re1は、図5中のスイッチM2を制御する信号re1に相当するノードを表す。ダミーセル内の駆動MOSおよび転送MOSに相当するMOSトランジスタで図５中のスイッチM2が構成されており、そのゲート電極がre1となっている。sslはメモリセルアレイ内のメモリセルの駆動MOSのソース線が接続されているノードである。

図１０に、メモリセルを構成する各トランジスタのしきい値電圧の関係を示す。同時に、システムLSIのようにロジック回路とSRAM回路を混載した場合にロジック回路を作るためのトランジスタのしきい値電圧の関係を示す。lvt/hvtの列がロジック回路のVthを表しており、２種類のVthを使えるプロセスを想定しており、lvtが低いVth、hvtが高いVthを表している。case1は、ロジック回路で用いられる２種類のトランジスタのうちVthの高いトランジスタと等しいVthのトランジスタをSRAMのメモリセル内のすべてのトランジスタで使用する組み合わせである。現在一般に用いられている組み合わせであり、メモリセル内のnMOSトランジスタのリーク電流は、sslの電位を制御することで大きく削減できる。pMOSトランジスタのリーク電流はsslの電位に比例して低減される。pMOSトランジスタのリーク電流をさらに削減する必要がない場合にはこの組み合わせが一般的である。pMOSトランジスタのリーク電流を削減する必要がある場合には、sslを制御する以外にリーク電流を削減する手段を用いる必要がある。case2は、case1のうち負荷MOSにロジックで用いられる２種類のVthのうちの高いVthよりもさらに高いVthのトランジスタを使用する組み合わせである。SRAMメモリセル内のnMOSトランジスタのリーク電流はVsslを制御して低減し、pMOSトランジスタのリーク電流は高いVthのMOSトランジスタを用いることで低減している。この組み合わせではリーク電流は大きく低減できるが、負荷MOS用に高いVthのMOSが必要となるため、case1と比較して製造コストは増加する。case3は、負荷MOSに加え駆動MOSのVthもロジック回路で用いられるトランジスタのVthよりも高いVthのトランジスタを使用する組み合わせである。SRAMメモリセル内の転送MOSのリーク電流はVsslを制御して低減し、駆動MOSのリーク電流はVsslを制御するとともにVthを高くすることにより低減し、pMOSトランジスタのリーク電流は高いVthのMOSトランジスタを用いることで低減している。Vsslを制御する方式では、駆動MOSのリーク電流の削減効果は転送MOSの削減効果よりも小さいため、Vthを高くすることで補っている。この組み合わせではcase2よりもさらにリーク電流を大きく低減できるが、駆動MOSおよび負荷MOS 用に高いVthのMOSが必要となるため、case2と比較して製造コストは増加する。case4は、転送MOSにはロジック回路で用いられるトランジスタのうちVthの低いトランジスタと等しいVthのトランジスタを用い、駆動MOSにはロジック回路で用いられるトランジスタのうちVthの高いトランジスタと等しいVthのトランジスタを用い、負荷MOSにロジック回路で用いられるトランジスタのVthよりも高いVthのトランジスタを使用する組み合わせである。転送MOSの駆動力はSRAM全体の速度に大きく影響するため、転送MOSのVthは低ければ低いほどSRAM回路の速度は速くなる。Vsslを制御すれば転送MOSのリーク電流は他のトランジスタと比較して大きく削減できるため、case2と比較してもリーク電流の増加は少ない。そのため、速度が速く、リーク電流も少ない組み合わせである。

図１１にSRAMの周辺回路を含めた電源関係の概略の一例を示す。MCはSRAMメモリセル、MAはメモリセルがアレイ状に並んだメモリアレイ、WDRはワードドライバ、DECはデコーダ、WAはプリチャージ回路およびライトアンプ、YSはカラムデコーダおよびYスイッチ、SAはセンスアンプ、CONTはSRAM回路の制御回路、bltおよびblbはビット線、wlはワード線、ddは電源電位線、ssは接地電位線、sslはメモリセル内の駆動MOSのソース線、ddpはワードドライバの電源電位線、sspはワードドライバを除いたSRAMの周辺回路の接地電位線、MS1〜MS6はssl、ddpおよびsspの各電源線の電位を制御するスイッチMOSトランジスタ、actmはスイッチMS1を制御する信号、actwはスイッチMS4を制御する信号、actpはスイッチMS6を制御する信号を表している。ここで、図１１において、ワードドライバWDR、デコーダDEC、プリチャージ回路およびライトアンプWA、カラムデコーダおよびYスイッチYS、センスアンプSAおよびSRAM回路の制御回路CONTを合わせてアクセス回路と呼ぶ。MS1、MS2およびMS3はそれぞれ図１中のSW1、M1、R1の役割を果たし、スタンバイ時にactmによってMS1をオフ状態にすることによってsslの電位を制御してメモリセルのリーク電流を低減する。MS4およびMS5はワードドライバの電源電位線ddpを制御してスタンバイ時にワードドライバのリーク電流を低減する。

図１２を用いてddpを制御してワードドライバのリーク電流を低減する方法について説
明する。図１２においてVddはddの電位で電源電圧、Vddpはddpの電位、Vssはssの電位で接地電位、wlはワード線を表している。スタンバイ状態では、ワードドライバの入力は電源電圧Vddとなっており、これによってワードドライバ中のnMOSトランジスタがオン状態になり接地電位Vssが出力されワード線がVssつまり0Vとなっている。これによって、メモリセルはアクセスされない状態になっている。この状態ではワードドライバ中のpMOSトランジスタがオフ状態となっており、このトランジスタを流れるサブスレッショルド電流がリーク電流となるため、この電流を低減する必要がある。例えば、電源電圧が1.0Vの場合にVddpを0.5V程度に下げた場合の電源関係を図１２中に示されている。ゲート電位が1.0V、ソース電位が0.5V、ドレイン電位が0V、バックゲート電位が1.0Vとなっている。そのため、pMOSトランジスタは、ソース-ドレイン間電位が0.5Vととなり、0.5Vの基板バイアスがかかった状態となりさらにゲート-ソース間に0.5Vが印加された状態となっており、ソース電位が1.0Vの状態と比較して10000分の1程度と大きくリーク電流が低減できる。図１１の回路において、MS4とMS5の２つのpMOSトランジスタを用いることでddpの電位をスタンバイ時に0.5V程度にすることができる。MS4はactwによってスタンバイ時にオフ状態になる。MS5は常時オン状態のpMOSトランジスタで、スタンバイ時にddpの電位が0.5Vになる程度の電流を流し続けている。ここではスタンバイ状態のddpの電位を0.5V程度と設定した。これは、ワードドライバのリーク電流が10000分の1程度に減少できれば充分リーク電流が低減できたと考えられ、その場合には、ddpの電位が高ければ高いほどスタンバイ状態からアクティブ状態への復帰に時間がかからないためである。よって、さらにリーク電流を低減する必要がある場合には、スイッチMOSであるMS4のみをもちいてddpの電位をVssに近い電位まで下げるという構成も考えられる。

図１１において、MS6はワードドライバを除いたSRAMの周辺回路の接地電位側の電源線sspの電位を制御して、スタンバイ時に周辺回路のリーク電流を低減するためのスイッチMOSである。スタンバイ時には、actpという制御信号によりMS6がオフ状態となってsspの電位がほぼ電源電位であるVddに近くなり、周辺回路のリーク電流を低減する。ワードドライバ以外の周辺回路では、nMOSトランジスタおよびpMOSトランジスタのリーク電流を削減する必要があるため、ワードドライバのリーク電流を削減した場合のようにsspの電位を0.5V程度にしたのではpMOSトランジスタのリーク低減効果がない。したがって、スタンバイ状態のsspの電位はVddに近い電位まで上昇させる必要がある。

図１３にスタンバイ状態とアクティブ状態の制御信号と各電源線の電位の関係を示す。
図中で、standbyはスタンバイ状態を、activeは動作状態を示している。Vssl、Vddp、Vsspはそれぞれssl、ddp、sspの電位を示している。スタンバイ状態には、actm、actw、actpの信号がそれぞれロウ、ハイ、ロウとなっており、図１１中のスイッチMOSであるMS1、MS4、MS6がオフ状態となる。これにより、ssl、ddp、sspのでんいがそれぞれ0.4V、0.5V、1.0V程度となって各回路のリーク電流が低減された状態となる。回路の動作状態では、actm、actw、actpの信号がそれぞれハイ、ロウ、ハイとなっており、図１１中のスイッチMOSであるMS1、MS4、MS6がオン状態となる。これにより、ssl、ddp、sspのでんいがそれぞれ0V、1.0V、0Vに固定され各回路が動作状態となる。
＜実施例２＞
SRAM回路を低電圧で動作させるには、構成するMOSトランジスタのVthを下げる必要がある。とくに、転送MOSの駆動力はSRAMの動作速度に大きく影響があるため、電源電圧が低ければ低いほど転送MOSのVthを下げなければ動作速度は大きく低下する。例えば、図１０のcase4のVthの関係となっている場合には、転送MOSのVthはそれ以外のMOSトランジスタのVthよりも低い。メモリセルからデータを読み出す場合の状態を図１４に示す。図１４中でMC1はデータを読み出すメモリセル、MC2はアクセスされていないメモリセルでここではMC1とは逆のデータを記憶している。Ionはアクセスされたメモリセルの転送MOSから流れるメモリセル電流、Ioffはアクセスされていないメモリセルの転送MOSを流れるリーク電流を表す。データを読み出す際には、Ionによってビット線blbの電位が電源電圧下げられると同時に、逆のビット線bltもIoffによって電位が下がり、その電位差が一定以上になる時点でセンスアンプが活性化されてデータが読み出される。ここで、Ioffが大きくなると電位差が一定の値になるまでにかかる時間が長くなり読み出し時間が遅くなる。またIoffが大きい場合には最悪の場合ビット線bltの電位がビット線blbの電位よりも下がり正常なデータが読み出せない。ここで低電圧で動作させるために転送MOSのVthが下がった場合には図１４中のIoffが大きくなるため、読み出し時間が長くなる、読み出しが正常にできないという問題が発生する。よって、アクセスされていないメモリセルのワード線電位を接地電位よりも低い電位つまり0V以下の電位とすることで転送MOS のリーク電流を下げることができる。しかしこの方法では、チャージポンプ等の0Vよりも低い電圧を生成する電源回路が必要となるため、スタンバイ時には電源回路の消費電力のためにスタンバイ電力が大きくなってしまう。ここで、図１のsslを制御する方法を併用し、動作時にはアクセスされていないメモリセルのワード線電位を負の電位とし、スタンバイ時にはsslの電位を上昇させるという制御をする。sslの電位を上昇させた場合、特に転送MOSのリーク電流を大きく低減することが可能となるため、ワード線の電位を負にしていない場合でもVthの低い転送MOSのリーク電流を抑えることができる。これにより、ワード線のロウの電位が0Vであってもリーク電流が削減できるため、スタンバイ時にチャージポンプ等の負電位を発生させる電源回路の動作させない状態にできるため、消費電力が削減可能となる。このように転送MOSのVthを下げ、動作時にはワード線のロウの電位を負の電位とし、スタンバイ時にはワード線電位を0Vとしてsslの電位を上昇させることにより、動作時の動作速度が速くスタンバイ時の消費電力の少ないSRAM回路とすることが可能となる。

図１５に、電源電圧1.0VのSRAMのワード線の電位の変化を示す。non accessはアクセスされていない状態、accessはアクセスされている状態、standbyはスタンバイ状態を示す。メモリセルがアクセスされていない時は、ワード線の電位は負の電位となっており、リーク電流が抑えられた状態となっている。アクセスされた場合には、ワード線が電源電圧と同電位まで上昇し、正常にメモリセルにアクセスできる。スタンバイ時には、ワード線電位を0Vとすることで、負の電位を発生させる回路を動作させる必要がなくなるため消費
電力を低減できる。

図１６に、アクセスされていないメモリセルのワード線電位を負に下げる場合の回路構成を示す。図１６において、WDDRはワードドライバ、MAはメモリセルアレイ、Vddは電源電位、Vsslはメモリセルの駆動MOSのソース線電位、Vssは接地電位、Vsswは負に下げた場合のワード線電位を示す。メモリセル内のnMOSトランジスタの基板電位はVssとなっており、これはVsslを制御してリーク電流を低減するためには必須となる。ワードドライバ内のnMOSトランジスタの基板電位は負の電位であるVsswとなる。これは、ワードドライバ内のnMOSの基板電位をVssとした場合、ワードドライバ内のnMOSにフォワードバイアスが印加された状態となり、PN接合に電流が流れ消費電力が大きくなり、ラッチアップが起きやすい構造となる等の問題があるためである。よって、ワードドライバ内のnMOSの基板端子であるpウエルと、メモリセル内のnMOSの基板端子であるpウエルの分離が必須となる。ウエル構造を図１７に示す。図１７において、WDDRはワードドライバが配置されている領域、MAはメモリセルが配置されている領域、p-wellがpウエル、n-wellがnウエルを示している。ワードドライバ内のpウエルとメモリセル内のpウエルが分離されていることがわかる。現在システムLSIで一般的に用いられる3層ウエルというウエル構造では、pウエルの分離が容易であるため、このウエル構造は最適の構造であるといえる。しかし、３層ウエル構造が使用できない場合にはpウエルの分離が困難となるため、ワード線を負の電位にする方法ではなく、逆にアクセスしている場合に電源電位よりも上昇させて転送MOSの駆動力を上げる等の方法をとる必要がある。
＜実施例３＞
図１８にSRAMメモリセルに記憶しているデータの反転データを書き込む際の各ノードの電位を示す。node1およびnode2は記憶保持ノードで、括弧内はデータを書き込む前の電位である。書き込み時には、転送MOSトランジスタMT1を通して記憶保持ノードnode1の電荷が放電され、同時に負荷MOSトランジスタML1からはnode1に電荷が充電される。データの書き込みは、node1の電荷が放電されることによって終了するため、転送MOSの駆動力が大きく、負荷MOSの駆動力が小さい場合に書き込み動作は高速になる。ここで、Vsslの電位を実施例1のスタンバイ状態と同状態の0.4Vにした場合には、ML1のゲート-ソース間電圧が小さくなるため、負荷MOSの駆動力が小さくなるため書き込み動作が高速になる。すなわち、メモリアレイの構造を図１の構造とし、書き込み時およびスタンバイ時にVsslを0.4Vとし、読み出し時にVsslを0Vとすれば、高速書き込みが可能なSRAM回路が実現できる。
ここで、スタンバイ状態ではないが、SRAMにアクセスされていない状態ではVsslの値は0.4Vにすれば、動作していないメモリのリーク電流が抑えられるため望ましい。この制御電圧を図１９に示す。図１９において、writeは書き込み期間、readは読み出し期間、nopはメモリにアクセスていない期間を示す。

図２０に、図11のSRAM回路を用いて書き込み時にVsslの値を上昇させる場合の制御信号および電源電位を示す。図２０において、writeは書き込み期間、readは読み出し期間、nopはメモリにアクセスていない期間を示す。図２０の制御を行った場合には、SRAMのメモリアレイ部のリーク電流は読み出し時のみ、周辺回路のリーク電流はメモリセルにアクセスしている場合にのみ流れる。よって、SRAMメモリをいくつかのマットに分割し、マット毎にアクセス制御を行えば、動作期間中のSRAMメモリ回路でのリーク電流は大きく低減することが可能となる。たとえば、メモリマットを8つに分割し、アクセスしないマットについては図２０中のnop状態とすればSRAM回路の動作時のリーク電流を1/8に低減することが可能である。
＜実施例４＞
図２１に本発明を用いた場合のSRAM回路の概略を示す。図２１において、MCはSRAMのメモリセル、sslはメモリセル内の駆動MOSのソース線、ssは接地電位線、ddlはメモリセル内の負荷MOSのソース線、ddは電源電位線、SW11およびSW12は制御信号re2によってオン・オフされるスイッチ回路、R11およびR12は抵抗素子、M11はsslとss間にダイオード接続されたnMOSトランジスタ、M12はddlとdd間にダイオード接続されたpMOSトランジスタ、を表している。図２１中のMCの構成は図２中のddがddlと置き換わった構造である。示す。図１において、SRAM回路が動作している時はスイッチSW11およびSW12を閉じることによってsslの電位は接地電位、ddlの電位は電源電位となり、一般的なSRAMの動作と同じ動作となる。SRAM回路が動作せずデータを記憶する状態では、制御信号re11によってスイッチSW11およびSW12を開く。この時、sslの電位は、メモリセルのリーク電流と抵抗R11を流れる電流およびダイオード接続されたMOSトランジスタM11の電流の関係から決定される。ddlの電位は、メモリセルのリーク電流と抵抗R12を流れる電流およびダイオード接続されたMOSトランジスタM12の電流の関係から決定される。また、スイッチSW11およびSW12をオフ状態でもリーク電流があるMOS等で構成した場合には上記の素子の電流に加えスイッチSW11およびSW12のオフ電流が関係する。sslの電位をVssl、ddlの電位をVddlとすると、Vddl-VsslがSRAMのメモリセルがデータを保持できる電圧より高い電圧であれば、リーク電流を削減しながらデータ保持できる。この例では、スタンバイ状態では、メモリセル内の負荷MOSに基板バイアス効果が印加されるため、図１の回路では大きくリーク電流を低減することができなかった負荷MOSのリーク電流も大きく低減することが可能となる。

ＭＣ，ＭＣ１，ＭＣ２…メモリセル、 ssl…メモリセル内の駆動MOSのソース線、 Vssl…sslの電位、 ss…接地電位線、 Vss…接地電位、 ddl…メモリセル内の負荷ＭＯＳのソース線、 Ｖｄｄｌ…ｄｄｌの電位、 ｄｄ…電源電位線、 Ｖｄｄｌ…電源電位、 ｂｐ…ｐＭＯＳトランジスタの基板、 ｂｎ…ｎＭＯＳトランジスタの基板、 ｗｄ…ワード線、 ｂｌｔ，ｂｌｂ…ビット線、 ＳＷ１，ＳＷ１１，ＳＷ１２…電源スイッチ、 ｒｅ１…電源スイッチの制御信号、 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ１１，Ｒ１２…抵抗、Ｍ１，Ｍ２，Ｍ３，ＭＳ１１，ＭＳ１２，ＭＤ１，ＭＤ２，ＭＴ１，ＭＴ２，ＭＬ１，ＭＬ２，ＭＳ１，ＭＳ２，ＭＳ３，ＭＳ４，ＭＳ５，ＭＳ６…ＭＯＳトランジスタ、 ｓｔａｎｄｂｙ…スタンバイ状態、 ａｃｔｉｃｅ…動作状態、 ＭＡ…メモリアレイ、 ＷＤＤＲ…ワードドライバを含んだワード線制御回路、 ＳＬＳＷ…スイッチＭＯＳ、ＡＭＰ…センスアンプおよびライトアンプを含んだカラム制御回路、 ＣＯＮＴ…ＳＲＡＭ制御回路、 ＤＣ…ダミーセル、 ｄｄｐ…ワードドライバ電源線、 ｓｓｐ…ワードドライバを除いたSRAM周辺回路の接地電位線、 ＷＤＲ…ワードドライバ、 ＤＥＣ…デコーダ、 ＷＡ…ライトアンプおよびプリチャージ回路、ＹＳ…カラムセレクタおよびYスイッチ、 ＳＡ…センスアンプ、 ａｃｔｍ，ａｃｔｗ，ａｃｔｐ…電源線制御信号、ｎｏｎ ａｃｃｅｓｓ…メモリセルにアクセスしていない状態、 ａｃｃｅｓｓ…メモリセルにアクセスしている状態、ｎ−ｗｅｌｌ…ｎウエル、 ｐ−ｗｅｌｌ…ｐウエル、 ｎｏｄｅ１，ｎｏｄｅ２…メモリセル内データ保持ノード、 ｗｒｉｔｅ…書き込み状態、 ｒｅａｄ…読みだし状態、 ｎｏｐ…メモリセルにアクセスしていない状態。

Claims (7)

1. 駆動ＭＯＳトランジスタ、転送ＭＯＳトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
   電源電位線、
   接地電位線、
   前記駆動ＭＯＳトランジスタのソース電極に接続されたソース線、
   前記メモリセルアレイの行毎に設けられ、行に配列されたスタティック型メモリセルの転送ＭＯＳトランジスタのゲートに接続されたワード線、
   前記ワード線を駆動するワードドライバ、
   前記ソース線と前記接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御するスイッチ、
   ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているｎチャネル型ＭＯＳトランジスタ、
   前記ソース線と前記接地電位線とを接続する抵抗素子、
   を備え、
   前記ワードドライバは前記接地電位線に接続され、前記スイッチがオフしているときはその接続するワード線に前記接地電位線の電位を供給する、半導体集積回路装置。
2. 前記ワードドライバのハイの動作電位点と前記電源電位線との間を接続し及び非接続するスイッチをさらに備える請求項１記載の半導体集積回路装置。
3. 前記ワードドライバの入力に接続されたデコーダ、及び
   前記デコーダと前記接地電位線との間を接続し及び非接続とするスイッチ、
   をさらに備える請求項１記載の半導体集積回路装置。
4. 駆動ＭＯＳトランジスタ、転送ＭＯＳトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
   接地電位線、
   前記駆動ＭＯＳトランジスタのソース電極に接続されたソース線、
   前記メモリセルアレイの列毎に設けられ、列に配列されたスタティック型メモリセルの転送ＭＯＳトランジスタに接続されたビット線、
   前記ビット線上の電圧を増幅するセンスアンプ、
   前記センスアンプのロウの動作電位点と前記接地電位線との間を接続し及び非接続とする第１のスイッチ、
   前記ソース線と接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御する第２のスイッチ、
   ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているｎチャネル型ＭＯＳトランジスタ、
   前記ソース線と前記接地電位線とを接続する抵抗素子、
   を備え、
   前記第１のスイッチがオフしているとき、前記センスアンプのロウの動作電位点は、前記ソース線と電気的に分離されている、半導体集積回路装置。
5. 駆動ＭＯＳトランジスタ、転送ＭＯＳトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
   接地電位線、
   前記駆動ＭＯＳトランジスタのソース電極に接続されたソース線、
   前記メモリセルアレイの列毎に設けられ、列に配列されたスタティック型メモリセルの転送ＭＯＳトランジスタに接続されたビット線、
   前記ビット線上の電圧を増幅するセンスアンプ、
   前記センスアンプの活性及び非活性を制御する制御回路、
   前記制御回路のロウの動作電位点と前記接地電位線との間を接続し及び非接続とする第１のスイッチ、
   前記ソース線と接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御する第２のスイッチ、
   ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているｎチャネル型ＭＯＳトランジスタ、
   前記ソース線と前記接地電位線とを接続する抵抗素子、
   を備え、
   前記第１のスイッチがオフしているとき、前記制御回路のロウの動作電位点は、前記ソース線と電気的に分離されている、半導体集積回路装置。
6. 駆動ＭＯＳトランジスタ、転送ＭＯＳトランジスタ及び負荷素子により構成されたスタティック型メモリセルがマトリクス状に複数配列されたメモリセルアレイ、
   接地電位線、
   前記駆動ＭＯＳトランジスタのソース電極に接続されたソース線、
   前記メモリセルアレイの列毎に設けられ、列に配列されたスタティック型メモリセルの転送ＭＯＳトランジスタに接続されたビット線、
   前記メモリセルアレイの列を選択する列スイッチ、
   前記列スイッチを制御する制御回路、
   前記制御回路のロウの動作電位点と前記接地電位線との間を接続し及び非接続とする第１のスイッチ、
   前記ソース線と接地電位線との間を前記メモリセルの動作時には接続し、前記メモリセルのスタンバイ時には非接続となるように制御する第２のスイッチ、
   ドレイン電極及びゲート電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続されているｎチャネル型ＭＯＳトランジスタ、
   前記ソース線と前記接地電位線とを接続する抵抗素子、
   を備え、
   前記第１のスイッチがオフしているとき、前記制御回路のロウの動作電位点は、前記ソース線と電気的に分離されている、半導体集積回路装置。
7. 前記抵抗素子は、ドレイン電極が前記ソース線に接続され、ソース電極が前記接地電位線に接続され、前記メモリセルの動作時及び前記メモリセルのスタンバイ時のいずれのときにもオンしている別のｎチャネル型ＭＯＳトランジスタである、請求項１ないし請求項６のいずれか一項に記載の半導体集積回路装置。

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