JP5011352B2 - 半導体集積回路装置 - Google Patents
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特許文献2では、ダイオードを用いてSRAMのメモリセル内の駆動トランジスタのソース線電位を抵抗を用いて接地電位よりも上昇させることによって待機時電流を低減する回路が開示されている。特許文献3では、SRAM回路中のアクセスしないメモリセルのワード線には接地電位よりも低い電圧を印加することでメモリセルの転送MOSを介して流れるリーク電流を低減する回路が開示されている。
図1に本発明を用いた場合のSRAM回路の概略を示す。図1において、MCはSRAMのメモリセル、sslはメモリセル内の駆動MOSのソース線、ssは接地電位線、SW1は制御信号relによってオン・オフされるスイッチ回路、R1は抵抗素子、M1はsslとss間にダイオード接続されたMOSトランジスタを表している。図2に図1中のMCの構成を示す。MT1およびMT2は転送MOS、MD1およびMD2は駆動MOS、ML1およびML2が負荷MOS、wdがワード線、bltおよびblbがビット線、ddはメモリセル内の負荷MOSのソース電位線すなわち電源電位線、bpがメモリセル内のp型MOSの基板端子に接続される線、bnがメモリセル内のn型MOSの基板端子に接続される線、sslがメモリセル内の駆動MOSのソース電位線を表している。図1において、SRAM回路が動作している時はスイッチSW1を閉じることによってsslの電位が接地電位となり、一般的なSRAMの動作と同じ動作となる。SRAM回路が動作せずデータを記憶する状態では、制御信号re1によってスイッチSW1を開く。この時、sslの電位は、メモリセルのリーク電流と抵抗R1を流れる電流およびダイオード接続されたMOSトランジスタM1の電流の関係から決定される。また、スイッチSW1をオフ状態でもリーク電流があるMOS等で構成した場合には上記の3つの素子の電流に加えスイッチSW1のオフ電流が関係する。sslの電位をVssl、電源電位をVddとすると、Vdd-VsslがSRAMのメモリセルがデータを保持できる電圧より高い電圧であれば、リーク電流を削減しながらデータ保持できる。
は動作時を示しており、re1が電源電位となり、Vsslが接地電位となっている。これによって、スタンバイ時にはVsslが0.4Vとなってリーク電流が低減でき、動作時にはVsslが0Vとなって正常にSRAM回路が動作する。
図中で、standbyはスタンバイ状態を、activeは動作状態を示している。Vssl、Vddp、Vsspはそれぞれssl、ddp、sspの電位を示している。スタンバイ状態には、actm、actw、actpの信号がそれぞれロウ、ハイ、ロウとなっており、図11中のスイッチMOSであるMS1、MS4、MS6がオフ状態となる。これにより、ssl、ddp、sspのでんいがそれぞれ0.4V、0.5V、1.0V程度となって各回路のリーク電流が低減された状態となる。回路の動作状態では、actm、actw、actpの信号がそれぞれハイ、ロウ、ハイとなっており、図11中のスイッチMOSであるMS1、MS4、MS6がオン状態となる。これにより、ssl、ddp、sspのでんいがそれぞれ0V、1.0V、0Vに固定され各回路が動作状態となる。
<実施例2>
SRAM回路を低電圧で動作させるには、構成するMOSトランジスタのVthを下げる必要がある。とくに、転送MOSの駆動力はSRAMの動作速度に大きく影響があるため、電源電圧が低ければ低いほど転送MOSのVthを下げなければ動作速度は大きく低下する。例えば、図10のcase4のVthの関係となっている場合には、転送MOSのVthはそれ以外のMOSトランジスタのVthよりも低い。メモリセルからデータを読み出す場合の状態を図14に示す。図14中でMC1はデータを読み出すメモリセル、MC2はアクセスされていないメモリセルでここではMC1とは逆のデータを記憶している。Ionはアクセスされたメモリセルの転送MOSから流れるメモリセル電流、Ioffはアクセスされていないメモリセルの転送MOSを流れるリーク電流を表す。データを読み出す際には、Ionによってビット線blbの電位が電源電圧下げられると同時に、逆のビット線bltもIoffによって電位が下がり、その電位差が一定以上になる時点でセンスアンプが活性化されてデータが読み出される。ここで、Ioffが大きくなると電位差が一定の値になるまでにかかる時間が長くなり読み出し時間が遅くなる。またIoffが大きい場合には最悪の場合ビット線bltの電位がビット線blbの電位よりも下がり正常なデータが読み出せない。ここで低電圧で動作させるために転送MOSのVthが下がった場合には図14中のIoffが大きくなるため、読み出し時間が長くなる、読み出しが正常にできないという問題が発生する。よって、アクセスされていないメモリセルのワード線電位を接地電位よりも低い電位つまり0V以下の電位とすることで転送MOS のリーク電流を下げることができる。しかしこの方法では、チャージポンプ等の0Vよりも低い電圧を生成する電源回路が必要となるため、スタンバイ時には電源回路の消費電力のためにスタンバイ電力が大きくなってしまう。ここで、図1のsslを制御する方法を併用し、動作時にはアクセスされていないメモリセルのワード線電位を負の電位とし、スタンバイ時にはsslの電位を上昇させるという制御をする。sslの電位を上昇させた場合、特に転送MOSのリーク電流を大きく低減することが可能となるため、ワード線の電位を負にしていない場合でもVthの低い転送MOSのリーク電流を抑えることができる。これにより、ワード線のロウの電位が0Vであってもリーク電流が削減できるため、スタンバイ時にチャージポンプ等の負電位を発生させる電源回路の動作させない状態にできるため、消費電力が削減可能となる。このように転送MOSのVthを下げ、動作時にはワード線のロウの電位を負の電位とし、スタンバイ時にはワード線電位を0Vとしてsslの電位を上昇させることにより、動作時の動作速度が速くスタンバイ時の消費電力の少ないSRAM回路とすることが可能となる。
<実施例3>
図18にSRAMメモリセルに記憶しているデータの反転データを書き込む際の各ノードの電位を示す。node1およびnode2は記憶保持ノードで、括弧内はデータを書き込む前の電位である。書き込み時には、転送MOSトランジスタMT1を通して記憶保持ノードnode1の電荷が放電され、同時に負荷MOSトランジスタML1からはnode1に電荷が充電される。データの書き込みは、node1の電荷が放電されることによって終了するため、転送MOSの駆動力が大きく、負荷MOSの駆動力が小さい場合に書き込み動作は高速になる。ここで、Vsslの電位を実施例1のスタンバイ状態と同状態の0.4Vにした場合には、ML1のゲート-ソース間電圧が小さくなるため、負荷MOSの駆動力が小さくなるため書き込み動作が高速になる。すなわち、メモリアレイの構造を図1の構造とし、書き込み時およびスタンバイ時にVsslを0.4Vとし、読み出し時にVsslを0Vとすれば、高速書き込みが可能なSRAM回路が実現できる。
ここで、スタンバイ状態ではないが、SRAMにアクセスされていない状態ではVsslの値は0.4Vにすれば、動作していないメモリのリーク電流が抑えられるため望ましい。この制御電圧を図19に示す。図19において、writeは書き込み期間、readは読み出し期間、nopはメモリにアクセスていない期間を示す。
<実施例4>
図21に本発明を用いた場合のSRAM回路の概略を示す。図21において、MCはSRAMのメモリセル、sslはメモリセル内の駆動MOSのソース線、ssは接地電位線、ddlはメモリセル内の負荷MOSのソース線、ddは電源電位線、SW11およびSW12は制御信号re2によってオン・オフされるスイッチ回路、R11およびR12は抵抗素子、M11はsslとss間にダイオード接続されたnMOSトランジスタ、M12はddlとdd間にダイオード接続されたpMOSトランジスタ、を表している。図21中のMCの構成は図2中のddがddlと置き換わった構造である。示す。図1において、SRAM回路が動作している時はスイッチSW11およびSW12を閉じることによってsslの電位は接地電位、ddlの電位は電源電位となり、一般的なSRAMの動作と同じ動作となる。SRAM回路が動作せずデータを記憶する状態では、制御信号re11によってスイッチSW11およびSW12を開く。この時、sslの電位は、メモリセルのリーク電流と抵抗R11を流れる電流およびダイオード接続されたMOSトランジスタM11の電流の関係から決定される。ddlの電位は、メモリセルのリーク電流と抵抗R12を流れる電流およびダイオード接続されたMOSトランジスタM12の電流の関係から決定される。また、スイッチSW11およびSW12をオフ状態でもリーク電流があるMOS等で構成した場合には上記の素子の電流に加えスイッチSW11およびSW12のオフ電流が関係する。sslの電位をVssl、ddlの電位をVddlとすると、Vddl-VsslがSRAMのメモリセルがデータを保持できる電圧より高い電圧であれば、リーク電流を削減しながらデータ保持できる。この例では、スタンバイ状態では、メモリセル内の負荷MOSに基板バイアス効果が印加されるため、図1の回路では大きくリーク電流を低減することができなかった負荷MOSのリーク電流も大きく低減することが可能となる。
Claims (9)
- 複数の第1MOSFETを有する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルへ第1電圧を供給するために設けられた第2MOSFETとを具備し、
前記複数の第1MOSFETは、第1領域に形成され、
前記第2MOSFETは、前記第1領域に隣接する第2領域に形成され、
前記第1領域及び前記第2領域に渡って、拡散層及びゲートが交互に連続して形成され、
前記複数の第1MOSFETは、前記第1領域に形成された前記拡散層及び前記ゲートで構成され、
前記第2MOSFETは、前記第2領域に形成された前記拡散層及び前記ゲートで構成され、
前記複数のメモリセルに共通に接続されるビット線を更に有し、
前記複数の第1MOSFETは、前記ビット線に平行な方向に一列に形成され、
前記複数のメモリセルは、SRAMセルであり、
前記複数の第1MOSFETは、複数の駆動MOSFETと複数の転送MOSFETを含み、
前記複数の駆動MOSFETの夫々のドレインは、前記複数の転送MOSFETのうち対応する一つに接続され、
前記複数の転送MOSFETの夫々は、前記ビット線と前記複数の駆動MOSFETのうち対応する一つのドレインの間に接続され、
前記第2MOSFETは、前記複数の駆動MOSFETのソースと前記第1電圧を供給する第1電源線の間に接続されることを特徴とする半導体集積回路装置。 - 請求項1において、
前記複数の駆動MOSFETの夫々のゲート幅は、前記複数の転送MOSFETの夫々のゲート幅より大きいことを特徴とする半導体集積回路装置。 - 請求項1において、
前記複数の駆動MOSFETと前記複数の転送MOSFETは、2個ずつ交互に形成されることを特徴とする半導体集積回路装置。 - 複数の第1MOSFETを有する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルへ第1電圧を供給するために設けられた第2MOSFETとを具備し、
前記複数の第1MOSFETは、第1領域に形成され、
前記第2MOSFETは、前記第1領域に隣接する第2領域に形成され、
前記第1領域及び前記第2領域に渡って、拡散層及びゲートが交互に連続して形成され、
前記複数の第1MOSFETは、前記第1領域に形成された前記拡散層及び前記ゲートで構成され、
前記第2MOSFETは、前記第2領域に形成された前記拡散層及び前記ゲートで構成され、
前記複数の第1MOSFETのゲートと前記第2MOSFETのゲートの間にあるゲートは、接地電位が供給されることを特徴とする半導体集積回路装置。 - 複数の第1MOSFETを有する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルへ第1電圧を供給するために設けられた第2MOSFETとを具備し、
前記複数の第1MOSFETは、第1領域に形成され、
前記第2MOSFETは、前記第1領域に隣接する第2領域に形成され、
前記第1領域及び前記第2領域に渡って、拡散層及びゲートが交互に連続して形成され、
前記複数の第1MOSFETは、前記第1領域に形成された前記拡散層及び前記ゲートで構成され、
前記第2MOSFETは、前記第2領域に形成された前記拡散層及び前記ゲートで構成され、
前記第2MOSFETは、前記複数のメモリセルのダミーセルとして用いられることを特徴とする半導体集積回路装置。 - 複数の第1MOSFETを有する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルへ第1電圧を供給するために設けられた第2MOSFETとを具備し、
前記複数の第1MOSFETは、第1領域に形成され、
前記第2MOSFETは、前記第1領域に隣接する第2領域に形成され、
前記第1領域及び前記第2領域に渡って、拡散層及びゲートが交互に連続して形成され、
前記複数の第1MOSFETは、前記第1領域に形成された前記拡散層及び前記ゲートで構成され、
前記第2MOSFETは、前記第2領域に形成された前記拡散層及び前記ゲートで構成され、
前記第2MOSFETは、前記半導体集積回路装置が待機状態において、オフ状態となり、前記半導体集積回路装置が動作状態において、オン状態となることを特徴とする半導体集積回路装置。 - 第1拡散層と、
前記第1拡散層に隣接する第1ゲートと、
前記第1ゲートに隣接する第2拡散層と、
前記第2拡散層に隣接する第2ゲートと、
前記第2ゲートに隣接する第3拡散層と、
前記第3拡散層に隣接する第3ゲートと、
前記第3ゲートに隣接する第4拡散層とを具備し、
SRAMセルとして用いられる第1MOSFETは、前記第1拡散層、前記第1ゲート、及び、前記第2拡散層で構成され、
前記SRAMセルに第1電圧を供するために用いられる第2MOSFETは、前記第3拡散層、前記第3ゲート、及び、前記第4拡散層で構成されることを特徴とする半導体集積回路装置。 - 請求項7において、
前記第2ゲートは、前記第1電圧が供給されることを特徴とする半導体集積回路装置。 - 請求項7において、
前記第2MOSFETは、前記半導体集積回路装置が待機状態において、オフ状態となり、前記半導体集積回路装置が動作状態において、オン状態となることを特徴とする半導体集積回路装置。
Priority Applications (1)
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JP2009159516A JP5011352B2 (ja) | 2009-07-06 | 2009-07-06 | 半導体集積回路装置 |
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JP2009159516A JP5011352B2 (ja) | 2009-07-06 | 2009-07-06 | 半導体集積回路装置 |
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JP3153538B2 (ja) * | 1989-05-02 | 2001-04-09 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
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2009
- 2009-07-06 JP JP2009159516A patent/JP5011352B2/ja not_active Expired - Lifetime
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JP2009231849A (ja) | 2009-10-08 |
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