JP5054919B2 - 半導体集積回路装置 - Google Patents
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Description
さらに、第1のゲートのゲート酸化膜厚は、第2のゲートのゲート酸化膜厚よりも薄いことを特徴とすることにより達成できる。
図1に本発明を用いた負荷駆動回路の回路図を示す。MD1は負荷を駆動するためのnチャネル型ダブルゲートトランジスタ、MD2は負荷を駆動するためのpチャネル型トランジスタ、OUTは駆動されるべき負荷ノード、CL1は負荷としてついている容量、G1はダブルゲートトランジスタMD1の第1ゲート、G2はダブルゲートトランジスタMD1の第2ゲート、G3はトランジスタMD2のゲート、Vssは接地電位線を示す。
以上のように、図1の回路を用いると、ノードOUTの電位をロウに固定した状態で、回路を流れるリーク電流を低減することが可能である。
図7に本発明を用いたリーク電流を低減する回路の回路図を示す。図7において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、STBYはスタンバイ状態のときにハイとなるスタンバイ信号、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、SWENは駆動回路DRVを制御する信号、Ilogicは回路ブロックLogicを流れるリーク電流である。
以上のように、本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
図9に本発明を用いたリーク電流を低減する回路の回路図を示す。図9において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、STBYはスタンバイ状態のときにハイとなるスタンバイ信号、PSWはダブルゲート型トランジスタで構成されたLogicの電源を遮断するための電源スイッチ、SWON1はダブルゲートトランジスタで構成される電源スイッチPSWの第1ゲートを制御する信号、SWON2はダブルゲートトランジスタで構成される電源スイッチPSWの第2ゲートを制御する信号、DRVはSWONを駆動する回路、SWENは駆動回路DRVを制御する信号、Inodeは電源スイッチから接地電位線Vssに流れ込む電流を示す。Vssは本回路が搭載されている半導体チップ上の回路で共通な接地電位線である。
以上のように、本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となるとともに、電源スイッチが挿入されている回路以外の回路の電源電位変動を抑えて、誤動作を防ぐことが可能となる。
図11に本発明を用いたリーク電流を低減する回路の回路図を示す。図11において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号である。
図13に本発明を用いたリーク電流を低減する回路の回路図を示す。図13において、Logicは多数の回路が集積された回路ブロック、VddmはLogic内の電源電位線、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号である。
回路Logicがアクティブ状態からスタンバイ状態に変化した場合には、STBYP1が一定時間ロウ電位となり、駆動回路DRV中のpチャネル型ダブルゲートトランジスタの第1ゲートがオンし、SWONは急速にハイ電位となる。また、pチャネル型トランジスタの第2ゲートもオンしている。同時に、駆動回路中のpチャネル型トランジスタのゲート電極を制御するSTBYN1およびSTBYN2がロウになって、SWONを放電する電流は流れない。
図15に本発明を用いたリーク電流を低減する回路の回路図を示す。図15において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型トランジスタのゲートを制御する信号である。
図17に、いくつかの機能を有する回路モジュールが複数搭載されたLSIであるSoC(System on a Chip)の簡単なブロック図を示す。SOCは一つの半導体チップを、CPUおよびDSPは入力された信号に処理を施して出力するモジュール、SRAMおよびRAMはデータを保持するモジュール、BLOCK1・BLOCK2はモジュールを1つまたは複数含んだ回路の集まりを示す。図17において、BLOCK1・BLOCK2が実施例2〜実施例6で示した回路ブロックLogicを表しており、同様の技術を使用することでスタンバイ時のリーク電流を低減することが可能である。
デコーダ回路DEC、列毎に付加される回路AMPおよび制御回路CONTは、スタンバイ時にはなんらかのデータを保持しておく必要はないため、実施例2〜実施例6と同様の電源スイッチを用いれば、リーク電流を低減することが可能である。
このワードドライバは、インバータ構成の回路を用いて説明したが、NAND型やNOR型のワードドライバにおいても同様にダブルゲート型トランジスタを用いて制御すればリーク電流を低減することが可能である。
以上のように、本実施例を用いると、回路が動作していない場合のリーク電流を低減し性能を向上させたSRAM回路を実現することが可能となる。
図28に本発明を用いたリーク電流を低減する回路の回路図を示す。図28において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の電源接地線、PSWはダブルゲートトランジスタを用いて構成されたLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号である。
図30に本発明を用いたリーク電流を低減する回路の回路図を示す。図30において、図28と異なるのは、電源スイッチPSWの第2ゲートを制御する信号がSWONではなくSWONNとなり、第1ゲートから独立した制御が出来ることである。
以上のように本実施例を用いると、電源スイッチの制御を最適化することで論理回路の性能を向上させ、さらに電源スイッチとして用いた回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
図32に本発明を用いたリーク電流を低減する回路の回路図を示す。図32において、図13と異なるのは、電源スイッチPSWがダブルゲートトランジスタで構成され、第1ゲートが図13同様SWONで制御され、第2ゲートはSWONPによって第1ゲートから独立した制御が出来ることである。
図34に図11の回路を用いた場合の、実施例4とは異なる制御によるリーク電流低減の方法を示す。回路が動作している場合(Active)に関しては、実施例4と同様の制御が行われる。実施例4と異なるのは、回路が動作していない場合(Standby)にSTBYP2に2.5Vと1.0Vよりも高い電圧が印加されていることである。回路が動作していない状態では、SWONが0V、Vddが1.0Vであるため、駆動回路DRVを構成するpチャネル型トランジスタのソース-ドレイン間にサブスレショルドリーク電流が流れる。ここで図5の電流特性をpチャネル型トランジスタに読み直すと、pチャネル型トランジスタの第2ゲートつまりSTBYP2に1.0Vよりも高い電圧を印加することで、ダブルゲートトランジスタのサブスレショルドリーク電流は低減することがわかる。これによって、駆動回路DRVを流れるリーク電流は大きく低減できる。
図35に本発明を用いたリーク電流を低減する回路の回路図を示す。図35において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、STBYはスタンバイ状態のときにハイとなるスタンバイ信号、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、Ilogicは回路ブロックLogicを流れるリーク電流である。
以上のように、本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
図37に本発明を用いたリーク電流が低減された記憶素子回路の回路図を示す。図37の回路は、インバータが相互接続された構造となっており、それぞれのインバータはダブルゲートトランジスタによって構成される。pチャネル型トランジスタの第1のゲートはVddに、nチャネル型トランジスタの第1のゲートはVssに接続されており、それぞれオフ状態となっているため、ゲートリークが少ない状態になっている。またダブルゲートトランジスタの第2のゲートがインバータの入力となっており相互接続されているため、データが保持できるとともに、オン状態となるのは第2のゲートのみであるため、ゲートを流れるリーク電流は小さく抑えられる。
以上のように、本実施例を用いると、低リークな記憶素子および回路ブロックが実現できる。
図39に本発明を用いたリーク電流を抑えてデータが保持できるフリップフロップのブロック図を示す。図39において、FFはフリップフロップ回路、LATCHAおよびLATCHBはデータを保持するラッチ、Vssmは回路が動作しない場合に電源が遮断される接地電位線、Vssは常に通電された接地電位線、STOREはLATCHAからLATCHBにデータを移す経路、RESTOREはLATCHBからLATCHAにデータを移す経路を示す。LATCHAには従来から使われているラッチ回路、LATCHBには実施例13で示した記憶素子を用いたラッチ回路を使用する。回路が動作せずリーク電流を低減する場合には、STOREという経路を通してLATCHAのデータをLATCHBに移す。その後Vssmの電源を遮断すれば、LATCHAのリーク電流は低減できる。LATCHBはリーク電流の少ない記憶素子が使われているため、このフリップフロップ回路のリーク電流が小さく抑えられる。
回路が動作する場合には、Vssmの電源スイッチをオンしてVssmをVssレベルとし、RESTOREの経路を通してLATCHBのデータをLATCHAに書き戻せば、通常のFFとして動作する。
以上のように、本実施例を用いると、低リークなフリップフロップ回路が実現できる。
図40に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。この回路は図37の記憶素子に、記憶素子にアクセスするための転送トランジスタMT1およびMT2、ビット線BLTおよびBLBとワード線WLを付加した構成となっている。本構成では、通常のSRAMメモリセル同様、ワード線WLで選択することにより、メモリセルへのデータの書き込みおよび読み出しが実行できる。また、メモリセルを構成しているダブルゲートトランジスタにおいてゲート酸化膜厚の薄い第1のゲートは常にオフした状態にあるため、リーク電流は低く抑えられ、さらに第2のゲートで構成された記憶素子により、データが保持できる。
以上のように、本実施例を用いると、低リークなSRAMメモリセルが実現できる。
図41に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。本回路は図40のメモリセルとほぼ同等の構成となっており、異なるのは、読み出し時に使用される読み出しワード線RWLと書き込み時に使用される書き込みワード線WWLが存在する点である。このメモリセルのデータを読み出す際には、読み出しワード線RWLが選択され、メモリセル内のデータがビット線に出力される。このメモリセルに新しいデータの書き込みが行われる時には、書き込みワード線WWLが選択され、ビット線から転送トランジスタの第1のゲートを通してデータが書き込まれる。SRAMメモリセルに書き込みを行う際には、転送トランジスタの電流が大きければ大きい程正常に動作が行われるため本回路構成をとることにより、書き込み特性が改善する。本回路構成においても、メモリセルにアクセスがない場合には、メモリセルを構成しているダブルゲートトランジスタにおいてゲート酸化膜厚の薄い第1のゲートは常にオフした状態にあるため、リーク電流は低く抑えられる。
以上のように、本実施例を用いると、書き込み特性の良好な低リークなSRAMメモリセルが実現できる。
図42に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。本回路は図40のメモリセルとほぼ同等の構成となっており、異なるのは、メモリセルを構成するダブルゲートトランジスタの第1のゲートがpチャネル型トランジスタに関してはGP1にnチャネル型トランジスタに関してはGN1に接続されている点である。このメモリセルにアクセスする場合の動作は図40と同等である。
またメモリセルが動作していない場合に、GP1に電源電圧より高い電圧を、またGN1に電源電圧よりも低い電圧を印加すれば、図5の電流特性よりダブルゲートトランジスタのオフ電流が低減でき、リーク電流が低く抑えられる。
以上のように、本実施例を用いると、性能が高くリーク電流が低減されたSRAMメモリセルを実現できる。
図43に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。本回路は図41のメモリセルとほぼ同等の構成となっており、異なるのは、読み出しビット線RBLおよび転送トランジスタMT3が追加され、MT3のゲートに読み出しワード線RWLが接続され、図41で存在したビット線が書き込み専用のビット線WBLTおよびWBLBとなったことである。
書き込みに関しては、書き込みワード線WWLおよび書き込みビット線WBLT/WBLBを用いて図41と同様に実行される。読み出し時には、読み出しワード線が活性化されMT3を通してメモリセルのデータが読み出しビット線RBLに出力される。
以上のように、本実施例を用いると、読み出しおよび書き込みの特性が高く、リーク電流が低減されたSRAMメモリセルを実現できる。
Claims (20)
- 所定の機能を有する回路ブロックの電源を遮断するための電源スイッチと、前記電源スイッチを制御する駆動回路とを備え、
前記駆動回路は、互いのドレインが電気的に接続された第1のトランジスタと第2のトランジスタで構成され、前記第1のトランジスタはゲート酸化膜厚の厚さがそれぞれ異なる第1のゲートおよび第2のゲートを有するダブルゲート型トランジスタであって、
前記第1のゲートの電位と前記第2のゲートの電位のそれぞれが独立に制御され、
前記第2のゲートが遮断状態の時、前記第1のゲートに印加される電位に従って、第1の電流が前記第1のトランジスタを通して流れ、
前記第1のゲートが遮断状態の時、前記第2のゲートに印加される電位に従って、第2の電流が前記第1のトランジスタを通して流れることを特徴とする半導体集積回路装置。 - 請求項1において、
前記第1のゲートのゲート酸化膜厚は、前記第2のゲートのゲート酸化膜厚よりも薄いことを特徴とする半導体集積回路装置。 - 請求項1において、
前記第1のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、前記第2のトランジスタは、pチャネル型のダブルゲート型トランジスタであって、
前記第1のトランジスタのソースがロウの電位の電源線に接続され、
前記第2のトランジスタのソースがハイの電位の電源線に接続され、
前記第1および第2のトランジスタのそれぞれのドレインが前記電源スイッチの制御端子に接続されていることを特徴とする半導体集積回路装置。 - 請求項3において、
前記第1のトランジスタの第2ゲートと前記第2のトランジスタの第1および第2のゲートのそれぞれが相互に接続されていることを特徴とする半導体集積回路装置。 - 請求項1において、
前記第1のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、前記第
2のトランジスタは、pチャネル型のシングル型トランジスタであって、
前記第1のトランジスタのソースがロウの電位の電源線に接続され、
前記第2のトランジスタのソースがハイの電位の電源線に接続され、
前記第1および第2のトランジスタのそれぞれのドレインが前記電源スイッチの制御端子に接続されていることを特徴とする半導体集積回路装置。 - 請求項1において、
前記電源スイッチは、第1および第2のゲートを有するnチャネル型のダブルゲート型トランジスタで構成され、該ダブルゲート型トランジスタの第1のゲートは前記第1および第2のトランジスタのドレインに接続され、該ダブルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの接地電位線に接続されていることを特徴とする半導体集積回路装置。 - 請求項6において、
前記nチャネル型のダブルゲート型トランジスタの第1および第2のゲートが互いに接続されるとともに、前記第1のゲートが前記第1および第2のトランジスタのドレインに接続されていることを特徴とする半導体集積回路装置。 - 請求項1において、
前記電源スイッチは、nチャネル型のシングルゲート型トランジスタで構成され、該シングルゲート型トランジスタのゲートは前記第1および第2のトランジスタのドレインに接続され、該シングルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの接地電位線に接続されていることを特徴とする半導体集積回路装置。 - 請求項1において、
前記電源スイッチは、pチャネル型のダブルゲート型トランジスタで構成され、該ダブルゲート型トランジスタの第1のゲートは、前記第1および第2のトランジスタのドレインに接続され、該ダブルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの電源電位線に接続されていることを特徴とする半導体集積回路装置。 - 請求項1において、
前記電源スイッチは、pチャネル型のシングルゲート型トランジスタで構成され、該シングルゲート型トランジスタのゲートは前記第1および第2のトランジスタのドレインに接続され、該シングルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの電源電位線に接続されていることを特徴とする半導体集積回路装置。 - 論理機能を有する回路ブロックの電源を遮断するための電源スイッチと、前記電源スイッチを制御する駆動回路とを備え、
前記駆動回路は、互いのドレインが電気的に接続されると共に前記電源スイッチの制御端子に接続された第1のトランジスタと第2のトランジスタで構成され、
前記第1のトランジスタは、第1のゲート酸化膜厚を有する第1のゲートと、前記第1のゲート酸化膜厚より厚いゲート酸化膜厚を有する第2のゲートとを具備するダブルゲート型トランジスタであって、
前記第1のゲートの電位と前記第2のゲートの電位のそれぞれが独立に制御され、
前記第2のゲートが遮断状態の時、前記第1のゲートに印加される電位に従って、第1の電流が前記第1のトランジスタを通して流れ、
前記第1のゲートが遮断状態の時、前記第2のゲートに印加される電位に従って、第2の電流が前記第1のトランジスタを通して流れることを特徴とする半導体集積回路装置。 - 請求項11において、
前記第1のトランジスタは、nチャネル型のダブルゲート型トランジスタであって、
前記第1のゲートをロウの電位に、前記第2のゲートをハイの電位にすることにより、
前記第1のトランジスタのドレインの電位がロウの電位に設定され、前記電源スイッチが遮断されることを特徴とする半導体集積回路装置。 - 請求項11において、
前記第1のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、
前記第2のトランジスタは、第3のゲート酸化膜厚を有する第3のゲートと、前記第3のゲート酸化膜厚より厚いゲート酸化膜厚を有する第4のゲートを具備するpチャネル型のダブルゲート型トランジスタであって、
前記第3のゲートをハイの電位にし、前記第4のゲートをロウの電位にすることにより、前記第2のトランジスタのドレインの電位がハイの電位に設定され、前記電源スイッチがオンすることを特徴とする半導体集積回路装置。 - 請求項13において、
前記第1のトランジスタの第2のゲートと、前記第2のトランジスタの第1および第2のゲートが互いに接続されていることを特徴とする半導体集積回路装置。 - 請求項11において、
前記第1のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、
前記第2のトランジスタは、第3のゲート酸化膜厚を有する第3のゲートと、前記第3のゲート酸化膜厚より厚いゲート酸化膜厚を有する第4のゲートを具備するpチャネル型のダブルゲート型トランジスタであって、
前記第1のトランジスタの第1ゲートには、前記回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力され、
前記第1のトランジスタの第2のゲートには、前記回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力され、
前記第2のトランジスタの第3のゲートには前記回路ブロックが動作しない状態になった場合に、所定の時間ロウとなり、前記所定の時間以外の時間にはハイとなる信号が入力され、
前記第2のトランジスタの第4ゲートには、前記回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力されることを特徴とする半導体集積回路装置。 - 請求項11において、
前記電源スイッチは、nチャネル型のダブルゲート型トランジスタで構成され、
前記電源スイッチが遮断された状態から導通した状態に変化する際に、
該トランジスタの第2のゲートがオンし、所定の時間が経過した後に、該トランジスタの第1のゲートがオンすることにより、前記電源スイッチから接地電位線に流れる電流ノイズを小さくすることを特徴とする半導体集積回路装置。 - 第1ゲートと、前記第1ゲートのゲート酸化膜厚と厚さが異なる第2ゲートとを有するダブルゲート型トランジスタのドレインがメモリ回路のワード線に接続され、
前記第1ゲートの電位と前記第2ゲートの電位のそれぞれが独立に制御され、
前記第2ゲートが遮断状態の時、前記第1ゲートに印加される電位に従って、第1電流が前記ダブルゲート型トランジスタを通して流れ、
前記第1ゲートが遮断状態の時、前記第2ゲートに印加される電位に従って、第2電流が前記ダブルゲート型トランジスタを通して流れることを特徴とする半導体集積回路装置。 - 請求項1において、
前記所定の機能を有する回路ブロックがメモリ回路ブロックであって、
前記電源スイッチは、ゲート酸化膜厚の厚さがそれぞれ異なる第1のゲートおよび第2のゲートを有するnチャネル型のダブルゲート型トランジスタで構成され、
前記第1のゲートがロウの電位に、前記第2のゲートがハイの電位に設定された場合に、該トランジスタのドレインに接続された前記メモリ回路ブロックの接地電位線の電位が、所定の電位以下に制御されることを特徴とする半導体集積回路装置。 - 請求項1において、
電源スイッチを介して接地電位線に接続された第1の回路ブロックと、電源スイッチを介することなく接地電位線に接続された第2の回路ブロックと、を備え、
前記電源スイッチが前記駆動回路により制御されることを特徴とする半導体集積回路装置。 - 請求項19において、
前記第1の回路ブロックが第1ラッチ回路からなり、前記第2の回路ブロックが第2ラッチ回路からなるフリップフロップ回路であって、
前記第1ラッチ回路は、前記ダブルゲート型トランジスタを備え、前記第1ラッチ回路の電源線には電源が接続され、
前記第2ラッチ回路は、前記第1ラッチ回路よりも動作速度の遅い回路で構成され、
前記第2ラッチ回路が動作しない状態では、前記第2ラッチ回路の電源は、前記電源スイッチにより遮断される電源線に接続され、
前記第2ラッチ回路に供給される電源が遮断される前に、前記第2ラッチ回路に記憶されているデータを前記第1ラッチ回路に記憶させることを特徴とする半導体集積回路装置。
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