JP6346100B2

JP6346100B2 - 半導体記憶装置

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Publication number: JP6346100B2
Application number: JP2015006998A
Authority: JP
Inventors: 弘治小原
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2015-01-16
Filing date: 2015-01-16
Publication date: 2018-06-20
Anticipated expiration: 2035-01-16
Also published as: US20160211007A1; US9607669B2; JP2016134184A

Description

本発明の実施形態は、半導体記憶装置に関するものである。

半導体記憶装置として、４つのトランジスタで構成されたメモリセルを含むＳＲＡＭ（static random access memory）が知られている。以下、この４つのトランジスタのメモリセルを含むＳＲＡＭを、４Ｔ−ＳＲＡＭと記す。

この４Ｔ−ＳＲＡＭでは、メモリセルにデータを保持するとき（保持状態）に、ビット線を“Ｈ(High)レベル（以下、Ｈと記す）”に維持する必要がある。ビット線を“Ｈ”にプリチャージするためにプリチャージ回路が用いられている。プリチャージ回路はｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）で構成されている。データの保持状態では、前述したように、ビット線が“Ｈ”に維持されるため、プリチャージ回路内のｐＭＯＳトランジスタのソースに電源電圧（“Ｈ”）が供給され、ドレインにビット線の電位“Ｈ”が供給され、ゲートに“Ｌ(Low)レベル（以下、Ｌと記す）”が供給される。このとき、ｐＭＯＳトランジスタには、ソースとドレイン間のチャネル領域からゲートに、ゲート絶縁膜を介してゲートリーク電流が発生する。

特開２００１−６３７０号公報

データ保持状態時のプリチャージ回路におけるリーク電流が低減できる半導体記憶装置を提供する。

一実施態様の半導体記憶装置は、ソースまたはドレインのいずれか一方に第１電圧が供給された第１の第１導電型ＭＯＳトランジスタと、ゲートが前記第１の第１導電型ＭＯＳトランジスタのソースまたはドレインのいずれか他方に接続され、ソースまたはドレインのいずれか一方に前記第１電圧が供給され、ソースまたはドレインのいずれか他方が前記第１の第１導電型ＭＯＳトランジスタのゲートに接続された第２の第１導電型ＭＯＳトランジスタと、前記第１の第１導電型ＭＯＳトランジスタのソースまたはドレインの前記いずれか他方と第１ビット線との間に電流経路が形成され、ゲートがワード線に接続された第１の第２導電型ＭＯＳトランジスタと、前記第２の第１導電型ＭＯＳトランジスタのソースまたはドレインの前記いずれか他方と第２ビット線との間に電流経路が形成され、ゲートが前記ワード線に接続された第２の第２導電型ＭＯＳトランジスタと、第３の第２導電型ＭＯＳトランジスタを含み、読み出し動作または書き込み動作の少なくともいずれかの動作時のプリチャージ期間に第２電圧を前記第１及び第２ビット線に供給する第１プリチャージ回路と、第４の第２導電型ＭＯＳトランジスタを含み、データ保持状態時に前記第２電圧を前記第１及び第２ビット線に供給する第２プリチャージ回路とを具備する。前記第４の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚は、前記第３の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚より厚い。

実施形態のＳＲＡＭが搭載された半導体集積回路の構成を示すブロック図である。実施形態のＳＲＡＭの構成を示すブロック図である。実施形態のＳＲＡＭにおけるメモリセルの構成を示す回路図である。実施形態のＳＲＡＭにおけるメモリセルの構成を示す回路図である。実施形態のＳＲＡＭにおけるプリチャージ回路の構成を示す回路図である。実施形態のＳＲＡＭにおける“１”データの読み出し動作を示すタイミングチャートである。実施形態のＳＲＡＭにおける“０”データの読み出し動作を示すタイミングチャートである。実施形態のＳＲＡＭにおける“１”データの書き込み動作を示すタイミングチャートである。実施形態のＳＲＡＭにおける“０”データの書き込み動作を示すタイミングチャートである。実施形態のＳＲＡＭにおけるデータ保持状態を示すタイミングチャートである。変形例のＳＲＡＭにおけるメモリセルの構成を示す回路図である。変形例のＳＲＡＭにおけるディスチャージ回路の構成を示す回路図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。以下では、半導体記憶装置としてＳＲＡＭを例に挙げて説明する。

［実施形態]
図１は、実施形態のＳＲＡＭが搭載された半導体集積回路の構成を示すブロック図である。図示するように、半導体集積回路は、ＳＲＡＭ１０、ロジック回路２０、及び入出力回路３０を備えている。

ＳＲＡＭ１０は行列状に配列された複数のメモリセルを有する。ロジック回路２０は、ＳＲＡＭ１０と入出力回路３０との間の信号及びデータの授受及び処理を行う。入出力回路３０は、ＳＲＡＭ１０及びロジック回路２０と外部回路等との間でコマンド、アドレス等の信号及びデータの入出力を行う。

１．ＳＲＡＭの構成
図２は、実施形態のＳＲＡＭ１０の構成を示すブロック図である。ＳＲＡＭ１０は、メモリセルアレイ１１、プリチャージ回路１２Ａ，１２Ｂ、カラムデコーダ１３、書き込み／読み出し回路１４、ロウデコーダ１５、及び制御回路１６を備えている。

メモリセルアレイ１１は、行列状に配列された複数のメモリセルＭＣから構成される。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，ＢＬＢが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，ＢＬＢにより行われる。

ビット線対ＢＬ，ＢＬＢには、プリチャージ回路１２Ａ及びプリチャージ回路１２Ｂが接続されている。プリチャージ回路１２Ａは、データの保持状態（あるいはスタンバイ）において、ビット線対ＢＬ，ＢＬＢを“Ｈ”にプリチャージし、ビット線対ＢＬ，ＢＬＢを“Ｈ”に維持する。例えば、プリチャージ回路１２Ａは、制御回路１６から供給されるプリチャージ信号ＰＲＡに基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡが活性化された場合にビット線対ＢＬ，ＢＬＢを“Ｈ”にプリチャージし、一方、プリチャージ信号ＰＲＡが非活性化された場合にプリチャージを解除する。プリチャージ回路１２Ａの詳細は後述する。

プリチャージ回路１２Ｂは、読み出し動作及び書き込み動作において、メモリセルＭＣに対してデータの読み出し及び書き込みを実行する前あるいは後に、ビット線対ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。例えば、プリチャージ回路１２Ｂは、制御回路１６から供給されるプリチャージ信号ＰＲＢに基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢが活性化された場合にビット線対ＢＬ，ＢＬＢを“Ｈ”にプリチャージし、一方、プリチャージ信号ＰＲＢが非活性化された場合にプリチャージを解除する。プリチャージ回路１２Ｂの詳細は後述する。

複数のビット線対ＢＬ，ＢＬＢには、カラムデコーダ１３が接続されている。カラムデコーダ１３は、制御回路１６から供給されるカラムアドレス信号ＣＡをデコードし、デコード結果に基づいて１対のビット線対ＢＬ，ＢＬＢを選択する。

カラムデコーダ１３には、書き込み／読み出し回路１４が接続されている。書き込み／読み出し回路１４は、カラムデコーダ１３により選択された列に対してデータの書き込み及び読み出しを行う。すなわち、書き込み／読み出し回路１４は、ロジック回路２０または外部回路から入力された入力データＤＩを書き込みデータとしてメモリセルアレイ１１に書き込む。また、書き込み／読み出し回路１４は、メモリセルアレイ１１からデータを読み出し、読み出したデータを出力データＤＯとしてロジック回路２０または外部回路に出力する。

複数のワード線ＷＬには、ロウデコーダ１５が接続されている。ロウデコーダ１５は、制御回路１６から供給されるロウアドレス信号ＲＡをデコードし、デコード結果に基づいてワード線ＷＬを選択する。

制御回路１６は、ＳＲＡＭ１０内の各回路を制御する。制御回路１６には、ロジック回路２０または外部回路からアドレス信号ＡＤＤ及び制御信号ＣＮＴ（リテンション制御信号ＲＥＴを含む）等が入力される。制御回路１６は、アドレス信号ＡＤＤに基づいて、カラムデコーダ１３に供給されるカラムアドレス信号ＣＡと、ロウデコーダ１５に供給されるロウアドレス信号ＲＡとを生成する。また、制御回路１６は、例えば制御信号ＣＮＴに基づいて、プリチャージ動作を含む書き込み動作、読み出し動作、及び保持状態等を制御する。

１．１メモリセルＭＣの構成
図３及び図４は、実施形態のＳＲＡＭにおけるメモリセルＭＣの構成を示す回路図である。図３はメモリセルＭＣにおける“１”データの保持状態を示し、図４は“０”データの保持状態を示す。

メモリセルＭＣは、ゲートとドレインが交差接続されたｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）Ｎ１，Ｎ２と、読み出し及び書き込み時にメモリセルにアクセスするためのｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）Ｐ１，Ｐ２を備える。

ｎＭＯＳトランジスタＮ１のゲートは、ｎＭＯＳトランジスタＮ２のドレイン及びｐＭＯＳトランジスタＰ２のソース（またはドレイン）に接続される。ｎＭＯＳトランジスタＮ２のゲートは、ｎＭＯＳトランジスタＮ１のドレイン及びｐＭＯＳトランジスタＰ１のソース（またはドレイン）に接続される。ｎＭＯＳトランジスタＮ１，Ｎ２のソースには、基準電圧、例えば接地電位ＧＮＤ（“Ｌ”）が供給される。

さらに、ｐＭＯＳトランジスタＰ１のドレイン（またはソース）にはビット線ＢＬが接続される。ｐＭＯＳトランジスタＰ２のドレイン（またはソース）にはビット線ＢＬＢが接続される。ｐＭＯＳトランジスタＰ１，Ｐ２のゲートにはワード線ＷＬが接続される。

ｎＭＯＳトランジスタＮ２のゲートと、ｎＭＯＳトランジスタＮ１のドレインと、ｐＭＯＳトランジスタＰ１のソース（またはドレイン）の接続点をノードＮＤ１とする。ｎＭＯＳトランジスタＮ１のゲートと、ｎＭＯＳトランジスタＮ２のドレインと、ｐＭＯＳトランジスタＰ２のソース（またはドレイン）の接続点をノードＮＤ２とする。

メモリセルＭＣは、ノードＮＤ１とノードＮＤ２に“Ｈ”または“Ｌ”を保持することにより、“１”または“０”のデータを記憶する。ノードＮＤ１，ＮＤ２にはそれぞれ相補なデータが記憶される。

“１”データの保持状態では、図３に示すように、ノードＮＤ１に“Ｈ”が保持され、ノードＮＤ２に“Ｌ”が保持される。一方、“０”データの保持状態では、図４に示すように、ノードＮＤ１に“Ｌ”が保持され、ノードＮＤ２に“Ｈ”が保持される。さらに、これら保持状態では、ワード線ＷＬに“Ｈ”が供給され、ビット線対ＢＬ，ＢＬＢが“Ｈ”にプリチャージされている。

本実施形態では、例えばメモリセルＭＣを構成するｐＭＯＳトランジスタＰ１，Ｐ２及びｎＭＯＳトランジスタＮ１，Ｎ２のゲート絶縁膜の膜厚は、ロジック回路２０あるいはプリチャージ回路１２Ａを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚より厚い。これにより、メモリセルＭＣ内のＭＯＳトランジスタに生じるゲートリーク電流を低減することができる。なお、ゲート絶縁膜は例えばシリコン酸化膜から形成される。また、ここでは、メモリセルＭＣを構成するＭＯＳトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のゲート絶縁膜の膜厚が、ロジック回路２０あるいはプリチャージ回路１２Ａを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚より厚い例を示すが、これらが同じ膜厚であってもよい。

１．２プリチャージ回路の構成
図５は、実施形態におけるプリチャージ回路の構成を示す回路図である。図３及び図４に示したように、ビット線対ＢＬ，ＢＬＢと、ワード線ＷＬとの交差部には、メモリセルＭＣが接続されている。ビット線対ＢＬ，ＢＬＢ間には、２つのプリチャージ回路１２Ａ，１２Ｂが接続されている。

制御回路１６は、否定論理積回路ＮＡ１と否定回路ＮＴ１を有している。否定論理積回路ＮＡ１の出力端はプリチャージ回路１２Ａに接続され、否定論理積回路ＮＡ１はプリチャージ回路１２Ａに信号ＰＲＡを出力する。否定回路ＮＴ１の出力端はプリチャージ回路１２Ｂに接続され、否定回路ＮＴ１はプリチャージ回路１２Ｂに信号ＰＲＢを出力する。

プリチャージ回路１２Ａは、ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５を有する。ｐＭＯＳトランジスタＰ３のドレインは、ｐＭＯＳトランジスタＰ５のソース（またはドレイン）とビット線ＢＬに接続されている。ｐＭＯＳトランジスタＰ４のドレインは、ｐＭＯＳトランジスタＰ５のドレイン（またはソース）とビット線ＢＬＢに接続されている。ｐＭＯＳトランジスタＰ３，Ｐ４のソースには電源電圧ＶDD（“Ｈ”）が供給されている。

ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５のゲートには、否定論理積回路ＮＡ１から信号ＰＲＡが供給されている。プリチャージ信号ＰＲＡは、プリチャージ回路１２Ａを稼働状態あるいは非稼働状態にする信号である。プリチャージ信号ＰＲＡが“Ｌ”のとき、プリチャージ回路１２Ａは稼働状態となり、ビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。また、プリチャージ信号ＰＲＡが“Ｈ”のとき、プリチャージ回路１２Ａは非稼働状態となり、ビット線ＢＬ，ＢＬＢをプリチャージしない。なお、稼働状態とはプリチャージ回路内のｐＭＯＳトランジスタがオン状態となることをいい、非稼働状態とはプリチャージ回路内のｐＭＯＳトランジスタがオフ状態となることをいう。

プリチャージ回路１２Ｂは、ｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８を有する。ｐＭＯＳトランジスタＰ６のドレインは、ｐＭＯＳトランジスタＰ８のソース（またはドレイン）とビット線ＢＬに接続されている。ｐＭＯＳトランジスタＰ７のドレインは、ｐＭＯＳトランジスタＰ８のドレイン（またはソース）とビット線ＢＬＢに接続されている。ｐＭＯＳトランジスタＰ６，Ｐ７のソースには電源電圧ＶDD（“Ｈ”）が供給されている。

ｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のゲートには、否定回路ＮＴ１からプリチャージ信号ＰＲＢが供給されている。プリチャージ信号ＰＲＢは、プリチャージ回路１２Ｂを稼働状態あるいは非稼働状態にする信号である。プリチャージ信号ＰＲＢが“Ｌ”のとき、プリチャージ回路１２Ｂは稼働状態となり、ビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。また、プリチャージ信号ＰＲＢが“Ｈ”のとき、プリチャージ回路１２Ｂは非稼働状態となり、ビット線ＢＬ，ＢＬＢをプリチャージしない。

本実施形態では、読み出し動作または書き込み動作時にプリチャージ回路１２Ａを用い、データ保持状態時にプリチャージ回路１２Ｂを用いる。読み出し動作または書き込み動作、及びデータ保持状態については後述する。

以降の説明において、プリチャージ回路１２Ａを構成するｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５のゲート絶縁膜の膜厚を「第１ゲート膜厚」と記し、プリチャージ回路１２Ｂを構成するｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のゲート絶縁膜の膜厚を「第２ゲート膜厚」と記す。また、プリチャージ回路１２Ａを構成するｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５のチャネル幅を「第１チャネル幅」と記し、プリチャージ回路１２Ｂを構成するｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のチャネル幅を「第２チャネル幅」と記す。

本実施形態では、プリチャージ回路１２Ａ内のｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５の第１ゲート膜厚は薄く、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８の第２ゲート膜厚は第１ゲート膜厚より厚い。これにより、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８に生じるゲートリーク電流を、プリチャージ回路１２Ａ内のｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５に生じるゲートリーク電流よりも小さくできる。なお、前記ゲート絶縁膜は、例えばシリコン酸化膜、シリコン窒化膜、または高誘電率を有する膜（High-k膜）等から形成される。

また、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８の第１チャネル幅は、プリチャージ回路１２Ａ内のｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５の第２チャネル幅より小さい。

なおここでは、プリチャージ回路１２Ａ，１２Ｂの各々が３つのｐＭＯＳトランジスタにて構成される例を示した。しかし、これに限るわけではなく、プリチャージ回路１２Ａ，１２Ｂの各々は２つのｐＭＯＳトランジスタにて構成してもよい。この場合、図５に示したプリチャージ回路１２Ａ，１２ＢにおいてｐＭＯＳトランジスタＰ５，Ｐ８を削除すればよい。

２．ＳＲＡＭの動作
次に、ＳＲＡＭ１０におけるデータの読み出し動作、書き込み動作、及びデータ保持状態について説明する。これらの動作は、例えば制御回路１６の命令によって実行される。すなわち、制御回路１６の命令に従って、カラムデコーダ１３及びロウデコーダ１５は各種の電圧を所定のタイミングでワード線ＷＬやビット線ＢＬ，ＢＬＢに転送する。また、制御回路１６の命令に従って、プリチャージ回路１２Ａは読み出し動作及び書き込み動作におけるプリチャージ動作で稼働し、プリチャージ回路１２Ｂはデータ保持状態におけるプリチャージ動作で稼働する。

２．１読み出し動作
図６は、ＳＲＡＭ１０における“１”データの読み出し動作を示すタイミングチャートである。“１”データの読み出し動作は、図３に示したメモリセルＭＣのノードＮＤ１に“Ｈ”が保持され、ノードＮＤ２に“Ｌ”が保持された状態から、ビット線ＢＬＢに“Ｌ”を読み出す動作である。図６において、時刻ｔ１−ｔ２でビット線のプリチャージを行い、時刻ｔ２−ｔ３でデータの読み出しを行い、さらに時刻ｔ３−ｔ４で次の読み出しに備えてビット線のプリチャージを行う。

まず、時刻ｔ１−ｔ２におけるプリチャージは以下のように動作する。

制御回路１６内部では、制御信号ＣＮＴに基づいて、プリチャージ制御信号ＰＲＥが生成される。また、外部回路から制御回路１６にリテンション制御信号ＲＥＴが入力される。

否定論理積回路ＮＡ１の第１入力端にはプリチャージ制御信号ＰＲＥとして“Ｈ”が入力され、第２入力端には、リテンション制御信号ＲＥＴとしての“Ｌ”が反転されて“Ｈ”が入力される。これにより、否定論理積回路ＮＡ１の出力端からプリチャージ信号ＰＲＡとして“Ｌ”が出力される。時刻ｔ１−ｔ２において、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡとして“Ｌ”を受け取ると、稼働状態となりビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。すなわち、プリチャージ回路１２Ａ内のｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５のゲートに“Ｌ”が入力され、ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５がオン状態となる。これにより、ビット線ＢＬ，ＢＬＢに電源電圧ＶDD（“Ｈ”）が供給されて、ビット線ＢＬ，ＢＬＢが“Ｈ”にプリチャージされる。

また、前述したように、制御回路１６はリテンション制御信号ＲＥＴとして“Ｌ”を出力している。これにより、否定回路ＮＴ１の入力端には“Ｌ”が入力され、出力端からプリチャージ信号ＰＲＢとして“Ｈ”が出力される。時刻ｔ１−ｔ２において、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢに対するプリチャージを行わない。すなわち、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のゲートに“Ｈ”が入力され、ｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８がオフ状態となる。これにより、ビット線ＢＬ，ＢＬＢに電源電圧ＶDDが供給されず、ビット線ＢＬ，ＢＬＢは“Ｈ”にプリチャージされない。

また、時刻ｔ１−ｔ２において、ワード線ＷＬが“Ｈ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオフ状態となっている。このため、ノードＮＤ１，ＮＤ２に保持されていた“Ｈ”または“Ｌ”はビット線ＢＬ，ＢＬＢに転送されない。

次に、時刻ｔ２−ｔ３におけるデータの読み出しは以下のように動作する。

制御回路１６はプリチャージ制御信号ＰＲＥとして“Ｌ”を出力する。これにより、否定論理積回路ＮＡ１の出力端からプリチャージ信号ＰＲＡとして“Ｈ”が出力される。時刻ｔ２−ｔ３において、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢのプリチャージを停止する。

また、前述したように、制御回路１６はリテンション制御信号ＲＥＴとして“Ｌ”を出力している。これにより、否定回路ＮＴ１の入力端には“Ｌ”が入力され、出力端からプリチャージ信号ＰＲＢとして“Ｈ”が出力される。時刻ｔ２−ｔ３において、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢに対するプリチャージを行わない。

さらに、時刻ｔ２−ｔ３において、ワード線ＷＬが“Ｌ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオン状態となる。すると、ノードＮＤ２に保持されていた“Ｌ”がビット線ＢＬＢに転送される。また、ノードＮＤ１には“Ｈ”が保持されているため、ビット線ＢＬの電位は“Ｈ”のまま維持される。読み出し回路１４は、ビット線ＢＬとビット線ＢＬＢの電位を差動増幅することにより、メモリセルＭＣに記憶されていたデータを読み出す。ここでは、読み出し回路１４は、ビット線ＢＬＢの電位がビット線ＢＬの電位より低いことから、“１”データを読み出す。

次に、時刻ｔ３−ｔ４におけるプリチャージは以下のように動作する。

時刻ｔ３−ｔ４において、ワード線ＷＬが“Ｈ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオフ状態となる。これにより、ノードＮＤ１，ＮＤ２に保持されていた“Ｈ”または“Ｌ”の転送は停止する。さらに、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡとして“Ｌ”を受け取ると、稼働状態となりビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。また、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢに対するプリチャージを行わない。

前述したように、“１”データの読み出し動作では、プリチャージ回路１２Ａを時刻ｔ１−ｔ２と時刻ｔ３−ｔ４において稼働状態とし、プリチャージ回路１２Ｂを時刻ｔ１−ｔ４（読み出し動作中）において非稼働状態とする。プリチャージ回路１２Ａ内のｐＭＯＳトランジスタのゲート絶縁膜の膜厚（第１ゲート膜厚）は薄く、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタのゲート絶縁膜の膜厚（第２ゲート膜厚）は第１ゲート膜厚より厚い。このため、これらトランジスタのゲートに同じ電圧を印加した場合、プリチャージ回路１２Ａの電流駆動能力はプリチャージ回路１２Ｂの電流駆動能力より大きい。したがって、読み出し動作では、プリチャージ回路１２Ａを稼働状態とすることにより、読み出し速度を低下させることなく、データを読み出すことができる。

図７は、ＳＲＡＭ１０における“０”データの読み出し動作を示すタイミングチャートである。“０”データの読み出し動作は、図４に示したメモリセルＭＣのノードＮＤ１に“Ｌ”が保持され、ノードＮＤ２に“Ｈ”が保持された状態から、ビット線ＢＬに“Ｌ”を読み出す動作である。図７において、時刻ｔ１−ｔ２でビット線のプリチャージを行い、時刻ｔ２−ｔ３でデータの読み出しを行い、さらに時刻ｔ３−ｔ４で次の読み出しに備えてビット線のプリチャージを行う。

制御回路１６はプリチャージ制御信号ＰＲＥとして“Ｈ”を出力し、リテンション制御信号ＲＥＴとして“Ｌ”を出力する。これにより、否定論理積回路ＮＡ１の第１入力端には“Ｈ”が入力され、第２入力端には、“Ｌ”が反転されて“Ｈ”が入力される。これにより、否定論理積回路ＮＡ１の出力端からプリチャージ信号ＰＲＡとして“Ｌ”が出力される。時刻ｔ１−ｔ２において、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡとして“Ｌ”を受け取ると、稼働状態となりビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。

また、前述したように、制御回路１６はリテンション制御信号ＲＥＴとして“Ｌ”を出力している。これにより、否定回路ＮＴ１の入力端には“Ｌ”が入力され、出力端からプリチャージ信号ＰＲＢとして“Ｈ”が出力される。時刻ｔ１−ｔ２において、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢに対するプリチャージを行わない。

さらに、時刻ｔ２−ｔ３において、ワード線ＷＬが“Ｌ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオン状態となる。すると、ノードＮＤ１に保持されていた“Ｌ”がビット線ＢＬに転送される。また、ノードＮＤ２には“Ｈ”が保持されているため、ビット線ＢＬＢの電位は“Ｈ”のまま維持される。読み出し回路１４は、ビット線ＢＬの電位とビット線ＢＬＢの電位を比較し、メモリセルＭＣに記憶されていたデータを読み出す。ここでは、読み出し回路１４は、ビット線ＢＬの電位がビット線ＢＬＢの電位より低いことから、“０”データを読み出す。

時刻ｔ３−ｔ４において、ワード線ＷＬが“Ｈ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオフ状態となる。これにより、ノードＮＤ１，ＮＤ２に保持されていた“Ｌ”または“Ｈ”の転送は停止する。さらに、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡとして“Ｌ”を受け取ると、稼働状態となりビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。また、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢに対するプリチャージを行わない。

前述したように、“０”データの読み出し動作では、“１”データの読み出し動作と同様に、プリチャージ回路１２Ａを時刻ｔ１−ｔ２と時刻ｔ３−ｔ４において稼働状態とし、プリチャージ回路１２Ｂを時刻ｔ１−ｔ４（書き込み動作中）において非稼働状態とする。プリチャージ回路１２Ａ内のｐＭＯＳトランジスタの第１ゲート膜厚は薄く、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタの第２ゲート膜厚は第１ゲート膜厚より厚い。このため、これらトランジスタのゲートに同じ電圧を印加した場合、プリチャージ回路１２Ａの電流駆動能力はプリチャージ回路１２Ｂの電流駆動能力より大きい。したがって、読み出し動作では、プリチャージ回路１２Ａを稼働状態とすることにより、読み出し速度を低下させることなく、データを読み出すことができる。

２．２書き込み動作
図８は、ＳＲＡＭ１０における“１”データの書き込み動作を示すタイミングチャートである。“１”データの書き込み動作は、図３に示したように、メモリセルＭＣのノードＮＤ１に“Ｈ”が保持され、ノードＮＤ２に“Ｌ”が保持された状態に書き込む動作である。図８において、時刻ｔ１−ｔ２でビット線のプリチャージを行い、時刻ｔ２−ｔ３でデータの書き込みを行い、さらに時刻ｔ３−ｔ４で次の書き込みに備えてビット線のプリチャージを行う。

また、時刻ｔ１−ｔ２において、ワード線ＷＬが“Ｈ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオフ状態となっている。このため、ビット線ＢＬ，ＢＬＢからノードＮＤ１，ＮＤ２への電位の転送は停止している。

次に、時刻ｔ２−ｔ３におけるデータの書き込みは以下のように動作する。

次に、時刻ｔ２−ｔ３において、書き込み回路１４は、書き込みデータに応じてビット線ＢＬ，ＢＬＢのいずれか一方に“Ｌ”を印加し、他方に“Ｈ”を印加する。ここでは、“１”データを書き込むため、ビット線ＢＬＢに“Ｌ”を印加し、ビット線ＢＬに“Ｈ”を印加する。

さらに、ワード線ＷＬが“Ｌ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオン状態となる。すると、ビット線ＢＬＢの電位“Ｌ”がノードＮＤ２に転送される。また、ビット線ＢＬの電位“Ｈ”がノードＮＤ１に転送される。これにより、メモリセルＭＣに“１”データが記憶される。

時刻ｔ３−ｔ４において、ワード線ＷＬが“Ｈ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオフ状態となる。これにより、ビット線ＢＬ，ＢＬＢからノードＮＤ１，ＮＤ２への電位の転送は停止する。さらに、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡとして“Ｌ”を受け取ると、稼働状態となりビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。また、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢに対するプリチャージを行わない。

前述したように、“１”データの書き込み動作では、プリチャージ回路１２Ａを時刻ｔ１−ｔ２と時刻ｔ３−ｔ４において稼働状態とし、プリチャージ回路１２Ｂを時刻ｔ１−ｔ４（書き込み動作中）において非稼働状態とする。プリチャージ回路１２Ａ内のｐＭＯＳトランジスタの第１ゲート膜厚は薄く、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタの第２ゲート膜厚は第１ゲート膜厚より厚い。このため、これらトランジスタのゲートに同じ電圧を印加した場合、プリチャージ回路１２Ａの電流駆動能力はプリチャージ回路１２Ｂの電流駆動能力より大きい。したがって、書き込み動作では、プリチャージ回路１２Ａを稼働状態とすることにより、書き込み速度を低下させることなく、データを書き込むことができる。

図９は、ＳＲＡＭ１０における“０”データの書き込み動作を示すタイミングチャートである。“０”データの書き込み動作は、図４に示したように、メモリセルＭＣのノードＮＤ１に“Ｌ”が保持され、ノードＮＤ２に“Ｈ”が保持された状態に書き込む動作である。図９において、時刻ｔ１−ｔ２でビット線のプリチャージを行い、時刻ｔ２−ｔ３でデータの書き込みを行い、さらに時刻ｔ３−ｔ４で次の書き込みに備えてビット線のプリチャージを行う。

次に、時刻ｔ２−ｔ３において、書き込み回路１４は、書き込みデータに応じてビット線ＢＬ，ＢＬＢのいずれか一方に“Ｌ”を印加し、他方に“Ｈ”を印加する。ここでは、“０”データを書き込むため、ビット線ＢＬに“Ｌ”を印加し、ビット線ＢＬＢに“Ｈ”を印加する。

さらに、ワード線ＷＬが“Ｌ”となり、ｐＭＯＳトランジスタＰ１，Ｐ２がオン状態となる。すると、ビット線ＢＬの電位“Ｌ”がノードＮＤ１に転送される。また、ビット線ＢＬＢの電位“Ｈ”がノードＮＤ２に転送される。これにより、メモリセルＭＣに“０”データが記憶される。

前述したように、“０”データの書き込み動作では、プリチャージ回路１２Ａを時刻ｔ１−ｔ２と時刻ｔ３−ｔ４において稼働状態とし、プリチャージ回路１２Ｂを時刻ｔ１−ｔ４（書き込み動作中）において非稼働状態とする。プリチャージ回路１２Ａ内のｐＭＯＳトランジスタの第１ゲート膜厚は薄く、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタの第２ゲート膜厚は第１ゲート膜厚より厚い。このため、これらトランジスタのゲートに同じ電圧を印加した場合、プリチャージ回路１２Ａの電流駆動能力はプリチャージ回路１２Ｂの電流駆動能力より大きい。したがって、書き込み動作では、プリチャージ回路１２Ａを稼働状態とすることにより、書き込み速度を低下させることなく、データを書き込むことができる。

なお、プリチャージ回路１２Ｂは、前述した読み出し動作または書き込み動作におけるビット線ＢＬ，ＢＬＢのプリチャージにも用いることができる。読み出し動作または書き込み動作におけるビット線のプリチャージに、プリチャージ回路１２Ａと共にプリチャージ回路１２Ｂを用いれば、プリチャージ動作を速く行うことができ、読み出し動作または書き込み動作を高速化することができる。

２．３データ保持状態
図１０は、ＳＲＡＭ１０におけるデータの保持状態を示すタイミングチャートである。データ保持状態は、図３及び図４に示すように、ノードＮＤ１，ＮＤ２に“Ｈ”または“Ｌ”を保持する動作である。

図１０に示すように、制御回路１６はプリチャージ制御信号ＰＲＥとして“Ｌ”を出力し、リテンション制御信号ＲＥＴとして“Ｈ”を出力する。これにより、否定論理積回路ＮＡ１の第１入力端には“Ｌ”が入力され、また第２入力端には、“Ｈ”が反転されて“Ｌ”が入力される。これにより、否定論理積回路ＮＡ１の出力端からプリチャージ信号ＰＲＡとして“Ｈ”が出力される。時刻ｔ５−ｔ６において、プリチャージ回路１２Ａは、プリチャージ信号ＰＲＡとして“Ｈ”を受け取ると、非稼働状態となりビット線ＢＬ，ＢＬＢに対するプリチャージを行わない。

また、前述したように、制御回路１６はリテンション制御信号ＲＥＴとして“Ｈ”を出力している。これにより、否定回路ＮＴ１の入力端には“Ｈ”が入力され、出力端からプリチャージ信号ＰＲＢとして“Ｌ”が出力される。時刻ｔ５−ｔ６において、プリチャージ回路１２Ｂは、プリチャージ信号ＰＲＢとして“Ｌ”を受け取ると、稼働状態となりビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージする。

前述したように、データ保持状態では、時刻ｔ５−ｔ６において、プリチャージ回路１２Ａを非稼働状態とし、プリチャージ回路１２Ｂを稼働状態とする。プリチャージ回路１２Ａ内のｐＭＯＳトランジスタの第１ゲート膜厚は薄く、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタの第２ゲート膜厚は第１ゲート膜厚より厚い。このため、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタに発生するゲートリーク電流は、プリチャージ回路１２Ａ内のｐＭＯＳトランジスタに発生するゲートリーク電流よりも小さい。したがって、本実施形態では、データ保持状態時にプリチャージ回路１２Ｂを稼働状態とし、プリチャージ回路１２Ａを非稼働状態とすることにより、プリチャージ回路に生じるリーク電流を低減することができる。

３．効果
本実施形態では、データ保持状態においてプリチャージ回路１２Ａを非稼働状態とし、プリチャージ回路１２Ｂを稼働状態とすることにより、プリチャージ回路に生じるリーク電流を低減することができる。

プリチャージ回路１２Ａ内のｐＭＯＳトランジスタのゲート絶縁膜の膜厚（第１ゲート膜厚）は薄く、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタのゲート絶縁膜の膜厚（第２ゲート膜厚）は第１ゲート膜厚より厚い。このため、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタのゲート絶縁膜に生じるゲートリーク電流は、プリチャージ回路１２Ａ内のｐＭＯＳトランジスタのゲート絶縁膜に生じるゲートリーク電流よりも小さい。したがって、本実施形態では、データ保持状態においてプリチャージ回路１２Ａを非稼働状態とし、プリチャージ回路１２Ｂを稼働状態とすることにより、データ保持状態時のプリチャージ動作においてプリチャージ回路に生じるリーク電流を低減できる。例えば、データ保持状態においてプリチャージ回路１２Ａを使用した場合、プリチャージ回路１２Ａに生じるリーク電流が大きくなるが、本実施形態ではプリチャージ回路１２Ｂを使用しているため、プリチャージ回路１２Ａを使用した場合に比べて、プリチャージ回路１２Ｂに生じるリーク電流を低減できる。

また、本実施形態では、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタの第２チャネル幅は、プリチャージ回路１２Ａ内のｐＭＯＳトランジスタの第１チャネル幅より小さい。データ保持状態では、ビット線ＢＬ，ＢＬＢを“Ｈ”にプリチャージしているが、ビット線を“Ｈ”に維持しておくだけでよいため、すなわち“Ｌ”のビット線を“Ｈ”にプリチャージするなどの動作は必要ないため、プリチャージ回路１２Ｂ内のｐＭＯＳトランジスタの電流駆動能力は小さくてもよい。このため、第２チャネル幅は第１チャネル幅より短くてよい。これにより、プリチャージ回路１２Ｂを設けるために必要な面積を小さくできる。なお、プリチャージ回路１２Ｂの配置面積を小さくしなくてもよい場合は、第２チャネル幅は、第１チャネル幅と同じでもよいし、あるいは第１チャネル幅より長くてもよい。

また、本実施形態では、読み出し動作及び書き込み動作においてはプリチャージ回路１２Ａを稼働状態とし、プリチャージ回路１２Ｂを非稼働状態とする。読み出し動作及び書き込み動作では、ゲート絶縁膜の膜厚が薄いｐＭＯＳトランジスタで構成されたプリチャージ回路１２Ａを用いてプリチャージを行うことにより、プリチャージの動作速度を低下させることなく、読み出し動作及び書き込み動作を行うことができる。

また、前述した実施形態では、読み出し動作及び書き込み動作においてプリチャージ回路１２Ｂを非稼働状態としたが、プリチャージ回路１２Ａとプリチャージ回路１２Ｂを共に稼働状態としてもよい。２つのプリチャージ回路１２Ａ，１２Ｂを稼働状態にすれば、ビット線のプリチャージを速く行うことができ、読み出し動作及び書き込み動作を高速化できる。

また、図１に示した入出力回路３０は、複数のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含む。これらｎＭＯＳトランジスタ及びｐＭＯＳトランジスタは、プリチャージ回路１２Ａあるいはロジック回路２０を構成するＭＯＳトランジスタより、ゲート絶縁膜の膜厚が厚いＭＯＳトランジスタで構成されている。前述したように、プリチャージ回路１２Ｂを構成するＭＯＳトランジスタもゲート絶縁膜の膜厚が厚いＭＯＳトランジスタで形成されている。このため、プリチャージ回路１２Ｂと入出力回路３０を構成するＭＯＳトランジスタのゲート絶縁膜を同一の膜厚とする。この場合、プリチャージ回路１２Ｂと入出力回路３０を構成するＭＯＳトランジスタを同一の製造工程及び同一の材料で形成することができる。これにより、本実施形態の半導体記憶装置の製造工程を簡素化することができる。

以上述べたように本実施形態では、データ保持状態時のプリチャージ回路におけるリーク電流が低減できる半導体記憶装置を提供できる。

［変形例等]
本実施形態は、データ保持状態時にビット線対を“Ｈ”に保持する状態を有するその他のＳＲＡＭに対しても適用できる。

また、本実施形態では、ゲートとドレインとが交差接続された２つのｎＭＯＳトランジスタにおいて、ｎＭＯＳトランジスタの各々のゲートに“Ｈ”または“Ｌ”を保持するメモリセルを用いたが、これに限るわけではなく、ゲートとドレインとが交差接続された２つのｐＭＯＳトランジスタを有するメモリセルを用いてもよい。この２つのｐＭＯＳトランジスタのメモリセルを用いたＳＲＡＭを、以降では変形例と記す。

図１１に、前記変形例のメモリセルが“１”データを保持した状態を示す。メモリセルは、ゲートとドレインが交差接続されたｐＭＯＳトランジスタＰ１１，Ｐ１２と、読み出し及び書き込み時にメモリセルにアクセスするためのｎＭＯＳトランジスタＮ１１，Ｎ１２を備える。

ｐＭＯＳトランジスタＰ１１のゲートは、ｐＭＯＳトランジスタＰ１２のドレイン及びｎＭＯＳトランジスタＮ１２のドレイン（またはソース）に接続される。ｐＭＯＳトランジスタＰ１２のゲートは、ｐＭＯＳトランジスタＰ１１のドレイン及びｎＭＯＳトランジスタＮ１１のドレイン（またはソース）に接続される。ｐＭＯＳトランジスタＰ１１，Ｐ１２のソースには、電源電圧ＶDD（“Ｈ”）が供給される。

さらに、ｎＭＯＳトランジスタＮ１１のソース（またはドレイン）にはビット線ＢＬが接続される。ｎＭＯＳトランジスタＮ１２のソース（またはドレイン）にはビット線ＢＬＢが接続される。ｎＭＯＳトランジスタＮ１１，Ｎ１２のゲートにはワード線ＷＬが接続される。“１”データの保持状態では、図１１に示すように、ノードＮＤ１に“Ｈ”が保持され、ノードＮＤ２に“Ｌ”が保持される。一方、“０”データの保持状態では、図示しないが、ノードＮＤ１に“Ｌ”が保持され、ノードＮＤ２に“Ｈ”が保持される。これらデータ保持状態では、ワード線ＷＬに“Ｌ”が供給され、ビット線対ＢＬ，ＢＬＢが“Ｌ”に保持される。

前記変形例では、ビット線対ＢＬ，ＢＬＢを“Ｌ”に保持するために、プリチャージ回路に換えてディスチャージ回路が用いられる。

図１２は、前記変形例におけるディスチャージ回路の構成を示す回路図である。ここでは、図５に示した構成と異なる箇所のみを説明する。ビット線対ＢＬ，ＢＬＢ間には、２つのディスチャージ回路１２Ｃ，１２Ｄが接続されている。

制御回路１６は、論理積回路ＡＮ１と増幅回路ＯＡ１を有している。論理積回路ＡＮ１はディスチャージ回路１２Ｃにディスチャージ信号ＤＣＣを出力する。増幅回路ＯＡ１はディスチャージ回路１２Ｄにディスチャージ信号ＤＣＤを出力する。

ディスチャージ回路１２Ｃは、ｎＭＯＳトランジスタＮ３，Ｎ４，Ｎ５を有する。ｎＭＯＳトランジスタＮ３のドレインは、ｎＭＯＳトランジスタＮ５のソース（またはドレイン）とビット線ＢＬに接続されている。ｎＭＯＳトランジスタＮ４のドレインは、ｎＭＯＳトランジスタＮ５のドレイン（またはソース）とビット線ＢＬＢに接続されている。ｎＭＯＳトランジスタＮ３，Ｎ４のソースには、接地電位ＧＮＤ（“Ｌ”）が供給されている。

ｎＭＯＳトランジスタＮ３，Ｎ４，Ｎ５のゲートには、論理積回路ＡＮ１からディスチャージ信号ＤＣＣが供給されている。ディスチャージ信号ＤＣＣは、ディスチャージ回路１２Ｃを稼働状態あるいは非稼働状態にする信号である。ディスチャージ信号ＤＣＣが“Ｈ”のとき、ディスチャージ回路１２Ｃは稼働状態となり、ビット線ＢＬ，ＢＬＢを“Ｌ”にディスチャージする。また、ディスチャージ信号ＤＣＣが“Ｌ”のとき、ディスチャージ回路１２Ｃは非稼働状態となり、ビット線ＢＬ，ＢＬＢをディスチャージしない。

ディスチャージ回路１２Ｄは、ｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８を有する。ｎＭＯＳトランジスタＮ６のドレインは、ｎＭＯＳトランジスタＮ８のソース（またはドレイン）とビット線ＢＬに接続されている。ｎＭＯＳトランジスタＮ７のドレインは、ｎＭＯＳトランジスタＮ８のドレイン（またはソース）とビット線ＢＬＢに接続されている。ｎＭＯＳトランジスタＮ６，Ｎ７のソースには、接地電位ＧＮＤ（“Ｌ”）が供給されている。

ｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８のゲートには、増幅回路ＯＡ１からディスチャージ信号ＤＣＤが供給されている。ディスチャージ信号ＤＣＤは、ディスチャージ回路１２Ｄを稼働状態あるいは非稼働状態にする信号である。ディスチャージ信号ＤＣＤが“Ｈ”のとき、ディスチャージ回路１２Ｄは稼働状態となり、ビット線ＢＬ，ＢＬＢを“Ｌ”にディスチャージする。また、ディスチャージ信号ＤＣＤが“Ｌ”のとき、ディスチャージ回路１２Ｄは非稼働状態となり、ビット線ＢＬ，ＢＬＢをディスチャージしない。

本変形例では、読み出し動作または書き込み動作時にディスチャージ回路１２Ｃを用い、データ保持状態時にディスチャージ回路１２Ｄを用いる。このような構成を有する変形例にも本実施形態を適用できる。

ここで、ディスチャージ回路１２Ｃを構成するｎＭＯＳトランジスタＮ３，Ｎ４，Ｎ５のゲート絶縁膜の膜厚を「第３ゲート膜厚」と記し、ディスチャージ回路１２Ｄを構成するｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８のゲート絶縁膜の膜厚を「第４ゲート膜厚」と記す。また、ディスチャージ回路１２Ｃを構成するｎＭＯＳトランジスタＮ３，Ｎ４，Ｎ５のチャネル幅を「第３チャネル幅」と記し、ディスチャージ回路１２Ｄを構成するｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８のチャネル幅を「第４チャネル幅」と記す。

本変形例では、ディスチャージ回路１２Ｃ内のｎＭＯＳトランジスタＮ３，Ｎ４，Ｎ５の第３ゲート膜厚は薄く、ディスチャージ回路１２Ｄ内のｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８の第４ゲート膜厚は第３ゲート膜厚より厚い。これにより、ディスチャージ回路１２Ｄ内のｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８に生じるゲートリーク電流を、ディスチャージ回路１２Ｃ内のｎＭＯＳトランジスタＮ３，Ｎ４，Ｎ５に生じるゲートリーク電流よりも小さくできる。なお、前記ゲート絶縁膜は、例えばシリコン酸化膜、シリコン窒化膜、または高誘電率を有する膜（High-k膜）等から形成される。

また、ディスチャージ回路１２Ｄ内のｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８の第４チャネル幅は、ディスチャージ回路１２Ｃ内のｎＭＯＳトランジスタＮ３，Ｎ４，Ｎ５の第３チャネル幅より小さい。

さらに、ディスチャージ回路１２Ｃ，１２Ｄの各々が３つのｎＭＯＳトランジスタにて構成される例を示した。しかし、これに限るわけではなく、ディスチャージ回路１２Ｃ，１２Ｄの各々は２つのｎＭＯＳトランジスタにて構成してもよい。この場合、図１２に示したディスチャージ回路１２Ｃ，１２ＤにおいてｎＭＯＳトランジスタＮ５，Ｎ８を削除すればよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ＳＲＡＭ、１１…メモリセルアレイ、１２Ａ，１２Ｂ…プリチャージ回路、１２Ｃ，１２Ｄ…ディスチャージ回路、１３…カラムデコーダ、１４…書き込み／読み出し回路、１５…ロウデコーダ、１６…制御回路、２０…ロジック回路、３０…入出力回路。

Claims

ソースまたはドレインのいずれか一方に第１電圧が供給された第１の第１導電型ＭＯＳトランジスタと、
ゲートが前記第１の第１導電型ＭＯＳトランジスタのソースまたはドレインのいずれか他方に接続され、ソースまたはドレインのいずれか一方に前記第１電圧が供給され、ソースまたはドレインのいずれか他方が前記第１の第１導電型ＭＯＳトランジスタのゲートに接続された第２の第１導電型ＭＯＳトランジスタと、
前記第１の第１導電型ＭＯＳトランジスタのソースまたはドレインの前記いずれか他方と第１ビット線との間に電流経路が形成され、ゲートがワード線に接続された第１の第２導電型ＭＯＳトランジスタと、
前記第２の第１導電型ＭＯＳトランジスタのソースまたはドレインの前記いずれか他方と第２ビット線との間に電流経路が形成され、ゲートが前記ワード線に接続された第２の第２導電型ＭＯＳトランジスタと、
第３の第２導電型ＭＯＳトランジスタを含み、読み出し動作または書き込み動作の少なくともいずれかの動作時のプリチャージ期間に第２電圧を前記第１及び第２ビット線に供給する第１プリチャージ回路と、
第４の第２導電型ＭＯＳトランジスタを含み、データ保持状態時に前記第２電圧を前記第１及び第２ビット線に供給する第２プリチャージ回路と、
を具備し、
前記第４の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚は、前記第３の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚より厚い半導体記憶装置。
前記第４の第２導電型ＭＯＳトランジスタのチャネル幅は、前記第３の第２導電型ＭＯＳトランジスタのチャネル幅より小さい請求項１に記載の半導体記憶装置。
前記第２プリチャージ回路は、読み出し動作または書き込み動作の少なくともいずれかの動作時のプリチャージ期間に前記第２電圧を前記第１及び第２ビット線に供給する請求項１または２に記載の半導体記憶装置。
データまたは信号の少なくともいずれかを入出力する入出力回路をさらに具備し、
前記入出力回路は第５の第２導電型ＭＯＳトランジスタを含み、
前記第４の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚は、前記第５の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚と同一である請求項２または３に記載の半導体記憶装置。
前記第１及び第２の第１導電型ＭＯＳトランジスタ並びに前記第１及び第２の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚は、前記第３の第２導電型ＭＯＳトランジスタのゲート絶縁膜の膜厚より厚い請求項１乃至４のいずれかに記載の半導体記憶装置。
前記第１及び第２の第１導電型ＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタであり、前記第１及び第２の第２導電型ＭＯＳトランジスタはｐチャネルＭＯＳトランジスタである請求項１乃至５のいずれかに記載の半導体記憶装置。
前記第１及び第２の第１導電型ＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタであり、前記第１及び第２の第２導電型ＭＯＳトランジスタはｎチャネルＭＯＳトランジスタである請求項１乃至５のいずれかに記載の半導体記憶装置。