JP2005303111A - 半導体記憶装置 - Google Patents

Abstract

【課題】 ４トランジスタＳＲＡＭは、面積は小さいものの、リーク電流が大きく各種トランジスタの混載には適用が困難であった。
【解決手段】 ４トランジスタＳＲＡＭを構成するＭＯＳトランジスタの内、一部のトランジスタのゲート絶縁膜を高誘電体膜とし、そのＶ−Ｉ特性に履歴を有するごとくに構成する。高誘電体膜自身の情報保持能力により、リーク電流を低減できる。
【選択図】 図１

Description

本発明は、半導体記憶装置に関するものである。わけてもＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：スタティックランダムアクセスメモリ）ないしはこれに相当する半導体記憶装置に関する。本発明は、その小面積化を確保しつつ低リーク化する技術を提供するものである。

ＳＲＡＭは、半導体情報処理装置のワークメモリとして広く使われている。特にマイクロプロセッサ用ワークメモリとして、構造上論理回路のプロセスで構成できるため、同じ半導体基板上に集積化されている。近年、マイクロプロセッサは高性能・高機能となってきており、同一基板上のＳＲＡＭはこれに対応するため、高速且つ高集積が求められている。加えて、携帯機器が広がり、ここにマイクロプロセッサの大きな市場が広がっている。これは電池動作が前提であるので、低電力化、それも待機電力の低減が求められている。待機電力（電流）は始終流れ続けるので、これを大きく低減しないと、電池は直ぐにその容量を使い切ってしまうのである。

一方、ＳＲＡＭは、一般的にＭＯＳトランジスタ（Ｍｅｔａｌ−Ｏｘｓｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（絶縁ゲート型）電界効果トランジスタ）を２つ用いたインバータを２つ用いてフリップフロップを構成し、これに情報の読み書きを行う２つのＭＯＳトランジスタを更に使用し、合計６ヶのＭＯＳトランジスタで構成されている。これを４ヶのＭＯＳトランジスタで構成したものが、例えば、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＯＣＥＳ、ＶＯＬ．４８、Ｎｏ．１２、２００１年１２月、２８５１頁〜２８５５頁に報告されている（非特許文献１）。

又、これら半導体技術で使われるＣＭＯＳ（相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳ）では、性能を向上させるためにその絶縁膜の薄膜化が著しい。しかしながら、薄くなりすぎるとトンネル効果が電流が流れ出し、これが待機電流を増大させてしまうため、高誘電膜をこの絶縁膜に用いて性能向上を維持したままで膜を厚くする検討が始まっている。半導体での技術世代を表わす用語で言えば、６５ｎｍ（ナノメートル）以降での採用が目論まれている。

ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ．４８、Ｎｏ．１２、２００１年１２月、２８５１頁〜２８５５頁

４ヶのＭＯＳトランジスタで構成したＳＲＡＭの回路例を図１６に示す。この形態のＳＲＡＭは、従来使われていた６ヶのＭＯＳトランジスタで構成したＳＲＡＭに比べて素子数が少ないため小面積となり、その分、高集積化が可能である。図１６に例示されるように、ＭＯＳトランジスタＭＮ１とＭＮ２とが、互いのドレイン端子を相手のゲート端子に接続している。例えば、ＭＯＳトランジスタＭＮ１のドレイン端子Ｎ１は、ＭＮ２のゲート端子となっている。他方のＭＯＳトランジスタに対するドレイン端子はＮ２と示される。この端子Ｎ１とＮ２の電位差によって情報を保持する。ソース端子は共通となりＶＳＭとなっている。情報保持時において、ＭＯＳトランジスタＭＰ１とＭＰ２は、負荷素子となっている。即ち、これらのＭＯＳトランジスタのゲート端子につながるワード線ＷＬが接続され、情報保持時にはこれらのＭＰ１とＭＰ２はオフ状態となっている。このオフ状態の時のリーク電流を利用して次に説明するように情報を保持している。又、ＭＯＳトランジスタＭＰ１とＭＰ２は、情報の読み書きを行う機能を兼ねている。この時は、ワード線電圧を変化させてＭＯＳトランジスタＭＰ１とＭＰ２をオンさせ、ビット線ＢＴ、ＢＢと情報を保持している内部ノードＮ１、Ｎ２とを接続する。この図においては、ＭＯＳトランジスタＭＮ１とＭＮ２とはｎチャネル型ＭＯＳトランジスタであり、ＭＯＳトランジスタＭＰ１とＭＰ２はｐチャネル型ＭＯＳトランジスタである。これらの導電性をひっくり返して所望のソース電圧を与えることによっても、４ヶのＭＯＳトランジスタで構成したＳＲＡＭが実現できる。

この時の難点を、図１９Ａ及び図１９Ｂを用いて説明する。即ち、情報保持時に大きなリーク電流が流れてしまうという難点である。図１９Ａ及び図１９Ｂでは、図１８の回路における左半分を図１９Ａに、右半分を及び図１９Ｂに示している。そして、そのそれぞれの図の左半分が説明のための図、右半分が実際に流れる電流の状態を示している。ここでは、端子ＶＳＭの電位を基準に、内部ノードＮ１に高電位、内部ノードＮ２に低電位が現れており、この情報を保持している状態を示している。これが、例えば“１”に相当し、図では示していないが反対の電位である内部ノードＮ１に低電位、内部ノードＮ２に高電位が“０”に相当する。情報保持状態であるのでＭＯＳトランジスタＭＰ１とＭＰ２はオフ状態である。図１９Ａの左の図において、ＭＰ１はオフであり、これにリーク電流が流れようとする。この流れようとする仮想的な電流をＩＰ１と置く。この時、ＭＯＳトランジスタＭＮ１に流れようとする仮想的な電流をＩＮ１と置く。ＭＮ１のゲートであるＮ１には低電位、ドレインであるＮ２には高電位を発生させようとしている。つまり、Ｎ１には低電位であり、ＶＳＭとの電位差が小さく、ＭＮ１をよりオフ状態にしようとする。この時、ｎチャネルＭＯＳトランジスタＭＮ１に流れようとする仮想的な電流をＩＮ１が、ｐチャネルＭＯＳトランジスタＭＰ１に流れようとする仮想的な電流をＩＰ１よりも大きければ、Ｎ１の電位は上昇し、平衡点として、図１９Ａの右の電流Ｉ１が流れることとなる。プロセス変動、温度変動を考慮すると、この仮想的な電流をＩＰ１は仮想的な電流をＩＮ１よりも２桁大きくなければならない。従って、平衡点での電流であるＩ１は殆どＩＮ１の値で決まってしまう。

図１９Ｂに示す図１８の回路における右半分では次の課題が生じる。ワード線ＷＬがＭＯＳトランジスタＭＰ１とＭＰ２とで共通である。又、ビット線ＢＢ、ＢＴは情報保持時では同じ電位であり、例えばこのワード線と同じ電位である。よって、ＭＯＳトランジスタＭＰ２に流れようとする仮想的な電流をＩＰ２は、ＩＰ１と同じで大きさとなる。これは前述の如く、ＩＮ１よりも２桁大きい電流である。一方、ＭＯＳトランジスタＭＮ２ではそのゲートであるＮ１の電位はＶＳＭを基準としてＮ２より高く、このＭＮ２はオンしている。これによって、Ｎ２の電位は低く保たれる。このようにして情報は安定に保持される。しかしながら、この時、ＭＯＳトランジスタＭＮ２はオンであるため、ＭＰ２に流れようとする仮想的な電流ＩＰ２と殆ど変わらない電流が流れてしまう。これをＩ２と示した。これはＩＰ２と殆ど同じであるから、前述のようにＩＮ１よりも２桁大きい電流である。この電流によって、情報保持時に電流が流れ、待機時の電力増加させてしまう。これは、電池動作が前提の携帯機器に応用する時に、大きな問題となる。

本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：スタティックランダムアクセスメモリ）ないしはこれに相当する半導体記憶装置において、その小面積化を確保しつつ低リーク化する技術を提供する。

本発明の第１の観点は、４つのＭＯＳトランジスタで構成したＳＲＡＭにおいて、同じ導電性の２つのＭＯＳトランジスタのゲート絶縁膜が、当該ＳＲＡＭの有するＭＯＳトランジスタのＩ−Ｖ特性がヒステリシス（履歴）特性を持つ高誘電体膜で構成されている半導体記憶装置である。尚、ＳＲＡＭは、２つのＭＯＳトランジスタでクロスカップルを構成し、その２つの出力端の各々に、逆導電型のＭＯＳトランジスタを接続したメモリセルで構成される。

本発明の半導体記憶装置は、リーク電流が発生しても、基本的な回路動作はＳＲＡＭに準拠するので、ＳＲＡＭあるいはＳＲＡＭ相当の半導体記憶装置を含め、本明細書では、そのリーク電流の大きさによらず、以下、単にＳＲＡＭと称することとする。

本発明の第２の観点は、４つのＭＯＳトランジスタで構成したＳＲＡＭと論理回路とを備え、共にゲート絶縁膜として高誘電体膜を用いるＬＳＩにおいて、ＳＲＡＭの印可電圧を、高誘電体膜が履歴を持つまで高くする半導体記憶装置である。

本発明の第３の観点は、４つのＭＯＳトランジスタで構成したＳＲＡＭと論理回路とを備え、共にゲート絶縁膜として高誘電体膜を用いるＬＳＩにおいて、ＳＲＡＭで用いる高誘電体膜の厚さが、論理回路での高誘電体膜の厚さよりも大きいものも含む半導体記憶装置である。

このように、本発明のゲート絶縁膜に基づく電圧−電流特性がヒステリシス特性を実現するには、当該ゲート絶縁膜の厚さを制御する方法、メモリセルへの印加電圧を制御する方法がある。更には、その両者を併用する方法などを取ることが出来る。

又、具体的には、メモリセルは、第１の導電型のチャネルを有する、第１及び第２の絶縁ゲート型電界効果型トランジスタが、互いのドレイン端子が相手のゲート端子に接続され、互いのソース端子が共通に接続されて配されたクロスカップルと、当該クロスカップルの２つの出力端の各々に、第２の導電型のチャネルを有する、第３及び第４の絶縁ゲート型電界効果型トランジスタの一方の端子が各々接続された構成を有するが、この時、前記第１及び第２の絶縁ゲート型電界効果型トランジスタは、ｎチャネル型（或いはｐチャネル型）絶縁ゲート型電界効果型トランジスタ、一方前記第３及び第４の絶縁ゲート型電界効果型トランジスタは、ｐチャネル型（或いはｎチャネル型）絶縁ゲート型電界効果型トランジスタを用いることが出来る。尚、前記第３及び第４の絶縁ゲート型電界効果型トランジスタはいわゆる転送ＭＯＳトランジスタの役割を担っている。

本発明では、前述したＣＭＯＳの絶縁膜に用いる高誘電体膜を利用することを可能とする。この高誘電体膜を通常のＣＭＯＳにて用いる場合よりも厚くしたり、或いは動作電圧範囲を広く取ることによって、履歴を持たせられることに着目する。一般に、ＣＭＯＳへの適用では、この履歴が出ないように一定厚さ以下としたり、電圧を低くしたり、プロセスを追加したりするのだが、発明者等はこのようなことをＳＲＡＭの領域で行わなければ、履歴が生じ、これを用いれば上記課題が解決できるという発想に思い至った。これによって、ゲート電圧が高い状態から低い状態には移り難くなり、同時に、ゲート電圧が低い状態から高い状態へも移り難くなる。即ち、ここで情報の保持の補助が行われる。これを、前述のＭＮ１、ＭＮ２に適用すれば、より小さな電流での情報の保持を安定に行うことができる。このために待機電流を低減させることができる。

このように、４ヶのＭＯＳトランジスタで構成した面積の小さなＳＲＡＭにおいて、ＣＭＯＳで使われる高誘電膜を用いて情報保持時の電流を低減できる。これによって、小面積且つ低待機電力であるＳＲＡＭを実現することができる。

本発明は、小面積を確保しつつ且つ低待機電力である半導体記憶装置を提供する。

本発明は、プロセッサなどの論理回路と同一チップ上のＳＲＡＭに適用して有用である。本発明は、特に、携帯機器用のシステムＬＳＩのオンチップＳＲＡＭに最適である。

＜実施例＞
図１は、本発明のメモリセル部の回路図である。４つのトランジスタの結線等の基本構成はこれまでのものと同様である。そして、本発明の例では、高誘電体膜を、メモリセルのクロスカップルを構成するＭＯＳトランジスタＭＮ１とＭＮ２のゲート絶縁膜に使用している。

即ち、ｎチャネルＭＯＳトランジスタＭＮ１とＭＮ２とが、互いのドレイン端子を相手のゲート端子に接続しており、これらの端子がＮ１とＮ２である。ソース端子は共通となりＶＳＭとなっている。端子ＶＳＭに対して、端子Ｎ１とＮ２との電位差によって情報を保持する。

尚、４つのトランジスタの導電型を反対導電型となしたメモリセルも本発明として用い得ることは言うまでもない。図２はこの例を示す回路図である。符号等は図１に準じて十分である。以下、メモリセルのクロスカップルを構成するトランジスタを主にｎチャネルＭＯＳトランジスタを用いた例で説明するが、逆導電型の場合も同様に実施できる。

情報保持時において、ワード線ＷＬに接続されたｐチャネルＭＯＳトランジスタＭＰ１とＭＰ２はオフしており、この時のリーク電流を負荷素子としてｎチャネルＭＯＳトランジスタＭＮ１とＭＮ２とに供給している。ｐチャネルＭＯＳトランジスタＭＰ１とＭＰ２は、又、情報の読み書きを行う機能を兼ねている。この時は、ワード線電圧を変化させてＭＰ１とＭＰ２をオンさせ、ビット線ＢＴ、ＢＢと情報を保持している内部ノードＮ１、Ｎ２とを接続する。

これらの構成において、ｎチャネル型ＭＯＳトランジスタであるＭＮ１とＭＮ２のみに、前述の高誘電体を用いる。図ではこれを示すために、ｎチャネル型ＭＯＳトランジスタＭＮ１とＭＮ２に対して、従来例を示す図１８とは異なる記号を用いている。この高誘電体にはＭＯＳトランジスタのＩ−Ｖ特性がヒステリシス特性を有する誘電体を用いる。当該高誘電体膜の比誘電率としては、５から８０程度、より好ましくは、５から３０の範囲が好ましい。この履歴としては、概ね５０ｍＶ以上あることが好ましい。このゲート絶縁膜の厚さは、ＭＯＳトランジスタのそれと同等で十分であるが、３ｎｍより１０ｎｍの範囲が実際的である。又、ｐチャネル型ＭＯＳトランジスタを用いたメモリセルの場合も、前述したように同様に実施できる。

尚、このメモリセル用の高誘電体膜は、周辺回路や同じチップ上のプロセッサなどを構成するＣＭＯＳと同じ材料を基本に構成されている。これらとの違いは、膜厚や動作電圧、或いは形成条件などである。高誘電体膜の材料の代表的な例をあげれば、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、Ｎｂ_２Ｏ_５，Ｙ_２Ｏ_３，Ｌａ_２Ｏ_３、Ｓｉ_３Ｎ_４，ＳｉＯＮなどを挙げることが出来る。

図３Ａ及び図３Ｂを用いて、図１の実施例に用いる高誘電体膜を用いたｎチャネル型ＭＯＳトランジスタの動作を説明する。図３Ａは、ｎチャネル型ＭＯＳトランジスタの回路的構成図である。図に示すように、ｎチャネル型ＭＯＳトランジスタには、ソース端子Ｓとゲート端子Ｇとドレイン端子Ｄとがある。ソース端子Ｓとゲート端子Ｇの電圧差ＶＧＳに応じて、ドレイン電流ＩＤが変化する。この場合のＩ−Ｖ特性を図３Ｂに示す。横軸は電圧、縦軸は電流である。ここで特徴的なことは、電位差ＶＧＳを低い電圧から高い電圧に変化させる時と、逆に高い電圧から低い電圧に変化させる時に、ドレイン電流ＩＤのＶＧＳ依存性が異なることである。即ち、ＶＧＳを低い電圧から高い電圧に変化させる時は、ドレイン電流ＩＤとして、しきい電圧（Ｖ_Ｔ）を定義する電流（ＩＶＴ）で見てみると、その電圧はＶ１である。一方、ＶＧＳを高い電圧から低い電圧に変化させる時は、ＩＶＴでの電圧はＶ２である。ここで、Ｖ１の方がＶ２よりも高い。ＩＶＴの時のＶＧＳの電圧値をもってこのトランジスタのしきい値電圧と定義すると、ＶＧＳを低い電圧から高い電圧に変化させる時はしきい値電圧が高く、ＶＧＳを高い電圧から低い電圧に変化させる時はしきい値電圧が低い。

これを図１に戻って見ると、次の利点がある。図１８、図１９Ａ、１９Ｂに倣って、端子Ｎ１が高電圧、Ｎ２が低電圧とする。ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート電圧はＮ２で低いことになり、ｎチャネル型ＭＯＳトランジスタＭＮ２のゲート電圧は端子Ｎ１で高いことになる。これの安定性を考えて見ると、不安定差が増すとは、この端子Ｎ１と端子Ｎ２の電圧が逆転する方向へ動くことである。即ち、端子Ｎ１は高電圧から低電圧へ、端子Ｎ２は低電圧から高電圧へとなる。しかしながら、端子Ｎ１がゲートに入力しているｎチャネル型ＭＯＳトランジスタＭＮ２は、高電圧から低電圧への動きであるからしきい値電圧が低い。即ち、なかなかオフしない。よって、端子Ｎ２の低電圧から高電圧へ移行を抑えることになる。同様に、端子Ｎ２がゲートに入力しているｎチャネル型ＭＯＳトランジスタＭＮ１は、低電圧から高電圧への動きであるからしきい値電圧が高い。即ち、なかなかオンしない。よって、Ｎ１の高電圧から低電圧へ移行を抑えることになる。このように本発明によれば、メモリセルの安定性が増す。

これによって、図１８の実施例では、プロセス変動、温度変動を考慮すると、仮想的な電流ＩＰ１は仮想的な電流ＩＮ１よりも２桁大きくなければならなかったが、本発明を用いれば、１桁以内へと改善されるのである。仮想的な電流ＩＮ１より大きな仮想的な電流ＩＰ１の値が、待機時の電力増大を招いていたが、これが大幅に改善されたことになる。

図４は、図１で示したメモリセルを用いたＳＲＡＭの例の主要部回路のブロック図である。図５は、図６のブロック図に示された構成の回路例を示す図である。回路例自体は、本発明に関わるＭＯＳトランジスタの具体的材料構成が異なるのみで、通例の通りであるので、詳細説明は省略する。

図において、ＭＡの領域がメモリアレー部である。図１Ａで示したメモリセルが、ＭＣであり、ワード線ＷＬ０〜ＷＬｎと、ビット線ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１〜とで選択される。ビット線には、プリチャージとイコライズを行うＰＥが接続し、信号ＥＱで制御される。又、信号ＹＳＲで制御され読み出し時にビット線をセンスアンプＳＡと接続したり、信号ＹＳＷで制御され書き込み時にデータを転送したりする回路ＹＳが接続されている。信号ＣＯＮＴはセンスアンプの制御信号である。ＤＥＣは、制御信号やアドレス信号ＡＤＤによって所望のワード線などを選択する回路ブロックであり、ブロックＷＡは、アドレスやデータ入力信号であるＤＩＮに従って、図には示していないがライトアンプを用いてビット線を駆動したり、センスアンプを起動したり、データを増幅したり出力信号ＤＯＵＴへデータを送る回路ブロックである。

図５において、本発明ではメモリセルアレー部ＭＡにおいて、そのメモリセル中の、クロスカップルを構成する、例えばｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、Ｖ−Ｉ特性に履歴を有する高誘電膜を用いる。他の部分のＣＭＯＳにも高誘電膜を使い得るが、この部分の履歴は動作上、無視できる大きさとしている。勿論、メモリセルアレー部ＭＡ領域以外の領域でのＭＯＳトランジスタのゲート絶縁膜に、メモリセルアレー部ＭＡ領域でのＭＯＳトランジスタのゲート絶縁膜である高誘電体膜以外の絶縁物層を用いることも任意であるが、両者を同じ材料で構成することが製造上の観点から有用である。更に、今後ＣＭＯＳにおいて６５ｎｍ以降、ゲート絶縁膜として高誘電体膜の導入が目論まれている。従って、こうした高誘電体膜を、メモリアレー部でのゲート絶縁膜に対して、同じ材料を用い且つその厚さなどの条件を変更することによって、本発明が実施可能なことは、量産上極めて有用である。

図７に、図４、５に示したＳＲＡＭの回路の動作を示す。各タイムチャートの横軸は時間、縦軸は電圧で、図の左側の符号は、図４、５における各端子の電位を示している。又、図７の上部に示したＮＯＰ、ＲＥＡＤ、及びＷＲＩＴＥの各領域は、各々読出し動作も書込み動作も行っていない場合、読出し動作、及び書込み動作の領域を示している。

読出し動作ＲＥＡＤも書込み動作ＷＲＩＴＥも行っていない場合（ＮＯＰ）は、プロチャージ・イコライズ制御信号ＥＱはＬ（低）レベル、読出し用Ｙスイッチ制御信号ＹＳＲはＨ（高）レベル、書込み用Ｙスイッチ制御信号ＹＳＷはＬレベル、センスアンプ制御信号ＳＡＣはＬレベルとなっている。

読出し動作ＲＥＡＤは次のように行なわれる。アドレス信号或いはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時にプロチャージ・イコライズ制御信号ＥＱはＬレベルからＨレベルに、読出し用Ｙスイッチ制御信号ＹＳＲはＨレベルからＬレベルにそれぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とセンスアンプＳＡが接続され、ビット線対（ＢＴ、ＢＢ）に微小電圧差が発生する。センスアンプ制御信号ＳＡＣがＬレベルからＨレベルに遷移するとセンスアンプＳＡが活性化し、ビット線対（ＢＴ、ＢＢ）に発生した微小電圧差が増幅され、読み出されたデータが外部出力ＤＯＵＴに現れる。

一方、書込み動作ＷＲＩＴＥは以下となる。アドレス信号或いはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時にプロチャージ・イコライズ制御信号ＥＱはＬレベルからＨレベルに、書込み用Ｙスイッチ制御信号ＹＳＷはＬレベルからＨレベルにそれぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とライトアンプが接続され、外部入力ＤＩＮの信号がライトアンプを解して、ビット線対（ＢＴ、ＢＢ）に入力される。ビット線対（ＢＴ、ＢＢ）に入力されたデータが選択されたワード線ＷＬに接続するメモリセルＣＥＬに書き込まれる。

図８は、図４、５に示したＳＲＡＭ回路の他の動作を示す。各記号は図７と同じである。異なる点は、ＲＥＡＤとＷＲＩＴＥ時におけるワード線ＷＬの電圧である。図７では、ＨレベルがＶＤＤであり、ＬレベルがＶＳＳであったが、図８では、ＨレベルがＶＤＤであるが、ＬレベルがＶＳＳＷとＶＳＳよりも高い電圧である。すなわち、ワード線WLが選択された時、ＶＳＳと低くはならず、それより高いＶＳＳＷとなる。このため、メモリセルＭＣ内のｐチャネル型ＭＯＳトランジスタが弱くしかオンせず、流れう得る電流が小さい。これは次の利点がある。ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜に本発明では履歴を有する高誘電膜を用いる。これを実現するために、例えば、図６に示したようにこのｎチャネル型ＭＯＳトランジスタゲート絶縁膜の膜厚は厚いものとなる。このように膜圧を厚くすると一般に電流駆動能力は低下する。これに対応して、ｐチャネル型ＭＯＳトランジスタの電流駆動能力を下げる必要がある。そうしないと、読み出し、又は書き込み動作時に記憶されたデータが破壊されてしまうからである。電流駆動能力を下げるには、より小さなトランジスタサイズ（ゲート幅）を用いることも考えられるが、ＳＲＡＭは一般に加工技術上最小サイズのトランジスタで作成されるため、もはや、更に小さなトランジスタサイズとは出来ない。この時、本実施例の如く方法を用いれば、ｐチャネル型ＭＯＳトランジスタの電流駆動能力を小さくすることができる。選択時であるワード線ＷＬのLレベルをＶＳＳＷとＶＳＳよりも高い電圧とすることで、履歴を有する高誘電膜をゲート絶縁膜に用いたｎチャネル型ＭＯＳトランジスタに適した電流駆動能力のｐチャネル型ＭＯＳトランジスタを実現でき、安定動作を図ることができる。尚、図８では、ＲＥＡＤとＷＲＩＴＥ時に同じLレベルＶＳＳＷとしたが、これはＲＥＡＤとＷＲＩＴＥとで異なる値とすることで、メモリセルがデータ破壊などを起こさないような安定動作のために、よりトランジスタの特性にあった動作を行なわせることができる。

これまで、一般的なＳＲＡＭの動作を説明してきたが、次に、本発明のＭＯＳトランジスタの具体的構成とこれに基づく動作上の利点について説明する。図６は、図３Ａで示した例のＭＯＳトランジスタの主要部断面を模式的に示した図である。図において、メモリアレーＭＡ及びＭＡ以外の表示は各々ＳＲＡＭを構成しているのメモリアレー領域と、それ以外の領域でのＭＯＳトランジスタの基本構成を示している。両領域を並置して示しているが、必ずしも並置する構成を例示せんとするものではなく、各種ＭＯＳトランジスタの構成の比較を例示するものである。各ＭＯＳトランジスタの基本構成は通例のものと同様である。符号１００は半導体基板、１０１、１１１はｎ型不純物領域、１０２、１１２はｐ型不純物領域、１０３、１１３はＭＯＳトランジスタのソース或いはドレインとなるｐ型高濃度不純物領域、１０４、１１４はＭＯＳトランジスタのソース或いはドレインとなるｎ型高濃度不純物領域、１０５、１０６、１１５、１１６はゲート絶縁膜、１０７、１０８、１１７、１１８はゲート電極である。図の上部にその下部に示すＭＯＳトランジスタのタイプ（ｎＭＯＳ、ｐＭＯＳ）並びにこれらの各ＭＯＳトランジスタに対応するゲート絶縁膜の厚さの比較を示した。ゲート絶縁膜の「厚」、「薄」はこれらの相互の厚さの比較を示す。

この実施例の特徴は、メモリアレーＭＡの領域と、それ以外の領域におけるｎチャネルＭＯＳトランジスタのゲート絶縁膜の厚さの差にある。両方のトランジスタ共に高誘電膜を使っているが、ＡＲＲの領域のｎＭＯＳトランジスタのゲート絶縁膜の厚さの方が、それ以外の領域のｎＭＯＳトランジスタのゲート絶縁膜の厚さよりも厚い。一方、ｐＭＯＳトランジスタのゲート絶縁膜の厚さは同じである。例えば、薄い方の厚さが、２ｎｍ程度であるのに対して、厚い方は４ｎｍ〜６ｎｍ程度である。このように厚くすることで、ＭＯＳのＶ−Ｉ特性に履歴を持つようになる。

こうした特性比較を図９Ａ及び図９Ｂに示した。横軸が電圧、縦軸はドレイン電流である。図９Ａはゲート絶縁膜が厚い膜の場合であり、図９Ｂは薄い膜の場合である。図９Ａの例は図３Ｂでの説明と同様で、ゲート電圧ＶＧＳを上昇させる場合と、下降させる場合とでその電流特性が異なる。これによって、これまで説明して来たようにＳＲＡＭの情報保持の安定性を増すことができる。

一方、図９Ｂに示すように、ゲート絶縁膜が薄い膜の場合にはこの履歴は見られない。こうした特性は、論理回路やアンプ回路が正常に動作するのに必須である。例えば、論理回路に図９Ａのような素子を使うと出力の立ち上がり特性と、立ち下がり特性が異なることになってしまい、ランダムに動作する各回路間のタイミング設計が不可能となる。このため、このような場所には、Ｖ−Ｉ特性に履歴の無い膜を使うのが必須である。通常、高誘電膜のＣＭＯＳ回路への適用に当たっては、履歴の無い膜を作るのに努力が払われる。

発明者等は、ＳＲＡＭのメモリセル部分にはこの考えを外すことで新たな価値ができるのを見出した。即ち、履歴を利用して情報保持を安定化させることである。

図６、図９Ａ、図９Ｂを用いて膜厚を変える例を示したが、他に高誘電体をゲート絶縁膜に使うＣＭＯＳにおいて、この膜が前記履歴を持たないように行っているプロセス処理を、ＳＲＡＭのメモリセル部分では省くことでもこれを達成できる。

次に、ゲート絶縁膜の膜厚を変えないで、履歴が欲しいＲＡＭ部では高い電圧を印可し、履歴を小さくしたい論理回路では低い電圧を与えることで、本発明の所望の性能を実現する方法を説明する。

図１０は、ＳＲＡＭのメモリセル部分のみに前記履歴を持つトランジスタを実現する他の実施例を例示するブロック構成図である。ここでは、メモリセル部分（ＲＡＭ）の印可電圧ＶＤ１を論理回路（ＬＯＧＩＣ）やメモリ周辺回路の印可電圧ＶＤ２よりも高く設定している。この高電圧ＶＤ１は、印可電圧ＶＤ２より、高電圧発生回路ＶＤＰで発生させている。符号ＶＤＰは良く知られているチャージポンプ回路、及び様々な改良回路で構成する。高電圧ＶＤ１が、例えば１Ｖ程度であるのに対して、印可電圧ＶＤ２は例えば、２．５Ｖ程度である。

図１１は、このような電圧を印可する他の実施例を例示するブロック構成図である。外部入出力回路ＩＯが配置されているが、一般に、ここの電源電圧は論理回路よりも高い。この実施例ではこれを利用しており、印可電圧ＶＤ２は、外部入出力回路ＩＯに印可され、これは論理回路ＬＯＧＩＣに印可されている電源ＶＤ１の電圧よりも一般に高い。これを利用して、ＲＡＭにこの電圧を印可し、ＳＲＡＭのメモリセルの制御電圧とする。

このようにＳＲＡＭのメモリセルの部分のみ高い電圧を印可することにより、膜厚を変えなくても履歴のある特性を見ることが出来る。この場合の特性例を図１２Ａ及び図１２Ｂに示す。横軸が電圧、縦軸はドレイン電流である。図１２Ａに示すように、高い電圧である印可電圧ＶＤ２までのドレイン電流ＩＤとＶＧＳの関係では、履歴が現われる。一方、図１２Ｂに示すように、電源電圧ＶＤ１と低い電圧では、履歴は無視することができる。これにより、履歴が欲しいＲＡＭ部では高い電圧を印可し、履歴を小さくしたい論理回路では低い電圧を与えることで所望の性能を実現できる。尚、これまでの説明では、ゲート絶縁膜の膜厚は同じとしたが、この膜厚も変えると共に前記電圧印加の手段を合せて用いることにより、より安定な動作を得ることができる。即ち、膜厚を厚くし、且つ高い電圧を印可するのである。尚、ｐチャネルＭＯＳトランジスタを、ｎチャネルＭＯＳトランジスタの上部に作ることもできる。

図１３Ａ、１３Ｂ及び図１４Ａ、１４Ｂの各図をもって、本発明の効果を、ＳＲＡＭの特性から比較検討する。図１３Ａは従来のＳＲＡＭの回路図、図１３Ｂは、図１３Ａ中の２つのノードをＶ１とＶ２と表し、ノードＶ１に対するノードＶ２の電圧特性と、ノードＶ２に対するノードＶ１の電圧特性とを同時に書いたものである。この時、２つの曲線で囲まれる部分、図１３ＢのＬＯで示した部分が大きい程、安定であることを示している。即ち、図１３Ａに示す従来のＳＲＡＭでは、ノードＶ１に対するノードＶ２の電圧特性と、ノードＶ２に対するノードＶ１の電圧特性の依存性の差から履歴が生まれ、これが情報保持を表している。しかしながら、ノードＶ１に対するノードＶ２の電圧特性は、ノードＶ１を上昇させる時と、下降させる時とは一致する。これは、ノードＶ２に対するノードＶ１の電圧特性も同様である。

一方、図１４Ａは本発明のＳＲＡＭの回路図、図１４Ｂは、図１４Ａ中の２つのノードをＶ１とＶ２と表し、ノードＶ１に対するノードＶ２の電圧特性と、ノードＶ２に対するノードＶ１の電圧特性とを同時に書いたものである。

本発明の場合、ノードＶ１に対するノードＶ２の電圧特性は、ノードＶ１を上昇させる時と、下降させる時とでは異なり、又、ノードＶ２に対するノードＶ１の電圧特性も同様で、ノードＶ２を上昇させる時と、下降させる時とでは異なる。この結果、安定度を示す図１０Ｂに示される領域ＬＮは、従来例の領域ＬＯよりも大きくなる。このように本発明はメモリセルの安定性を高めることができる。このため、低電力としてもメモリセルの安定性が損なわれることはない。

次に、本発明に縦型ＭＯＳトランジスタを用いた構造について説明する。メモリセルを構成する前記第３及び第４のＭＯＳトランジスタ（即ち、転送ＭＯＳ）、例えば前記ｐチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を半導体基板上に積層可能な縦型ＭＯＳトランジスタで構成することは、占有面積の縮小に極めて有用である。ここで、縦型ＭＯＳトランジスタ自体の基本構成はこれまで知られたもので十分である。そして、本発明では、メモリセルのクロスカップルを構成するＭＯＳトランジスタのゲート絶縁膜を前述の通りの強誘電体層で形成する。尚、縦型ＭＯＳトランジスタとは、チャネルの長手方向、即ち、キャリアの流れる方向が半導体層の積層を行う基板に対して交差する方向、通例垂直に形成されたＭＯＳトランジスタのことである。

図１５Ａ及び図１５Ｂにこうした縦型ＭＯＳトランジスタを用いる場合の平面レイアウトを示す。図１５Ａは積層体の上層部、図１５Ｂは下層部を示す。図１６Ａは図１５Ａ、１５Ｂでの線Ａ−Ａ’に沿った断面図、図１６Ｂは図１５Ａ、１５Ｂでの線Ｂ−Ｂ’に沿った断面図である。尚、回路構成自体は既に説明したものと同様である。

各図において、ＭＮ１及びＭＮ２と表示した部分は、半導体基板部に形成されたｎチャネルＭＯＳトタンジスタの部分を示す。符号１０、１５は配線、１１、１３、１７、１８は各々コンタクトホール、１２、１６はゲート電極、１４は活性領域である。断面図に即せば、符号１９は下部の半導体層、２０は中間半導体層、２１は上部半導体層、２２はゲート絶縁膜、２３は素子分離領域、２４はｐ型ウエル、２５はｐ^＋型ウエル、２６、２７、２８はプラグ、２９はｎ^＋型半導体領域（ソース、ドレインとなる）、３０はｎ⁻型半導体領域である。

ｐチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）は、下部半導体層１９（ドレイン）、中間半導体層２０、及び上部半導体層２１（ソース）を積層した四角柱状の積層体ＳＶと、この積層体ＳＶの側壁に配置されたゲート絶縁膜２２を介して形成されたゲート電極１６とで構成される。

ｐチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）が、縦型ＭＯＳトランジスタで構成されることによって、いわゆるウエル分離領域が不要となる。この為、メモリセルＭＣを構成するすべてのＭＯＳトランジスタを半導体基板上に形成した場合と比較して、メモリセルＭＣを小型化することが出来る。又、ｐチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を、半導体薄膜を用いた薄型トランジスタ（ＴＦＴ）で構成し、前記ｎチャネルＭＯＳトランジスタに積層して、本発明を構成しても、同様の効果を得ることが出来る。

図１７に、本発明のＳＲＡＭをマイコンに適用した例を、ブロック図として例示する。チップ基板３０８に搭載されたＣＰＵ３０６に対して、ＳＲＡＭメモリアレイ部３０３、不揮発性メモリアレイ部３０５が配置される。これらの両アレイ間にメモリ制御回路３０４、バスコントロール３０７、機能回路ブロック３０８がこの周辺に配置される。尚、符号３２７はＩＯ、３２２は電源回路、３２１はＰＬＬである。上記ＳＲＡＭメモリアレイ部３０３に本発明のＳＲＡＭが用いられる。尚、各部の役割自体は通例のものと同様であるので、その詳細な説明は省略する。

以上説明したように、本発明を用いれば、オンチップＳＲＡＭに関し、小面積且つ低リークなＳＲＡＭを実現できる。この為、本発明のＳＲＡＭを、モバイル機器ＬＳＩに用いれば、高性能、且つ低待機電力とできる。

図１は本発明の第１の実施例を示す回路図である。 図２は本発明の別な実施例を示す回路図である。 図３Ａは、高誘電体膜を用いた本発明に関わるＭＯＳトランジスタの例を示す図である。 図３Ｂは、本発明に関わるＭＯＳトランジスタにおける電圧電流特性の例を示す図である。 図４は、本発明を用いたＳＲＡＭの実施例を示すブロック図である。 図５は、本発明を用いたＳＲＡＭの回路例を示す回路図である。 図６は、本発明に関わるＭＯＳトランジスタの主要部の断面を模式的に示す図である。 図７は、ＳＲＡＭ回路の動作を例示するタイムチャートである。 図８は、ＳＲＡＭ回路の別な動作例を例示するタイムチャートである。 図９Ａは、厚い高誘電体膜をゲート絶縁膜に用いたＭＯＳトランジスタの電圧電流特性を示す図である。 図９Ｂは、薄い高誘電体膜をゲート絶縁膜に用いたＭＯＳトランジスタの電圧電流特性を示す図である。 図１０は、本発明を用いたＬＳＩの第１の電源構成例を示すブロック図である。 図１１は、本発明を用いたＬＳＩの第２の電源構成例を示すブロック図である。 図１２Ａは、印可電圧の差を用いた本発明の実施例を示す第１の特性図である。 図１２Ｂは、印可電圧の差を用いた本発明の実施例を示す第２の特性図である。 図１３Ａは、従来のＳＲＡＭの例の回路図である。 図１３Ｂは、従来のＳＲＡＭの例の安定性の程度を示す特性図である。 図１４Ａは、本発明のＳＲＡＭの回路図である。 図１４Ｂは、本発明のＳＲＡＭの安定性の程度を示す特性図である。 図１５Ａは、縦型ＭＯＳトランジスタを用いた場合の下部レイアウト図である。 図１５Ｂは、縦型ＭＯＳトランジスタを用いた場合の上部レイアウト図である。 図１６Ａは、図１５Ａ、１５Ｂでの線Ａ−Ａ’に沿った断面図である。 図１６Ｂは、図１５Ａ、１５Ｂでの線Ｂ−Ｂ’に沿った断面図である。 図１７は、ＳＲＡＭメモリアレーを含むマイコンの例のブロック図である。 図１８は、従来のＳＲＡＭの例を示す回路図である。 図１９Ａ、従来のＳＲＡＭ回路の課題を説明するための図である。 図１９Ｂ、従来のＳＲＡＭ回路の課題を説明するための図である。

符号の説明

１０：配線、１１：コンタクトホール、１２：ゲート電極、１３：コンタクトホール、１４：活性領域、１５：配線、１６：ゲート電極、１７、１８：コンタクトホール、１９：下部半導体層、２０：中間半導体層、２１：上部半導体層、２２：ゲート絶縁膜、２３：素子分離領域、２４：ｐ型ウエル、２５：ｐ^＋型半導体領域、２６、２７、２８：プラグ、２９：ｎ^＋型半導体領域（ソース、ドレイン）、３０：ｎ⁻型半導体領域、１００：基板、１０１、１１１：ｎ型領域、１０２、１１２：ｐ型領域、１０３、１１３：ｐ^＋型領域、１０４、１１４：ｎ^＋型領域、１０５、１０６、１１５、１１６：ゲート絶縁膜、１０７、１０８、１１７、１１８：ゲート、３０８：基板、３０３：ＳＲＡＭメモリアレイ、３０４：メモリ制御回路、３０５：不揮発性メモリアレイ、３０６：ＣＰＵ、３０７：バスコントロール、３０８：機能回路ブロック、３２１：ＰＬＬ、３２２：電源回路、３２７：ＩＯ。

Claims (17)

1. 第１の導電型のチャネルを有する、第１及び第２の絶縁ゲート型電界効果型トランジスタが、互いのドレイン端子が相手のゲート端子に接続され、互いのソース端子が共通に接続されて配されたクロスカップルと、当該クロスカップルの２つの出力端の各々に、第２の導電型のチャネルを有する、第３及び第４の絶縁ゲート型電界効果型トランジスタの一方の端子が各々接続されたメモリセルを有し、
   前記第１及び第２の絶縁ゲート型電界効果型トランジスタのゲート絶縁膜が、当該絶縁ゲート型電界効果型トランジスタの電圧−電流特性がヒステリシス特性を有する誘電体膜で構成されていることを特徴とする半導体記憶装置。
2. 前記誘電体膜は高誘電体材料になることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記高誘電体材料の比誘電率が、５より３０の範囲にあることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１及び第２の絶縁ゲート型電界効果型トランジスタは、ｎチャネル型絶縁ゲート型電界効果型トランジスタであり、前記第３及び第４の絶縁ゲート型電界効果型トランジスタは、ｐチャネル型絶縁ゲート型電界効果型トランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記第１及び第２の絶縁ゲート型電界効果型トランジスタは、ｐチャネル型絶縁ゲート型電界効果型トランジスタであり、前記第３及び第４の絶縁ゲート型電界効果型トランジスタは、ｎチャネル型絶縁ゲート型電界効果型トランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
6. メモリセルと論理回路とを少なくとも有し、
   前記メモリセル及び前記論理回路とが有する絶縁ゲート型電界効果型トランジスタのゲート絶縁膜は高誘電体膜で形成され、且つ
   前記メモリセルは、第１の導電型のチャネルを有する、第１及び第２の絶縁ゲート型電界効果型トランジスタが、互いのドレイン端子が相手のゲート端子に接続され、互いのソース端子が共通に接続されて配されたクロスカップルと、当該クロスカップルの２つの出力端の各々に、第２の導電型のチャネルを有する、第３及び第４の絶縁ゲート型電界効果型トランジスタの一方の端子が各々接続されたメモリセルであり、
   前記メモリセルへの印加電圧が、当該メモリセルの前記第１及び第２の絶縁ゲート型電界効果型トランジスタのゲート絶縁膜を構成する高誘電体膜が、当該絶縁ゲート型電界効果型トランジスタの電圧−電流特性がヒステリシス特性を有する電圧と設定されたことを特徴とする半導体記憶装置。
7. 前記高誘電体材料の比誘電率が、５より３０の範囲にあることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記メモリセルが有する絶縁ゲート型電界効果型トランジスタのゲート絶縁膜を形成する高誘電体膜は、当該絶縁ゲート型電界効果型トランジスタの電圧−電流特性がヒステリシス特性を有する電圧と設定され、
   前記論理回路とが有する絶縁ゲート型電界効果型トランジスタのゲート絶縁膜を形成する高誘電体膜は、当該絶縁ゲート型電界効果型トランジスタの電圧−電流特性がヒステリシス特性を有さない電圧と設定されていることを特徴とする請求項６に記載の半導体記憶装置。
9. 前記高誘電体材料の比誘電率が、５より３０の範囲にあることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記メモリセルの有する高誘電体膜と前記論理回路の有する高誘電体膜が、実質的に同じ膜厚であることを特徴とする請求項８に記載の半導体記憶装置。
11. 前記メモリセルの有する高誘電体膜と前記論理回路の有する高誘電体膜とが同じ材料で形成されていることを特徴とする請求項８に記載の半導体記憶装置。
12. 前記メモリセルの有する高誘電体膜の膜厚が前記論理回路の有する高誘電体膜の膜厚より厚いことを特徴とする請求項８に記載の半導体記憶装置。
13. 前記メモリセルの有する高誘電体膜と前記論理回路の有する高誘電体膜とが同じ材料で形成され、且つ
    前記メモリセルの有する高誘電体膜の膜厚が前記論理回路の有する高誘電体膜の膜厚より厚いことを特徴とする請求項８に記載の半導体記憶装置。
14. 前記高誘電体材料の比誘電率が、５より３０の範囲にあることを特徴とする請求項１３に記載の半導体記憶装置。
15. 第１の導電型のチャネルを有する、第１及び第２の絶縁ゲート型電界効果型トランジスタが、互いのドレイン端子が相手のゲート端子に接続され、互いのソース端子が共通に接続されて配されたクロスカップルと、当該クロスカップルの２つの出力端の各々に、第２の導電型のチャネルを有する、第３及び第４の絶縁ゲート型電界効果型トランジスタの一方の端子が各々接続されたスタティック ランダム アクセス メモリ セルを有し、
    前記第１及び第２の絶縁ゲート型電界効果型トランジスタのゲート絶縁膜が、当該絶縁ゲート型電界効果型トランジスタの電圧−電流特性がヒステリシス特性を有する誘電体膜で構成されていることを特徴とする半導体記憶装置。
16. 前記第３及び第４の絶縁ゲート型電界効果型トランジスタが、この絶縁ゲート型電界効果型トランジスタのキャリアの進行方向が、当該半導体記憶装置の基板に対して交差する方向を有する縦型絶縁ゲート型電界効果型トランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
17. 前記第３及び第４の絶縁ゲート型電界効果型トランジスタが、この絶縁ゲート型電界効果型トランジスタのキャリアの進行方向が、当該半導体記憶装置の基板に対して交差する方向を有する縦型絶縁ゲート型電界効果型トランジスタであることを特徴とする請求項４に記載の半導体記憶装置。

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