JP2005129109A - 半導体記憶装置 - Google Patents

Abstract

【課題】
本発明の目的は、製造プロセスが微細化、動作電圧が低電圧化された場合においても、安定した書き込み動作を実現できる半導体記憶装置を提供することである。
【解決手段】 書き込み動作時の選択ワード線の電圧を電源電圧よりも高くする。これにより，転送ＭＯＳトランジスタの電流駆動能力が増加し，Ｈレベル側の記憶ノードに書き込まれる電圧がより高くなる。その結果，この電圧を受ける負荷ＭＯＳトランジスタの電流駆動能力が減少し，転送ＭＯＳトランジスタと負荷ＭＯＳトランジスタの電流駆動能力の比が大きくなる。以上により，Ｌレベル側の記憶ノードの電圧を十分低くすることができ，安定した書き込みを実現できる。
【選択図】 図３

Description

本発明は半導体記憶装置に関するものである。より特定的には、本発明は、Ｎチャネル型の２個の転送ＭＯＳトランジスタと、Ｎチャネル型の２個の駆動ＭＯＳトランジスタと、Ｐチャネル型の２個の負荷ＭＯＳトランジスタとで構成されるメモリセルを有するスタティク型ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）の書き込み動作時の条件を含む半導体記憶装置に関するものである。

メモリセルサイズの小型化を実現する回路技術は、例えば、特開平５−４８０３９号公報に見られる。即ち、２個の転送ＭＯＳトランジスタと、２個の駆動ＭＯＳトランジスタと、２個の負荷抵抗とで構成されるメモリセルを有するＳＲＡＭにおいて、書き込み動作時における選択ワード線の電圧を読み出し動作時におけるそれよりも上記２個の転送ＭＯＳトランジスタのしきい値分以上高くする回路技術である（特許文献１）。又、良好な書き込みを実現する回路技術は、例えば、特開平７−２１１０８０号公報に見られる。即ち、２個の転送ＭＯＳトランジスタと、２個の駆動ＭＯＳトランジスタと、２個の負荷抵抗とで構成されるメモリセルを有するＳＲＡＭにおいて、書き込み動作時における選択ワード線の電圧を読み出し動作時におけるそれよりも高くすることにより、低電圧でも良好な書き込みを実現する回路技術である（特許文献２）。

又、特開２００２−３６８１３５号公報は、従来技術でのメモリセルのレイアウトの例を示す（特許文献５）。

特開平５−１２０８８２号公報は、本発明のＳＲＡＭに供することが出来る昇圧回路の例を（特許文献３）、特開平３−１７４６１２号公報は、本発明のＳＲＡＭに供することが出来る降圧回路の例を（特許文献４）示す。

尚、一般にＳＲＡＭは、いわゆる、転送用の絶縁ゲート型電界効果型トランジスタ、駆動用の絶縁ゲート型電界効果型トランジスタ、或いは負荷用の絶縁ゲート型電界効果型トランジスタなどの構成要素を有するが、本願明細書では、用語の煩雑さを避ける為、各々、転送ＭＯＳトランジスタ、駆動ＭＯＳトランジスタ、負荷ＭＯＳトランジスタと略記する。従って、このＭＯＳトランジスタの略称は、一般的な絶縁ゲート型電界効果型トランジスタを意味するものである。

特開平５−４８０３９号公報（段落０００９、段落００１０、図１）

特開平７−２１１０８０号公報（段落００２９、図２） 特開平５−１２０８８２号公報（段落００６５、段落００６６、段落００６７、図１５、図１６） 特開平３−１７４６１２号公報（第１６頁〜第１７頁、図７） 特開２００２−３６８１３５号公報（段落００４４、段落００４５、図１０）

近年、機器の携帯化が進み、ＬＳＩの小型化及び低電力化が、ますます重要となっている。その為、製造プロセスの微細化や動作電圧の低電圧化が進んでいる。従って、ＬＳＩの重要な構成要素として挙げられるＳＲＡＭも低電圧で動作させることが必要となる。

図１０に、いわゆる完全ＣＭＯＳ型のメモリセルＭＣの例を示す。このＳＲＡＭのメモリセルＭＣの例は、２個の転送ＭＯＳトランジスタ（ＭＮ１、ＭＮ２）と、２個の駆動ＭＯＳトランジスタ（ＭＮ３、ＭＮ４）と、２個の負荷ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）とで構成される。

製造プロセスの微細化や低電圧化が進んだ段階で、完全ＣＭＯＳ型のメモリセルＭＣを検討した結果、データが書き込めなくなるという難点があることがわかった。この難点を、図を用いて詳細に説明する。以下の説明では、図１０に示すように、メモリセルＭＣの記憶ノードＮＬ、ＮＲのうち、ＮＬにはＨ（Ｈｉｇｈ）レベルが、ＮＲにはＬ（Ｌｏｗ）レベルが保持されていると仮定する。尚、図１０では、前者をＮＬ（Ｈ）、後者をＮＲ（Ｌ）と表示される。

メモリセルＭＣへの反転データの書き込みは、次のように行われる。ワード線ＷＬに、例えば電源電圧ＶＤＤを印加し、転送ＭＯＳトランジスタＭＮ１、ＭＮ２をオンさせる。同時に、ビット線対（ＢＴ、ＢＢ）のうち、ＢＴは接地電圧ＶＳＳに、ＢＢは電源電圧ＶＤＤにすることによって、駆動ＭＯＳトランジスタＭＮ３、ＭＮ４のオン、オフを反転させる。

従って、書き込み動作直後の記憶ノードＮＬの電圧は、記憶ノードＮＲの電圧よりも低くする必要がある。

しかしながら、しきい値ばらつきが大きい場合、次のような問題が生じる。すなわち、しきい値ばらつきにより、転送ＭＯＳトランジスタＭＮ１のしきい値が大きく、負荷ＭＯＳトランジスタＭＰ１のしきい値が小さくなった場合、転送ＭＯＳトランジスタＭＮ１と負荷ＭＯＳトランジスタＭＰ１の電流駆動能力の比が小さくなるため、記憶ノードＮＬの電圧が下がらなくなってしまう。さらに、低電圧化に伴い、ＭＯＳトランジスタのゲート・ソース間電圧としきい値の差が小さくなるため、ＭＯＳトランジスタの電流駆動能力のしきい値依存性が強くなる。このため、転送ＭＯＳトランジスタＭＮ１と負荷ＭＯＳトランジスタＭＰ１の電流駆動能力の比がさらに小さくなり、 記憶ノードＮＬの電圧がより下がらなくなってしまう。以上のことから、記憶ノードＮＬの電圧が記憶ノードＮＲの電圧よりも下がらなくなり、メモリセルＭＣにデータが書き込めなくなるという問題が生じる。

図１２は、プロセス技術としきい値ばらつきの関係を示した図である。図１２からわかるように、プロセス技術が進むほど、しきい値ばらつきが増加することがわかる。このことから、メモリセルＭＣにデータが書き込めないという問題は、プロセス技術が進むほど深刻になることがわかる。

この問題を解決するためには、例えば次の方法が考えられる。即ち、（１）負荷ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のしきい値を転送ＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のしきい値よりも大きくする。（２）転送ＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のしきい値を負荷ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のしきい値よりも低くする。

しかしながら、前記（１）の方法では、書き込み動作直後のＨレベルの電圧を電源電圧ＶＤＤまで引き上げるのに時間が掛かる為、書き込み時間が長くなる。この為、メモリセルＭＣの安定性を示すスタティックノイズマージンが劣化する、という難点が新たに発生する。

一方、前記（２）の方法でも、スタティックノイズマージンが劣化する、或いは、非選択メモリセルＭＣのリーク電流の増加により読み出し電流が減少する、という難点が新たに発生する。

以上のことから、製造プロセスの微細化、動作電圧の低電圧化に伴い、データの書き込み時間が長くなることがわかった。更に、最悪の場合には、データが書き込めないという問題も発生する。

本発明の目的は、製造プロセスの微細化、動作電圧の低電圧化がされた場合においても、安定した書き込み動作を実現できる半導体記憶装置を提供することにある。

本願明細書において開示される発明のうち、代表的なものの骨子を簡単に説明すれば、次のとおりである。

本発明の半導体記憶装置は、
Ｎチャネル型の第１及び第２の転送ＭＯＳトランジスタと、
Ｎチャネル型の第１及び第２の駆動ＭＯＳトランジスタと、
Ｐチャネル型の第１及び第２の負荷ＭＯＳトランジスタとで
構成されたスタティック型のメモリセルを有する半導体記憶装置において、書き込み動作時の選択ワード線の電圧を電源電圧よりも高くすることを特徴とする。

より仔細には、 半導体基板と、前記半導体基板上に、Ｎチャネル型の第１及び第２の転送用絶縁ゲート型電界効果型トランジスタと、Ｎチャネル型の第１及び第２の駆動用絶縁ゲート型電界効果型トランジスタと、Ｐチャネル型の第１及び第２の負荷用絶縁ゲート型電界効果型トランジスタとで構成されたスタティック型のメモリセルの複数と、互いに交差するワード線及びビット線の複数と、を少なくとも有し、前記第１及び第２の転送用絶縁ゲート型電界効果型トランジスタの各々のゲートが、前記複数のワード線の内の、一対をなすワード線の各々に接続され、前記第１及び前記第２の転送用絶縁ゲート型電界効果型トランジスタの各々のドレインが、前記複数のビット線の内の、一対をなすビット線の各々に接続され、前記第１及び前記第２の負荷用絶縁ゲート型電界効果型トランジスタの各々のソースに電源電圧の印加が可能であり、且つ、前記複数のワード線の内、書き込み動作時に選択されたワード線の電圧を前記電源電圧よりも高くすることを特徴とした半導体記憶装置である。

尚、特許文献１、２に記載されている抵抗を負荷とするメモリセルを有するＳＲＡＭにおいて、書き込み動作時の選択ワード線の電圧を電源電圧よりも高くする回路技術が開示さているが、これらは抵抗負荷型のメモリセルであり、完全ＣＭＯＳの課題に対する本願とは、扱っている課題が異なる。又、薄膜トランジスタ（ＴＦＴ）を負荷とするメモリセルを有するＳＲＡＭについても同様である。

又、扱っている課題の性質から、書き込み動作時の選択ワード線の電圧は、電源電圧よりも、更に転送ＭＯＳトランジスタのしきい値分以上高くする必要がある。一方、本発明の書き込み動作時のワード線の電圧は、転送ＭＯＳトランジスタＭＮ１と負荷ＭＯＳトランジスタＭＰ１の電流駆動能力の比を十分に大きくできる電圧であればよく、上記の電圧に限定する必要はない。

更に、前記半導体記憶装置において、前記複数のワード線の内、読み出し動作時に選択されたワード線の電圧を、書き込み動作時に選択されたワード線の電圧よりも低くすることは実用上、有用である。

本発明によれば、製造プロセスが微細化、動作電圧が低電圧化された場合においても、安定した書き込み動作が実現できる半導体記憶装置、わけてもＳＲＡＭを提供することできる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の機能を有する回路には同一の符号を付し、その繰り返しの説明は省略する。

＜実施例１＞
図１は本発明を適用したＳＲＡＭの一実施例を示す回路構成図である。図１に示すＳＲＡＭは、メモリアレイＭＡ、デコーダ回路ＤＥＣ、プリチャージ・イコライズ回路ＰＥ、Ｙスイッチ回路ＹＳ、センスアンプ回路ＳＡ、ライトアンプ回路ＷＡ、制御回路ＣＯＮＴから構成される。

メモリアレイＭＡは、複数のビット線対（ＢＴ、ＢＢ）（それらの具体例は、例えば（ＢＴ０、ＢＢ０）、（ＢＴ１、ＢＢ１）、・・・などと示される）と、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）との交点に配置された複数のメモリセルＭＣとで構成される。図１ではメモリセルＭＣの一つの例についてのみ、内部回路を具体的に示した。他のメモリセルＭＣの回路はこれと同様であり、この部分を点線の矩形で示した。

メモリセルＭＣは、２個の転送ＭＯＳトランジスタＭＮ１、ＭＮ２と、２個の駆動ＭＯＳトランジスタＭＮ３、ＭＮ４と、２個の負荷ＭＯＳトランジスタＭＰ１、ＭＰ２とで、図の結線のように構成される。転送ＭＯＳトランジスタＭＮ１とＭＮ２のそれぞれのゲートはワード線ＷＬ（ＷＬ０、ＷＬ１、…）に接続される。転送ＭＯＳトランジスタＭＮ１のドレインはビット線ＢＴ（ＢＴ０、ＢＴ１、…）に接続され、ソースは駆動ＭＯＳトランジスタＭＮ３のドレイン、負荷ＭＯＳトランジスタＭＰ２のゲート、駆動ＭＯＳトランジスタＭＮ４のゲートに接続され、一方の記憶ノードＮＬを構成する。又、転送ＭＯＳトランジスタＭＮ２のドレインはビット線ＢＢ（ＢＢ０、ＢＢ１、…）に接続され、ソースは駆動ＭＯＳトランジスタＭＮ４のドレイン、負荷ＭＯＳトランジスタＭＰ１のゲート、駆動ＭＯＳトランジスタＭＮ３のゲートに接続され、他方の記憶ノードＮＲを構成する。負荷ＭＯＳトランジスタＭＰ１、ＭＰ２のソースは電源電圧ＶＤＤに、駆動ＭＯＳトランジスタＭＮ３、ＭＮ４のソースは接地電圧ＶＳＳに、接続される。

デコーダＤＥＣは、アドレス信号により複数のワード線ＷＬから一本のワード線を選択する回路であり、アドレスデコーダとワードドライバＷＤとで構成される。

本実施例におけるワードドライバＷＤの構成例を図２に示す。図２の結線に示されるように、ワードドライバＷＤは、ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２からなるＮＡＮＤ回路と、ＮＭＯＳトランジスタＭＮ５３、ＰＭＯＳトランジスタＭＰ５３からなるインバータ回路とで構成される。

ワードドライバＷＤを構成するＰＭＯＳトランジスタＭＰ５１、ＭＰ５２、ＭＰ５３のソースには、電源電圧ＶＤＤよりも高い電圧ＶＤＤＨが印加される。このような回路構成とすることで、選択ワード線ＷＬを電圧ＶＤＤＨに、非選択ワード線ＷＬの電圧を接地電圧ＶＳＳにすることができる。又、アドレスデコーダ出力が接地電圧ＶＳＳの場合、ワード線ＷＬは非選択となるが、ワードドライバＷＤの内部で貫通電流が流れることはない。

以下、図１のＳＲＡＭの回路構成図に従って、その構成を順次説明する。

プリチャージ・イコライズ回路ＰＥは、ビット線対（ＢＴ、ＢＢ）をプリチャージ、イコライズする回路であり、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３で構成される。プリチャージ・イコライズ回路ＰＥはプリチャージ・イコライズ回路制御信号ＰＥＣにより制御される。

Ｙスイッチ回路ＹＳは、ビット線対（ＢＴ、ＢＢ）とセンスアンプ回路ＳＡをつなぐＰＭＯＳトランジスタＭＰ２１、ＭＰ２２と、ビット線対（ＢＴ、ＢＢ）とライトアンプ回路ＷＡをつなぐＮＭＯＳトランジスタＭＮ２１、ＭＮ２２とで構成される。Ｙスイッチ回路ＹＳは読み出し用ＹＳ回路制御信号ＹＳＲと書き込み用ＹＳ回路制御信号ＹＳＷにより制御される。

センスアンプ回路ＳＡは、データ読み出し時にビット線対（ＢＴ、ＢＢ）に発生する微小電圧差を増幅するための回路であり、微小電圧差を増幅するラッチ型センスアンプ回路と増幅したデータを送るインバータ回路ＩＮＶ３１、ＩＮＶ３２とで構成される。ラッチ型センスアンプ回路は、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２とＮＭＯＳトランジスタＭＮ３１、ＭＮ３２とで構成されるラッチとセンスアンプの動作状態を切りかえるＮＭＯＳトランジスタＭＮ３３とで構成される。センスアンプ回路ＳＡはセンスアンプ回路制御信号ＳＡＣにより制御される。

ライトアンプ回路ＷＡは、書き込みデータＤＩＮ（ＤＩＮ０、ＤＩＮ１、…）をビット線対（ＢＴ、ＢＢ）に与える回路であり、インバータ回路ＩＮＶ４１、ＩＮＶ４２で構成される。

制御回路ＣＯＮＴは、プリチャージ・イコライズ回路ＰＥ、Ｙスイッチ回路ＹＳ、センスアンプ回路ＳＡを制御する制御信号ＰＥＣ、ＹＳＲ、ＹＳＷ、ＳＡＣを発生する回路である。

次に、図３の動作波形を用いて本実施例におけるＳＲＡＭの動作を説明する。

読み出し動作も書き込み動作も行っていない場合（ＮＯＰ）は、プリチャージ・イコライズ回路制御信号ＰＥＣはＬレベル、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベル、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベル、センスアンプ回路制御信号ＳＡＣはＬレベルとなっている。

読み出し動作は次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時にプリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベルからＬレベルに、それぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とセンスアンプＳＡが接続され、ビット線対（ＢＴ、ＢＢ）に微小電圧差が発生する。センスアンプ回路制御信号ＳＡＣがＬレベルからＨレベルに遷移するとセンスアンプＳＡが活性化し、ビット線対（ＢＴ、ＢＢ）に発生した微小電圧差が増幅され、読み出されたデータが外部出力ＤＯＵＴ（ＤＯＵＴ０、ＤＯＵＴ１、…）に現れる。

一方、書き込み動作は次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時にプリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベルからＨレベルに、それぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とライトアンプが接続され、外部入力データＤＩＮ（ＤＩＮ０、ＤＩＮ１、…）がライトアンプＷＡを介して、ビット線対（ＢＴ、ＢＢ）に入力される。ビット線対（ＢＴ、ＢＢ）に入力されたデータが選択されたワード線ＷＬに接続するメモリセルＭＣに書き込まれる。

次に、本実施例により書き込み動作が安定して行える理由を説明する。書き込み動作時、選択ワード線ＷＬの電圧は、ワードドライバＷＤにより電圧ＶＤＤＨとなり、選択ワード線ＷＬに接続するメモリセルＭＣの転送ＭＯＳトランジスタＭＮ１、ＭＮ２がオンする。このとき、転送ＭＯＳトランジスタＭＮ１のゲート電圧が電圧ＶＤＤＨになったことで電流駆動能力が上昇する。一方、選択ワード線を電圧ＶＤＤＨと高くしたことにより、転送ＭＯＳトランジスタＭＮ２を介して書き込まれる記憶ノードＮＲの電圧も高くなるため、負荷ＭＯＳトランジスタＭＰ１の電流駆動能力が低下する。この結果、転送ＭＯＳトランジスタＭＮ１と負荷ＭＯＳトランジスタＭＰ１の電流駆動能力の比が大きくなる。従って、電圧ＶＤＤＨを適切に設定すれば、安定した書き込み動作を実現することができる。

本実施例の効果を確認するため、しきい値ばらつきがない場合と、しきい値ばらつきがある場合の書き込み時間のシミュレーションを行った。ここで、書き込み時間とは、選択ワード線ＷＬの電圧が変化してから、記憶ノード（ＮＬ、ＮＲ）の電圧が交差するまでの時間である。又、しきい値ばらつきがある場合とは、転送ＭＯＳトランジスタＭＮ１のしきい値が０．１Ｖ上昇し、負荷ＭＯＳトランジスタＭＰ１のしきい値が０．１Ｖ減少した場合を想定している。

電源電圧ＶＤＤが１．０Ｖでしきい値ばらつきがない場合、電圧ＶＤＤＨを１．１Ｖとした本発明の書き込み時間は、従来方式の０．９４倍であった。一方、しきい値ばらつきがある場合、本発明の書き込み時間は、従来方式の０．８１倍となった。

電源電圧ＶＤＤが０．６Ｖでしきい値ばらつきがない場合、電圧ＶＤＤＨを０．７Ｖとした本発明の書き込み時間は、従来方式の０．９３倍となった。一方、しきい値ばらつきがある場合、本発明の書き込み時間は、従来方式の０．５５倍となった。

以上のシミュレーション結果から、本実施例により、高速かつ安定した書き込み動作を実現できることがわかった。又、電源電圧ＶＤＤが１．０Ｖ以下で、電圧ＶＤＤＨを「ＶＤＤ＋０．１Ｖ」とすることで、書き込み時間を高速化できること、しきい値ばらつきがある場合に特に効果的であること、がわかった。

書き込み動作時に、選択ワード線の電圧を電源電圧ＶＤＤよりも高い電圧ＶＤＤＨにすることが、本発明の骨子である。しかし、電圧ＶＤＤＨを供給する電源回路の大きさや消費電力、電圧ＶＤＤＨが印加される転送ＭＯＳトランジスタやワードドライバＷＤ、等を構成するＭＯＳトランジスタの耐圧を考慮して、電圧ＶＤＤＨを選択する必要がある。もし、ＭＯＳトランジスタの耐圧を超える電圧ＶＤＤＨを印加する必要がある場合には、前記した転送ＭＯＳトランジスタやワードドライバＷＤ、等を構成するＭＯＳトランジスタのゲート酸化膜を、それ以外のトランジスタのゲート酸化膜よりも厚くする必要がある。

図１１は、本実施例の半導体記憶装置の模式的な断面図を例示している。尚、図１１は、ＭＯＳトランジスタのゲート酸化膜の厚さを変えなければならない場合の例を示している。また、図１１のウェル構造はツインウェル構造となっているが、もちろんトリプルウェル構造、等でも良い。１０は半導体基板、２０はＰ型ウェル、３０はＮ型ウェル、２１はＮ型拡散層、３１はＰ型拡散層、２２、２３、及び３２はゲート絶縁膜、２４、２５、及び３３はゲート電極層、２６、２７はＮチャネル型ＭＯＳトランジスタ、３４はＰチャネル型ＭＯＳトランジスタである。ここで、例えば、Ｎチャネル型ＭＯＳトランジスタである２６を転送ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタである２７を駆動ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタである３４を負荷ＭＯＳトランジスタであるとする。このとき、転送ＭＯＳトランジスタである２６のゲート酸化膜２２を、駆動ＭＯＳトランジスタである２７のゲート酸化膜２３、及び負荷ＭＯＳトランジスタである３４のゲート酸化膜３２よりも厚くすることで、電源電圧ＶＤＤよりも高い電圧ＶＤＤＨを転送ＭＯＳトランジスタである２６に印加できるようにしている。また、電圧ＶＤＤＨが印加されるワードドライバＷＤ等を構成するＭＯＳトランジスタのゲート酸化膜は、転送ＭＯＳトランジスタである２６のゲート酸化膜２２と同じ膜厚にする。

以上説明してきた選択ワード線の電圧ＶＤＤＨは、電源電圧ＶＤＤを昇圧回路で昇圧したり、あるいは入出力回路用の電源電圧ＶＣＣを降圧回路で降圧したりすることで生成することができる。昇圧回路としては、例えば特開平５−１２０８８２号公報（特許文献３）に記載されている回路等が、降圧回路としては、例えば特開平３−１７４６１２号公報（特許文献４）に記載されている回路等が、それぞれ利用できる。

又、電源電圧ＶＤＤを電圧ＶＤＤＨとして、電源電圧ＶＤＤを降圧した電圧をＶＤＤとして、それぞれ用いてＳＲＡＭを構成しても良い。

更に、本方式により、メモリセルＭＣを構成するＭＯＳトランジスタのしきい値の大きさを同じにしても、転送ＭＯＳトランジスタＭＮ１と負荷ＭＯＳトランジスタＭＰ１の電流駆動能力の比を大きくすることができるため、安定した書き込み動作を実現することができる。即ち、メモリセルＭＣは、デコーダ回路ＤＥＣ、プリチャージ・イコライズ回路ＰＥ、Ｙスイッチ回路ＹＳ、センスアンプ回路ＳＡ、ライトアンプ回路ＷＡ、制御回路ＣＯＮＴを構成するＭＯＳトランジスタで構成することができる。更には、半導体集積回路に本発明を適用した半導体記憶装置が搭載される場合には、ロジック回路を構成するＭＯＳトランジスタでメモリセルＭＣを構成することもできる。

＜実施例２＞
図４にワードドライバＷＤの別の構成例を示す。ワードドライバＷＤは、ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２からなるＮＡＮＤ回路と、ＮＭＯＳトランジスタＭＮ５３、ＰＭＯＳトランジスタＭＰ５３からなるインバータ回路とで構成される。ワードドライバＷＤを構成するＰＭＯＳトランジスタＭＰ５１、ＭＰ５２、ＭＰ５３のソース（ノードＮ０）の電圧は電圧切り替え回路ＶＳＥＬにより供給される。ノードＮ０の電圧は、読み出し動作時は電源電圧ＶＤＤに、書き込み動作時はＶＤＤＨに、それぞれ制御される。このような回路構成とすることで、アドレスデコーダ出力が接地電圧ＶＳＳの場合、つまり、ワード線ＷＬが非選択の場合であっても、ワードドライバＷＤの内部で貫通電流が流れることはない。

図５に電圧切り替え回路ＶＳＥＬの構成例を示す。電圧切り替え回路ＶＳＥＬは、レベル変換回路ＬＣとＰＭＯＳトランジスタＭＰ５６、ＭＰ５７とで構成される。又、レベル変換回路ＬＣは、ＮＭＯＳトランジスタＭＮ５４、ＭＮ５５とＰＭＯＳトランジスタＭＰ５４、ＭＰ５５とインバータ回路ＩＮＶ５１とで構成される。電源電圧ＶＤＤはＰＭＯＳトランジスタＭＰ５６により、電圧ＶＤＤＨはＰＭＯＳトランジスタＭＰ５７により、それぞれ供給される。又、ＰＭＯＳトランジスタＭＰ５６のゲートは電圧切り替え回路制御信号ＶＳＣで、ＰＭＯＳトランジスタＭＰ５７のゲートはレベル変換回路ＬＣの出力で、それぞれ制御される。

図５の電圧切り替え回路ＶＳＥＬで、ＰＭＯＳトランジスタＭＰ５７により電圧ＶＤＤＨを供給する場合、ＰＭＯＳトランジスタＭＰ５６を通して貫通電流が流れてしまい、選択ワード線ＷＬを十分に駆動できない場合が考えられる。この場合には、図６に示すように、ＰＭＯＳトランジスタＭＰ５６に直列にダイオード接続したＰＭＯＳトランジスタＭＰ５８を挿入すればよい。あるいは、図７に示すように、ＰＭＯＳトランジスタＭＰ５７により電圧ＶＤＤＨが供給されているとき、ＰＭＯＳトランジスタＭＰ５６のゲートに電圧ＶＤＤＨが印加されるようにしてもよい。

次に、本実施例におけるワードドライバＷＤの動作を説明する。

読み出し動作も書き込み動作も行っていない場合（ＮＯＰ）、電圧切り替え回路制御信号ＶＳＣはＬレベルとする。このため、電圧切り替え回路ＶＳＥＬ内のＰＭＯＳトランジスタＭＰ５６がオンし、ノードＮ０の電圧は電源電圧ＶＤＤとなる。
読み出し動作、あるいは書き込み動作が開始したら、ＰＭＯＳトランジスタＭＰ５６で選択ワード線ＷＬを駆動する。選択ワード線ＷＬが電源電圧ＶＤＤ、あるいは電源電圧ＶＤＤに近い電圧になったら、電圧切り替え回路制御信号ＶＳＣをＨレベルとし、ＰＭＯＳトランジスタＭＰ５７で選択ワード線ＷＬを電圧ＶＤＤＨまで駆動する。読み出し動作、書き込み動作終了後は電圧切り替え回路制御信号ＶＳＣをＬレベルに戻す。

本実施例で述べたようにワードドライバＷＤを構成し、動作させることで、二つの効果を得ることができる。一つ目は、電圧ＶＤＤＨを発生する電源回路の電流駆動能力を低くできることである。これは、電源回路だけでワード線ＷＬを電圧ＶＤＤＨまで駆動しなくてよいからである。この結果、電源回路のサイズを小さくすることができる。二つ目は、ワードドライバＷＤのリーク電流を低減できることである。これは、ワードドライバＷＤの印加電圧を電圧ＶＤＤＨから電源電圧ＶＤＤに低減できるからである。

本実施例において、電圧切り替え回路ＶＳＥＬを、すべてのワードドライバＷＤで共有することで面積の低減を図っている。しかしながら、ワードドライバＷＤの数が増加した場合には、電圧切り替え回路ＶＳＥＬが駆動しなければならない容量が増加するため、アクセス時間が増加するという問題が発生する。この問題を解決するためには、電圧切り替え回路ＶＳＥＬを複数用意し、電圧切り替え回路ＶＳＥＬが駆動しなければならないワードドライバＷＤの数を低減すればよい。

＜実施例３＞
図８にワードドライバＷＤの別の構成例を示す。ワードドライバＷＤは、ＮＭＯＳトランジスタＭＮ６１とＰＭＯＳトランジスタＭＰ６１、ＭＰ６２とインバータ回路ＩＮＶ６１と容量Ｃ６１とで構成される。

インバータ回路ＩＮＶ６１の遅延時間は、アドレスデコーダ出力がＨレベルからＬレベルに遷移してからＰＭＯＳトランジスタＭＰ６１がワード線ＷＬと容量Ｃ６１を電源電圧ＶＤＤが駆動されるまでの時間と等しく設定する。このようにするためには、インバータ回路ＩＮＶ６１を構成するＭＯＳトランジスタのゲート幅を調整したり、インバータ回路を奇数段接続したり、すればよい。

本実施例におけるワードドライバＷＤの動作を説明する。読み出し動作も書き込み動作も行っていない場合（ＮＯＰ）は、アドレスデコーダ出力はＨレベルとなっている。従って、ＮＭＯＳトランジスタＭＮ６１によりワード線ＷＬは接地電圧ＶＳＳに駆動されている。

読み出し動作、あるいは書き込み動作が開始したら、アドレスデコーダ出力はＨレベルからＬレベルに遷移する。これにより、ＰＭＯＳトランジスタＭＰ６１により、ワード線ＷＬと容量Ｃ６１の一方の端子が電源電圧ＶＤＤに駆動される。ワード線ＷＬと容量Ｃ６１の一方の端子が電源電圧ＶＤＤになると同時に、インバータ回路ＩＮＶ６１により容量Ｃ６１の他方の端子が、接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。この結果、ワード線ＷＬを電圧が電源電圧ＶＤＤよりも高い電圧に駆動することができる。

本実施例によれば、降圧回路や昇圧回路を用いなくとも、ワード線ＷＬを電源電圧ＶＤＤよりも高い電圧に駆動することができる。

＜実施例４＞
実施例１、実施例２、実施例３では、読み出し動作時においても転送ＭＯＳトランジスタＭＮ１、ＭＮ２に電圧ＶＤＤＨが印加されるため、読み出し動作時の安定性が劣化してしまう。そこで、読み出し動作時の安定性を改善できる実施例を示す。本実施例におけるＳＲＡＭの構成は図１と同じであるため、異なる部分のみ説明する。

本実施例におけるワードドライバＷＤの構成は実施例２と同じであるため、動作のみ説明する。読み出し動作時、電圧切り替え回路制御信号ＶＳＣはＬレベル、即ち、接地電圧ＶＳＳとする。この結果、レベル変換回路ＬＣの出力は電圧ＶＤＤＨとなり、ＰＭＯＳトランジスタＭＰ５６はオン、ＰＭＯＳトランジスタＭＰ５７はオフとなり、ノードＮ０の電圧は電源電圧ＶＤＤとなる。従って、選択ワード線ＷＬの電圧は電源電圧ＶＤＤとする。一方、書き込み動作時、電圧切り替え回路制御信号ＶＳＣはＨレベル、即ち電源電圧ＶＤＤとする。この結果、レベル変換回路ＬＣの出力は接地電圧ＶＳＳとなり、ＰＭＯＳトランジスタＭＰ５６はオフ、ＰＭＯＳトランジスタＭＰ５７はオンとなり、ノードＮ０の電圧は電圧ＶＤＤＨとなる。従って、選択ワード線ＷＬは電圧ＶＤＤＨとなる。

以上述べたように、本実施例におけるワードドライバＷＤは、読み出し動作時の選択ワード線ＷＬを電源電圧ＶＤＤに、書き込み動作時の選択ワード線ＷＬを電圧ＶＤＤＨに、それぞれ制御することができる。

本実施例において、電圧切り替え回路ＶＳＥＬを、すべてのワードドライバＷＤで共有することで面積の低減を図っている。しかしながら、ワードドライバＷＤの数が増加した場合には、電圧切り替え回路ＶＳＥＬが駆動しなければならない容量が増加するため、アクセス時間が増加するという難点が発生する。この難点を解決するためには、電圧切り替え回路ＶＳＥＬを複数用意し、電圧切り替え回路ＶＳＥＬが駆動しなければならないワードドライバＷＤの数を低減すればよい。

読み出し動作も書き込み動作も行っていない場合の電圧切り替え回路制御信号ＶＳＣの電圧は、特に規定しないが、Ｌレベル、即ち接地電圧ＶＳＳであることが望ましい。なぜなら、Ｌレベルにした場合、ワードドライバＷＤに印加される電圧が減少するため、ワードドライバＷＤに流れるリーク電流が低減できるからである。

次に、図９の動作波形を用いて本実施例におけるＳＲＡＭの動作を説明する。

読み出し動作も書き込み動作も行っていない場合（ＮＯＰ）は、電圧切り替え回路制御信号ＶＳＣはＬレベル、プリチャージ・イコライズ回路制御信号ＰＥＣはＬレベル、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベル、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベル、センスアンプ回路制御信号ＳＡＣはＬレベルとなっている。

読み出し動作は次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。読み出し動作時における電圧切り替え回路制御信号ＶＳＣはＬレベルなので、選択ワード線ＷＬは電源電圧ＶＤＤとなる。ワード線ＷＬが選択されるのと同時にプリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベルからＬレベルに、それぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とセンスアンプＳＡが接続され、ビット線対（ＢＴ、ＢＢ）に微小電圧差が発生する。センスアンプ回路制御信号ＳＡＣがＬレベルからＨレベルに遷移するとセンスアンプＳＡが活性化し、ビット線対（ＢＴ、ＢＢ）に発生した微小電圧差が増幅され、読み出されたデータが外部出力ＤＯＵＴ（ＤＯＵＴ０、ＤＯＵＴ１、…）に現れる。

一方、書き込み動作は次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時に電圧切り替え回路制御信号ＶＳＣはＬレベルからＨレベルに、プリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベルからＨレベルに、それぞれ遷移する。これにより、選択ワード線ＷＬの電圧はＶＤＤＨとなる。又、ビット線対（ＢＴ、ＢＢ）とライトアンプが接続され、外部入力データＤＩＮ（ＤＩＮ０、ＤＩＮ１、…）がライトアンプＷＡを介して、ビット線対（ＢＴ、ＢＢ）に入力される。ビット線対（ＢＴ、ＢＢ）に入力されたデータが選択されたワード線ＷＬに接続するメモリセルＭＣに書き込まれる。書き込み動作終了後には電圧切り替え回路制御信号ＶＳＣはＬレベルに戻される。

書き込み動作時において、選択ワード線ＷＬが電源電圧ＶＤＤ、あるいは電源電圧ＶＤＤに近い電圧になってから、電圧切り替え回路ＶＳＣをＬレベルからＨレベルに遷移させるのが好ましい。なぜなら、実施例２で述べたように電源回路を小さくできるからである。

次に、本実施例により読み出し動作の安定性が改善できる理由を説明する。読み出し動作時の選択ワード線ＷＬの電圧は電源電圧ＶＤＤに制御されるため、選択ワード線ＷＬに接続するメモリセルＭＣの転送ＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電圧は電源電圧ＶＤＤとなる。従って、駆動ＭＯＳトランジスタＭＮ３、ＭＮ４と転送ＭＯＳトランジスタＭＮ１、ＭＮ２の電流駆動能力の比は、転送ＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電圧がＶＤＤＨであった場合のそれよりも大きくすることができる。従って、読み出し動作の安定性を改善することができる。

選択ワード線ＷＬの電圧を電源電圧ＶＤＤよりも更に低い電圧ＶＤＤＬとすることにより、転送ＭＯＳトランジスタＭＮ１、ＭＮ２と駆動ＭＯＳトランジスタＭＮ３、ＭＮ４のゲート幅を同じにすることができる。この結果、特開２００２−３６８１３５号公報（特許文献５）に示されている製造ばらつきを抑えることができるメモリセルＭＣが利用でき、スタティックノイズマージンを更に改善することができる。又、メモリセルＭＣを構成するすべてのＭＯＳトランジスタのゲート幅を製造プロセスの許す最小サイズで構成することもできる。

上記の電圧ＶＤＤＬは、電源電圧ＶＤＤ、あるいは入出力回路用の電源電圧ＶＣＣを降圧回路で降圧することで生成することができる。

一方、書き込み動作時は、選択ワード線ＷＬは電圧ＶＤＤＨに制御されるため、実施例１で説明した理由により、安定した書き込み動作を実現ができる。

＜実施例５＞
ＳＯＩ基板上に形成されているＳＲＡＭにおいても、本発明が有効である理由を説明する。

ＰＤ−ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上にＭＯＳトランジスタを形成する場合には、チャネル不純物濃度の揺らぎや加工ばらつきにより、ＦＤ−ＳＯＩ基板上にＭＯＳトランジスタを形成する場合には、加工ばらつきにより、しきい値がばらつく。どちらの場合も製造プロセスの微細化とともにしきい値ばらつきは増加する。このため、前述したように製造プロセスの微細化、動作電圧の低電圧化によりデータ書き込みができないという問題は、ＳＯＩ基板上にＳＲＡＭを形成した場合においても発生する。ＳＯＩ基板上にＳＲＡＭを形成した場合には、更に次のような問題が発生する。ＳＯＩ基板上に形成されたＭＯＳトランジスタは、基板バイアス効果がないという特徴がある。この特徴により、バルク上にＳＲＡＭを形成した場合と比べると、ＳＯＩ基板上にＳＲＡＭを形成した場合のスタティックノイズマージンが劣化する。以下、この理由を説明する。

メモリセルＭＣのデータを読み出す場合、記憶ノードＮＲに電流が流れ込む。この結果、Ｌレベルの電圧は接地電圧ＶＳＳよりも増加する。これに伴い、転送ＭＯＳトランジスタＭＮ２のゲート・ソース間電圧とバルク・ソース間電圧が減少する。バルク上にＳＲＡＭを形成した場合には、転送ＭＯＳトランジスタＭＮ２のゲート・ソース間電圧、バルク・ソース間電圧が減少することにより、転送ＭＯＳトランジスタＭＮ２の電流駆動能力が減少し、Ｌレベルの電圧増加が抑制される。一方、ＳＯＩ基板上にＳＲＡＭを形成した場合には、バルク・ソース間電圧が減少しても、転送ＭＯＳトランジスタＭＮ２の電流駆動能力は変化しない。このため、バルク上にＳＲＡＭを形成した場合と比べ、Ｌレベルの電圧は増加する。従って、ＳＯＩ基板上にＳＲＡＭを形成した場合の方が、スタティックノイズマージンが劣化する。

以上、本発明を諸実施例により詳細に説明した。

本発明によれば、第一の課題である、データ書き込み動作ができないという課題は、書き込み動作時に、選択ワード線の電圧を電源電圧ＶＤＤよりも高い電圧ＶＤＤＨにすることで、解決することができる。又、第二の課題である、スタティックノイズマージンが劣化するという課題は、読み出し動作時に、選択ワード線の電圧を電源電圧ＶＤＤよりも低くすることで解決することができる。

又、本発明は、前述した諸課題が発生した加工レベルが、例えば０．１３μｍ或いは９０ｎｍ以下においても十分課題に対応することが出来る。

図１は、実施例１におけるＳＲＡＭの回路図である。 図２は、実施例１におけるワードドライバの回路図である。 図３は、実施例１におけるＳＲＡＭの動作波形である。 図４は、実施例２におけるワードドライバの回路図である。 図５は、電圧切り替え回路の回路図である。 図６は、電圧切り替え回路の回路図である。 図７は、電圧切り替え回路の回路図である。 図８は、実施例３におけるワードドライバの回路図である。 図９は、実施例４におけるＳＲＡＭの動作波形である。 図１０は、従来のメモリセルの回路図である。 図１１は、本発明の半導体記憶装置のＭＯＳトランジスタの例の断面図を示す。 図１２は、プロセス技術としきい値ばらつきの関係を示した図である。

符号の説明

ＢＴ、ＢＢ、ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１……ビット線、Ｃ６１……容量、
ＣＯＮＴ……制御回路、ＤＥＣ……デコーダ、
ＤＩＮ、ＤＩＮ０、ＤＩＮ１……入力データ、
ＤＯＵＴ、ＤＯＵＴ０、ＤＯＵＴ１……出力データ、
ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２、ＩＮＶ５１、
ＩＮＶ５２、ＩＮＶ６１……インバータ回路、ＬＣ……レベル変換回路、
ＭＡ……メモリアレイ、ＭＣ……メモリセル、
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ２１、
ＭＮ２２、ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ５１、
ＭＮ５２、ＭＮ５３、ＭＮ５４、ＭＮ５５、ＭＮ６１……ＮＭＯＳトランジスタ、
ＭＰ１、ＭＰ２、ＭＰ１１、ＭＰ１２、ＭＰ１３、
ＭＰ２１、ＭＰ２２、ＭＰ３１、ＭＰ３２、ＭＰ５１、
ＭＰ５２、ＭＰ５３、ＭＰ５４、ＭＰ５５、ＭＰ５６、
ＭＰ５７、ＭＰ５８、ＭＰ６１、ＭＰ６２……ＰＭＯＳトランジスタ、
Ｎ０……ノード、ＮＬ、ＮＲ……メモリセルの記憶ノード、
ＮＯＰ……読み出し動作も書き込み動作も行っていない不活性状態、
ＰＥ……プリチャージ・イコライズ回路、
ＰＥＣ……プリチャージ・イコライズ回路制御信号、
ＲＥＡＤ……読み出しを行っている状態、ＳＡ……センスアンプ回路、
ＳＡＣ……センスアンプ回路制御信号、ＶＳＣ……電圧切り替え回路制御信号、
ＶＣＣ……入出力回路用の電源電圧、ＶＤＤ……電源電圧、
ＶＤＤＨ……電源電圧ＶＤＤよりも高い電圧、
ＶＤＤＬ……電源電圧ＶＤＤよりも低い電圧、ＶＳＥＬ……電圧切り替え回路、
ＶＳＳ……接地電圧、ＷＡ……ライトアンプ回路、ＷＤ……ワードドライバ、
ＷＬ、ＷＬ０、ＷＬ１……ワード線、ＷＲＩＴＥ……書き込みを行っている状態、
ＹＳ……Ｙスイッチ回路、ＹＳＲ……読み出し用Ｙスイッチ回路制御信号、
ＹＳＷ……書き込み用Ｙスイッチ回路制御信号、１０……半導体基板、２０……Ｐ型ウェル、３０……Ｎ型ウェル、２１……Ｎ型拡散層、３１……Ｐ型拡散層、２２、２３、３２……ゲート酸化膜、２４、２５、３３……ゲート電極層、２６、２７……Ｎチャネル型ＭＯＳトランジスタ、３４……Ｐチャネル型ＭＯＳトランジスタである。

Claims (8)

1. 半導体基板と、
   前記半導体基板上に、
   Ｎチャネル型の第１及び第２の転送用絶縁ゲート型電界効果型トランジスタと、Ｎチャネル型の第１及び第２の駆動用絶縁ゲート型電界効果型トランジスタと、Ｐチャネル型の第１及び第２の負荷用絶縁ゲート型電界効果型トランジスタとで構成されたスタティック型のメモリセルの複数と、
   互いに交差するワード線及びビット線の複数と、を少なくとも有し、
   前記第１及び第２の転送用絶縁ゲート型電界効果型トランジスタの各々のゲートが、前記複数のワード線の内の、一対をなすワード線の各々に接続され、
   前記第１及び前記第２の転送用絶縁ゲート型電界効果型トランジスタの各々のドレインが、前記複数のビット線の内の、一対をなすビット線の各々に接続され、
   前記第１及び前記第２の負荷用絶縁ゲート型電界効果型トランジスタの各々のソースに電源電圧の印加が可能であり、
   且つ、前記複数のワード線の内、書き込み動作時に選択されたメモリセルのワード線の電圧を前記電源電圧よりも高くすることを特徴とした半導体記憶装置。
2. 前記複数のワード線の内、読み出し動作時に選択されたメモリセルのワード線の電圧を、書き込み動作時に選択されたワード線の電圧よりも低くすることを特徴とした請求項１に記載の半導体記憶装置。
3. 前記第１及び前記第２の転送用絶縁ゲート型電界効果型トランジスタの各ゲート酸化膜の膜厚は、前記第１及び前記第２の駆動用絶縁ゲート型電界効果型トランジスタ及び、前記第１及び前記第２の負荷用絶縁ゲート型電界効果型トランジスタの各ゲート酸化膜の膜厚よりも厚いことを特徴とした請求項１に記載の半導体記憶装置。
4. 前記第１及び前記第２の転送用絶縁ゲート型電界効果型トランジスタのゲート酸化膜の膜厚は、前記第１及び前記第２の駆動用絶縁ゲート型電界効果型トランジスタ及び、前記第１及び前記第２の負荷用絶縁ゲート型電界効果型トランジスタのゲート酸化膜の膜厚よりも厚いことを特徴とした請求項２に記載の半導体記憶装置。
5. 前記電源電圧は１Ｖ以下であることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記電源電圧は１Ｖ以下であることを特徴とする請求項２に記載の半導体記憶装置。
7. 前記電源電圧は１Ｖ以下であることを特徴とする請求項３に記載の半導体記憶装置。
8. 前記電源電圧は１Ｖ以下であることを特徴とする請求項４に記載の半導体記憶装置。

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