JP2011108347A - 半導体装置 - Google Patents

Abstract

【課題】周辺回路に供給される電源電圧が変化しても、メモリセルの動作マージンを適切な値に調整することができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。
【選択図】図１

Description

本発明は、ＳＲＡＭ（Static Random Access Memory）が搭載された半導体装置に関する。

特許文献１には、スタティックノイズマージンを確保するために、周辺回路に供給されるコア電源電圧よりも高い電圧をメモリセルの電源電圧として用いた半導体装置が記載されている。図１２、１３に、特許文献１に記載の半導体装置の構成を示す。

図１２に示す例では、メモリセルアレイ３０に供給される電源電圧Ｖｄｄｍは昇圧回路２１により生成されている。昇圧回路２１は、メモリセル周辺回路２５に供給されるコア電源電圧Ｖｄｄを用いて、当該コア電源電圧Ｖｄｄよりも高い電源電圧Ｖｄｄｍを生成している。

図１３に示す例では、メモリセルアレイ３０に供給される電源電圧Ｖｄｄｍは降圧回路２２により生成されている。降圧回路２２は、ＩＯ高圧用電源電圧Ｖｄｄｉｏを用いて、当該ＩＯ高圧用電源電圧Ｖｄｄｉｏよりも低い電圧で、かつ、コア電源電圧Ｖｄｄよりも高い電源電圧Ｖｄｄｍを生成している。

近年、アプリケーションの種類によっては、周辺回路に供給されるコア電源電圧を変更する場合がある。コア電源電圧Ｖｄｄが変化すると、メモリセルの性能を示すスタティックノイズマージンやライトマージン等の動作マージンが変化し、最適な値にならないおそれがある。

特許文献１では、電源電圧Ｖｄｄｍがコア電源電圧Ｖｄｄよりも高い電圧としてスタティックノイズマージンを確保することが記載されているものの、コア電源電圧Ｖｄｄが変化した場合にメモリセルの動作マージンが変化することについては考慮されていない。

特開２００８−１３５１６９号公報

このように、特許文献１に記載の半導体装置では、コア電源電圧が変化した場合に、メモリセルの動作マージンを適切な値に調整することができないという問題があった。

本発明の一態様に係る半導体装置は、メモリセルと周辺回路とを有するＳＲＡＭと、前記周辺回路に供給される第１電源電圧の変化に応じて、当該第１電源電圧のα倍（α＞１）のメモリセル電圧を生成し、前記メモリセルに供給するメモリセル電圧生成部とを備えるものである。

これにより、周辺回路に供給される電源電圧が変化したとしても、メモリセルに供給されるメモリセル電源電圧を常に電源電圧のα倍に保つことができる。このため、電源電圧とメモリセル電圧の比率αの変化によるメモリセルの動作マージンの変化を抑制することができ、メモリセルの動作マージンを適切な値に調整することができる。

本発明によれば、周辺回路に供給される電源電圧が変化しても、メモリセルの動作マージンを適切な値に調整することができる半導体装置を提供することができる。

実施の形態１に係る半導体装置の構成を示す図である。 実施の形態１に係る半導体装置におけるＳＲＡＭの構成を示す図である。 実施の形態１に係る半導体装置におけるＳＲＡＭセルの構成を示す図である。 実施の形態１に係る半導体装置におけるメモリセル電圧生成部の構成を示す図である。 実施の形態１に係る半導体装置のメモリセルを構成するインバータのリード動作時の入出力伝達特性の例を示す図である。 実施の形態１に係る半導体装置のメモリセルを構成するインバータのライト動作時の入出力伝達特性の例を示す図である。 α（＝ＶＭＭ／ＶＤＤ）に対する動作マージンの変化を示す図である。 実施の形態２に係る半導体装置の構成を示す図である。 実施の形態３に係る半導体装置に用いられるメモリセル電圧生成部の構成を示す図である。 実施の形態４に係る半導体装置に用いられるメモリセル電圧生成部の構成を示す図である。 本発明に係る半導体装置に用いられるＳＲＡＭセルの他の例を示す図である。 特許文献１に記載の半導体装置の構成を示す図である。 特許文献１に記載の半導体装置の構成を示す図である。

実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１〜４を参照して説明する。図１は、本実施の形態に係る半導体装置１００の構成を模式的に示す図である。図１に示すように、半導体装置１００は、ＳＲＡＭ（Static Random Access Memory）２００、メモリセル電圧生成部３００、ロジック回路４００を備えている。ＳＲＡＭ２００は、メモリセルアレイ２０１、周辺回路２０２を有する。

半導体装置１００の周縁部には、コア電源ブロック１０、Ｉ／Ｏブロック２０、Ｉ／Ｏ電源ブロック３０が形成されている。コア電源ブロック１０は、半導体装置１００の外部から入力されるコア電源電圧ＶＤＤを、ロジック回路４００、周辺回路２０２、メモリセル電圧生成部３００に供給するために設けられている。

Ｉ／Ｏブロック２０は、ＳＲＡＭ２００やロジック回路４００等に入出力される各種の信号を入出力するために設けられている。Ｉ／Ｏ電源ブロック３０は、外部から供給されるＩ／Ｏ電源電圧ＶＣＣをＩ／Ｏブロック２０やメモリセル電圧生成部３００に供給するために設けられている。一般的に、Ｉ／Ｏ電源電圧ＶＣＣは、コア電源電圧ＶＤＤよりも高い。

ここで、図２、３を参照して、ＳＲＡＭ２００の構成について詳細に説明する。図２は、ＳＲＡＭ２００の構成の一例を示す図である。図３は、メモリセルアレイ２０１のうちの１つのＳＲＡＭセル２２０の構成の一例を示す回路図である。

図２に示すように、ＳＲＡＭ２００のメモリセルアレイ２０１は、ワード線ＷＬ０〜ＷＬｉ、ビット線（Ｔｒｕｅビット線：ＢＬ０〜ＢＬｊ、Ｂａｒビット線：／ＢＬ０〜／ＢＬｊ）、ＳＲＡＭセル２２０を有している。ワード線ＷＬ０〜ＷＬｉは、図２中の左右方向に延設されており、互いに平行に配置されている。

ビット線ＢＬ０〜ＢＬｊ、／ＢＬ０〜／ＢＬｊは、図２中の上下方向に延設されており、互いに平行に配置されている。ワード線ＷＬ０〜ＷＬｉとビット線ＢＬ０〜ＢＬｊ、／ＢＬ０〜／ＢＬｊは、交差するように配置されている。

複数のＳＲＡＭセル２２０は、マトリクス状に配置されている。ＳＲＡＭセル２２０は、ワード線ＷＬ０〜ＷＬｉのいずれか、及び、ビット線対ＢＬ０−／ＢＬ０〜ＢＬｊ−／ＢＬｊのいずれかにそれぞれ接続されている。ＳＲＡＭセル２２０には、メモリセル電圧ＶＭＭがメモリセル電圧生成部３００から供給される。これについては、後に詳述する。

メモリセルアレイ２０１は、制御回路２０３、アドレスバッファ２０４、Ｘ−デコーダ及びワード線ドライバ２０５、Ｙ−デコーダ２０６、Ｙ−セレクトスイッチ２０７、プリチャージ回路２０８、ライトデータバッファ２０９、ライトドライバ２１０、センスアンプ２１１、出力バッファ２１２を有している。

制御回路２０３は、ＳＲＡＭ２００の全体の制御を行う。例えば、制御回路２０３は、内部クロックを発生したり、ライト動作とリード動作の切り替えを行う。アドレスバッファ２０４は、外部から入力されるアドレス信号に基づいてＸアドレス信号及びＹアドレス信号を生成し、生成したこれらの信号をそれぞれＸ−デコーダ及びワード線ドライバ２０５、Ｙ−デコーダ２０６に与える。

Ｘ−デコーダ及びワード線ドライバ２０５は、Ｘアドレス信号に応じてメモリセルアレイ２０１のＸアドレスを指定し、任意のワード線ＷＬ０〜ＷＬｉを選択する。Ｙ−デコーダ２０６は、Ｙアドレス信号に応じてメモリセルアレイ２０１のＹアドレスを指定して、Ｙ−セレクトスイッチ２０７に指定信号を供給する。Ｙ−セレクトスイッチ２０７は、指定信号に応じて任意のビット線対ＢＬ０−／ＢＬ０〜ＢＬｊ−／ＢＬｊを選択する。

プリチャージ回路２０８は、ビット線ＢＬ０〜ＢＬｊ、／ＢＬ０〜／ＢＬｊをプリチャージする。ライトデータバッファ２０９は、ＳＲＡＭセル２２０に対して書き込むべきデータを保持し、ライトドライバ２１０に供給する。ライトドライバ２１０は、選択されたＳＲＡＭセル２２０にデータを書き込む。

センスアンプ２１１は、Ｘ−デコーダ及びワード線ドライバ２０５、Ｙ−デコーダ２０６によって選択されたＳＲＡＭセル２２０から読み出されたデータをセンスして増幅する。出力バッファ２１２は、センスアンプ２１１により増幅されたデータを保持する。周辺回路２０２には、コア電源電圧ＶＤＤが供給される。メモリセルアレイ２０１を構成する各部は、メモリセル電圧ＶＭＭにより動作する。

図３を参照して、ＳＲＡＭセル２２０の構成について説明する。図３に示すように、ＳＲＡＭセル２２０は、ＰＭＯＳよりなるロードトランジスタＭＰ４１、ＭＰ４２、ＮＭＯＳよりなるドライブトランジスタＭＮ４１、ＭＮ４２、ＮＭＯＳよりなるアクセストランジスタＭＮ４３、ＭＮ４４で構成されている。

ロードトランジスタＭＰ４１とドライブトランジスタＭＮ４１とがインバータＩＮＶ４１を構成している。ロードトランジスタＭＰ４２とドライブトランジスタＭＮ４２とがインバータＩＮＶ４２を構成している。

ロードトランジスタＭＰ４１のゲートは、ドライブトランジスタＭＮ４１のゲートに接続されている。ロードトランジスタＭＰ４１のドレインは、ドライブトランジスタＭＮ４１のドレインに接続されている。ロードトランジスタＭＰ４１とドライブトランジスタＭＮ４１の接続点を接点Ａとする。

ロードトランジスタＭＰ４２のゲートは、ドライブトランジスタＭＮ４２ゲートに接続されている。ロードトランジスタＭＰ４２のドレインは、ドライブトランジスタＭＮ４２のドレインに接続されている。ロードトランジスタＭＰ４２とドライブトランジスタＭＮ４２の接続点を接点Ｂとする。

接点Ａは、ロードトランジスタＭＰ４２とドライブトランジスタＭＮ４２のゲートに接続されている。接点Ｂは、ロードトランジスタＭＰ４１とドライブトランジスタＭＮ４１のゲートに接続されている。これにより、フリップフロップが構成される。このフリップフロップが、データの記憶保持を行う。

アクセストランジスタＭＮ４３のソースはＴｒｕｅビット線ＢＬに接続され、ドレインは接点Ａに接続され、ゲートはワード線ＷＬに接続されている。アクセストランジスタＭＮ４４のソースはＢａｒビット線／ＢＬに接続され、ドレインは接点Ｂに接続され、ゲートはワード線ＷＬに接続されている。

ここで、図４を参照して、メモリセル電圧生成部３００の構成について説明する。図４は、半導体装置１００におけるメモリセル電圧生成部の構成の一例を示す図である。メモリセル電圧生成部３００はメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給する。

メモリセル電圧生成部３００は、第２電源電圧であるＩ／Ｏ電源電圧ＶＣＣを電源とし、第１電源電圧であるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成するように構成されている。

メモリセル電圧生成部３００は、抵抗回路、第１差動増幅器、第１能動素子を有している。抵抗回路は、（α―１）：１の抵抗比の直列に接続された２つの抵抗素子を有する。図４に示す例では、第１抵抗素子として抵抗Ｒ１１が設けられており、第２抵抗素子としてが設けられている。

第１差動増幅器は、第１電源電圧であるコア電源電圧ＶＤＤを第１参照電圧とし、抵抗回路の２つの抵抗Ｒ１１、Ｒ１２の間の電圧を第２参照電圧として、第１参照電圧と第２参照電圧との電圧差がなくなるように動作する。

第１差動増幅器は、ＰＭＯＳよりなるＭＰ２１、ＭＰ２２、ＮＭＯＳよりなるＭＮ２１、ＭＮ２２、ＭＮ２３を有している。ＭＰ２１、ＭＰ２２のソースには、Ｉ／Ｏ電源電圧ＶＣＣが供給されている。ＭＰ２１のゲートとＭＰ２２のゲートとは接続されている。ＭＰ２１とＭＰ２２のゲートの接続点と、ＭＰ２２のドレインとが接続されている。

ＭＰ２１のドレインにはＭＮ２１のドレインが接続されており、ＭＰ２２のドレインにはＭＮ２２のドレインが接続されている。ＭＮ２１のゲートには、第１参照電圧としてコア電源電圧ＶＤＤが供給されている。また、ＭＮ２１、ＭＮ２２のソースには、ＭＮ２３が接続されている。ＭＮ２３のゲートには、Ｉ／Ｏ電源電圧ＶＣＣが供給されている。

ＭＰ２１とＭＮ２１との接続点には、第１能動素子であるＰＭＯＳからなるＭＰ２３のゲートが接続されている。ＭＰ２３のソースには、第２電源電圧であるＩ／Ｏ電源電圧ＶＣＣが供給されている。ＭＰ２３のドレインには、抵抗Ｒ１１、Ｒ１２が直列に接続されている。ＭＰ２３は、第１差動増幅器の出力に応じて負荷が変化するものである。ＭＰ２３と抵抗Ｒ１１との接続点を接点Ｎ２１とする。抵抗Ｒ１２の他端は接地されている。

抵抗Ｒ１１と抵抗Ｒ１２との間の接続点を接点Ｎ２２とする。接点Ｎ２２は、ＭＮ２２のゲートに接続されている。すなわち、ＭＮ２２のゲートには、第２参照電圧として２つの抵抗Ｒ１１、Ｒ１２の間の電圧が供給されている。ここで、Ｒ１１＝（α−１）Ｒとし、Ｒ１２＝Ｒとする。抵抗Ｒ１１、Ｒ１２が抵抗回路を構成する。抵抗Ｒ１１、Ｒ１２は、抵抗値や当該抵抗を流れる電流の値、面積等を考慮して、ポリシリコン、拡散層又はウェルのいずれかで形成することができる。

抵抗Ｒ１１とＲ１２とにより、接点Ｎ２１の電位はα倍のコア電源電圧ＶＤＤ（αＶＤＤ）となる。また、接点Ｎ２２の電位は、コア電源電圧ＶＤＤと等しくなる。ＭＮ２２のゲートは接点Ｎ２２と接続されており、コア電源電圧ＶＤＤが供給されている。

抵抗回路と１能動素子ＭＰ２３との間の電圧αＶＤＤは、メモリセル電圧ＶＭＭとして、バッファ回路を介して出力される。バッファ回路は、第２差動増幅器と、第２能動素子とを備える。第２差動増幅器は、抵抗回路と第１能動素子ＭＰ２３との間の電圧を第３参照電圧とし、出力されるメモリセル電圧を第４参照電圧として、第３参照電圧と第４参照電圧との電圧差がなくなるように動作する。

第２差動増幅器は、ＰＭＯＳからなるＭＰ２４、ＭＰ２５、ＮＭＯＳからなるＭＮ２４、ＭＮ２５、ＭＮ２６を有している。ＭＰ２４、ＭＰ２５のソースには、Ｉ／Ｏ電源電圧ＶＣＣが供給されている。ＭＰ２４のゲートとＭＰ２５のゲートとは接続されている。ＭＰ２４とＭＰ２５のゲートの接続点と、ＭＰ２５のドレインとが接続されている。

ＭＰ２４のドレインにはＭＮ２４のドレインが接続されており、ＭＰ２５のドレインにはＭＮ２５のドレインが接続されている。ＭＮ２４のゲートには、第３参照電圧として抵抗回路と第１能動素子ＭＰ２３との間の電圧αＶＤＤが供給されている。また、ＭＮ２４、ＭＮ２５のソースには、ＭＮ２６が接続されている。ＭＮ２６のゲートにはＩ／Ｏ電源電圧ＶＣＣが供給されている。

ＭＰ２４とＭＮ２４との接続点には、第２能動素子であるＰＭＯＳからなるＭＰ２６のゲートが接続されている。ＭＰ２６のソースには、第２電源電圧であるＩ／Ｏ電源電圧ＶＣＣが供給されている。ＭＰ２６は、コア電源電圧ＶＤＤのα倍のαＶＤＤをメモリセル電圧ＶＭＭとして出力する。ＭＰ２６は、第２差動増幅器の出力に応じて負荷が変化するものである。また、ＭＮ２５のゲートには、出力されるメモリセル電圧ＶＭＭ（αＶＤＤ）が第４参照電圧として供給されている。第２差動増幅器は、第３参照電圧と第４参照電圧との電圧差がなくなるように動作する。

上記のような回路構成にすることにより、Ｉ／Ｏ電源電圧ＶＣＣの変化に係わらず、メモリセル電圧ＶＭＭを常にコア電源電圧ＶＤＤのα倍に保つことができる。例えば、Ｉ／Ｏ電源電圧ＶＣＣが２．５Ｖ±０．２Ｖ、コア電源電圧ＶＤＤが１．０Ｖ±０．１Ｖ、α＝１．２の場合、ＶＣＣが２．７Ｖや２．３Ｖに振れてもＶＭＭ＝１．２ＶＤＤとなる。また、αは抵抗Ｒ１１とＲ１２との抵抗比で決まるため、Ｉ／Ｏ電源電圧ＶＣＣやコア電源電圧ＶＤＤの変化には影響されない。

本実施の形態に係る半導体装置１００の動作マージンについて図５〜７を参照して説明する。図５はリード時のインバータＩＮＶ４１、４２の入出力伝達特性を示しており、図６はライト時のインバータＩＮＶ４１、４２の入出力伝達特性を示している。なお、入出力伝達特性とは、ＩＮＶ４１では接点Ｂを入力としたときの接点Ａの出力であり、インバータＩＮＶ４２では接点Ａを入力としたときの接点Ｂの出力である。

図５、６において、横軸は接点Ａの電圧を表しており、縦軸は接点Ｂの電圧を表している。また、点線がαが１．０のとき、実線がαが１．２のとき、一点鎖線がαが１．４のときの入出力伝達特性をそれぞれ示している。なお、図５、６において、コア電源電圧ＶＤＤは１．０Ｖであるものとする。

ＳＲＡＭ２００の性能を表す指標には、メモリデータの安定性を示すスタティックノイズマージン（Static Noise Margin：ＳＮＭ）、ライト時の性能を決定するライトマージン（Write Margin：ＷＭ）がある。リード時の２つのインバータＩＮＶ４１、ＩＮＶ４２の特性カーブの内接正方形の一辺の長さからＳＮＭがわかる。

図５に示すように、リード動作やライト動作の開始時には、ワード線ＷＬ及びビット線ＢＬ、／ＢＬの電圧はほぼＶＤＤになっている。このとき、ＳＮＭが最も小さくなる。

図５から分かるように、α（＝ＶＭＭ／ＶＤＤ）を１．０から１．４に上げることにより、２つのインバータＩＮＶ４１、４２の特性カーブで囲まれた領域が広がる。すなわち、メモリセル電圧ＶＭＭをコア電源電圧ＶＤＤよりも大きくするにつれて、内接正方形の一辺の長さを長くすることが可能となる。これにより、ＳＮＭを改善することができる。

一方、ＳＲＡＭセル２２０のＷＭは、ビット線対（ＢＬ、／ＢＬ）の一方を接地電位（０．０Ｖ）にした状態、すなわち、"１"書込み時の、２つのインバータＩＮＶ４１、ＩＮＶ４２の特性カーブ間に接する最小の正方形の一辺長で定義される。

図６から分かるように、ＶＭＭ＝１．２Ｖ（α＝１．２）のほうが、ＶＭＭ＝１．０Ｖ（α＝１．０）より、ＷＭは小さくなる。すなわち、ＳＮＭの場合とは逆に、ＷＭはα（メモリセル電圧ＶＭＭ）を大きくするほど小さくなる。

メモリセル電圧ＶＭＭ（α）が大きくなると、図３に示すＭＰ４２の電流能力は上がるが、ＭＮ４４の電流能力は変化しない。このため、図６のＩＮＶ４２の特性のＹ軸との交点の電圧（図３のＭＰ４２とＭＮ４４の電流能力比で決まる電圧）が持ち上がる。その結果、ＩＮＶ４１とＩＮＶ４２の特性カーブが接近して、ＷＭ（内接正方形の一辺長）が小さくなるからである。

コア電源電圧ＶＤＤが０．８Ｖ、１．０Ｖ、１．２Ｖの場合の、αの変化に対するＳＮＭとＷＭの変化の様子を図７に示す。図７から分かるように、ＳＮＭはαが大きくなるほど大きくなり、ＷＭはαが大きくなるほど小さくなる。また、ＳＮＭとＷＭとが等しくなるαが必ず存在することが分かる。

図７に示す例では、α＝１．２のときに、ＳＮＭとＷＭとが略等しい値となる。ＳＲＡＭセル２２０の動作マージンは、ＳＮＭ又はＷＭの小さいほうで決まる。従って、ＳＲＡＭセル２２０の動作マージンを最大にするためには、ＳＮＭとＷＭともに同程度の値にする必要がある。

図７に示すように、コア電源電圧ＶＤＤを変化させた場合、ＳＮＭ・ＷＭともに縦方向に同じように変化する。このため、ＳＮＭとＷＭの交点のαの値は、ほとんど変化しない。すなわち、α（＝ＶＭＭ／ＶＤＤ）を最適値に設定しておけば、コア電源電圧ＶＤＤが変化した場合でも常にＳＮＭとＷＭとを略等しい値にすることができる。図７に示す例では、α＝１．２に設定することにより、ＳＮＭとＷＭとを略同じ値にすることができる。

特許文献１では、コア電源電圧Ｖｄｄが変化した場合にメモリセルの動作マージンが変化することについては考慮されていなかった。従って、スタティックノイズマージンを確保するために、例えば、コア電源電圧ＶＤＤに固定値ΔＶを加算して、メモリセル電圧ＶＭＭをコア電源電圧ＶＤＤよりも高い電圧としていたことが考えられる。

この場合、例えば、ＶＤＤ１＝１．０Ｖとし、加算する固定値ΔＶを０．２Ｖとすると、
α１＝（ＶＤＤ１＋ΔＶ）／ＶＤＤ１＝１．２／１．０＝１．２
となる。この場合には、ＳＮＭとＷＭとが略等しい値となっている。

しかし、コア電源電圧ＶＤＤが変化してＶＤＤ２＝０．８Ｖになったとすると、固定値０．２Ｖは変化しないため、
α２＝（ＶＤＤ２＋ΔＶ）／ＶＤＤ２＝１．０／０．８＝１．２５
となる。この場合、α１のときよりもＷＭが低くなってしまう。このように、コア電源電圧ＶＤＤが変化すると、αの値が変化し、ＳＲＡＭセル２２０の動作マージンが低減してしまうという問題がある。

しかしながら、本発明によれば、メモリセル電圧ＶＭＭをコア電源電圧ＶＤＤの変化に応じて、常にコア電源電圧ＶＤＤのα倍に保つことができる。これにより、コア電源電圧ＶＤＤが変化しても、ＳＲＡＭセル２２０の動作マージンを適切な値に調整することが可能となる。

また、メモリセル電圧生成部３００では、コア電源電圧ＶＤＤよりも高いＩ／Ｏ電源電圧ＶＣＣを降圧して、α倍のＶＤＤであるメモリセル電圧ＶＭＭを生成している。このように、昇圧回路を用いずにメモリセル電圧ＶＭＭを生成することができるため、回路の複雑化、面積の増大、消費電力の増大等を抑制することが可能である。

実施の形態２．
本発明の実施の形態２に係る半導体装置について、図８を参照して説明する。図８は、本実施の形態に係る半導体装置１０１の構成を示す図である。図８において、図１を同一の構成要素には同一の符号を付し、説明を省略する。

本実施の形態に係る半導体装置１０１は、複数のＳＲＡＭ２００を有している。図８に示す例では、２つのＳＲＡＭ２００が設けられている。実施の形態１と同様に、メモリセル電圧生成部３００は、コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成する。

半導体装置半導体装置１０１では、１つのメモリセル電圧生成部３００で生成されたメモリセル電圧ＶＭＭが複数のＳＲＡＭ２００の電源として用いられる。このようにすることで、上述と同様に、コア電源電圧ＶＤＤが変化したとしても適切な動作マージンを確保することができると共に、半導体装置のチップ面積を削減することが可能となる。

実施の形態３．
本発明の実施の形態３に係る半導体装置について、図９を参照して説明する。図９は、本実施の形態に係る半導体装置に用いられるメモリセル電圧生成部３０１の構成を示す図である。メモリセル電圧生成部３０１は、図１や図８に示すメモリセル電圧生成部３００の代わりに用いられるものである。図９において、図４と同一の構成要素には同一の符号を付し、説明を省略する。

図９に示すメモリセル電圧生成部３０１において、図４に示すメモリセル電圧生成部３００と異なる点は、抵抗Ｒ１１、Ｒ１２からなる抵抗回路に、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１２が付加されている点である。すなわち、図９に示す例では、第１抵抗素子は抵抗Ｒ１１とＭＰ１１を含み、第２抵抗素子は抵抗Ｒ１２とＭＮ１２を含む。

ＭＰ１１、ＭＮ１２は、ＳＲＡＭセル２２０を構成するＰＭＯＳ、ＮＭＯＳと略同一のトランジスタである。すなわち、ＭＰ１１は、ＳＲＡＭセル２２０を構成するＰＭＯＳと同じ不純物が注入されている。また、ＭＮ１２には、ＳＲＡＭセル２２０を構成するＮＭＯＳと同じ不純物が注入されている。例えば、ＭＰ１１、ＭＮ１２は、ＳＲＡＭセル２２０と同時に製造される。

接点Ｎ２１にはＭＰ１１のソースが接続されており、ＭＰ１１のドレインには抵抗Ｒ１１の一端が接続されている。ＭＰ１１のゲートはＧＮＤに接続されている。このため、ＭＰ１１は常時ＯＮ状態となっている。この常時オン状態でのＭＰ１１のソース・ドレイン間抵抗をＲ１１Ｐとする。

また、抵抗Ｒ１２の一端にはＭＮ１２のドレインが接続されており、ＭＮ１２のソースは接地されている。ＭＮ１２のゲートは、コア電源電圧ＶＤＤに接続されている。このため、ＭＮ１２は常時オン状態となっている。この常時オン状態でのＭＮ１２のソース・ドレイン間抵抗をＲ１２Ｎとする。

比抵抗回路は、Ｒ１１＋Ｒ１１Ｐ＝（α−１）×（Ｒ１２＋Ｒ１２Ｎ）となるように各抵抗値が設定されている。これにより、実施の形態１と同様の効果が得られる。さらに、本実施の形態では、抵抗回路にＳＲＡＭセル２２０のトランジスタと略同一のトランジスタが付加されている。このため、製造工程において、ＳＲＡＭセル２２０のトランジスタ特性がばらついた場合には、抵抗回路の抵抗値もこれに追随し、αの値を補正する効果が得られる。

実施の形態４．
本発明の実施の形態４に係る半導体装置の構成について、図１０を参照して説明する。図１０は、本実施の形態に係る半導体装置において用いられるメモリセル電圧生成部３０２の構成を示す図である。メモリセル電圧生成部３０２は、図１や図８に示すメモリセル電圧生成部３００の代わりに用いられるものである。図１０において、図４と同一の構成要素には同一の符号を付し、説明を省略する。

図１０に示すメモリセル電圧生成部３０２において、図４に示すメモリセル電圧生成部３００と異なる点は、昇圧回路３０３が設けられている点である。昇圧回路３０３は、第１電源電圧であるコア電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰＰを生成する。メモリセル電圧生成部３０２では、第２電源電圧として図４のＩ／Ｏ電源電圧ＶＣＣの代わりに昇圧電圧ＶＰＰを用いる。

メモリセル電圧生成部３０２は、昇圧電圧ＶＰＰを用いてメモリセル電圧ＶＭＭを生成する。このような場合でも、実施の形態１と同様に、コア電源電圧ＶＤＤが変化したとしても、ＳＲＡＭセル２２０の動作マージンを適切な値に調整することが可能となる。

以上説明したように、本発明によれば、ＳＮＭとＷＭとが略等しい値になるようにα（＝ＶＭＭ／ＶＤＤ）を設定しておけば、Ｉ／Ｏ電源電圧ＶＣＣやＶＤＤが変化した場合でも、最適なＳＲＡＭセル２２０の動作マージンを保つことができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の例では、シングルポートタイプのＳＲＡＭセル２２０の例を示したが、これに限定されるものではない。例えば、図１１に示すように、デュアルポートタイプのＳＲＡＭセル２２０に本発明を適用することも可能である。

また、メモリセル電圧生成部３００の抵抗Ｒ１１、Ｒ１２の代わりに常時ＯＮ状態のトランジスタを用いることも可能である。この場合、ＰＭＯＳ又はＮＭＯＳの同じタイプのトランジスタを用いることが好ましい。これにより、回路構成の複雑化を抑制することができる。

１０ コア電源ブロック
２０ Ｉ／Ｏブロック
３０ Ｉ／Ｏ電源ブロック
１００ 半導体装置
２００ ＳＲＡＭ
２０１ メモリセルアレイ
２０２ 周辺回路
２０３ 制御回路
２０４ アドレスバッファ
２０５ Ｘ−デコーダ及びワード線ドライバ
２０６ Ｙ−デコーダ
２０７ Ｙ−セレクトスイッチ
２０８ プリチャージ回路
２０９ ライトデータバッファ
２１０ ライトドライバ
２１１ センスアンプ
２１２ 出力バッファ
２２０ ＳＲＡＭセル
３００ メモリセル電圧生成部
３０３ 昇圧回路
４００ ロジック回路
ＶＤＤ コア電源電圧
ＶＣＣ Ｉ／Ｏ電源電圧
ＶＭＭ メモリセル電圧

Claims (8)

1. メモリセルと周辺回路とを有するＳＲＡＭと、
   前記周辺回路に供給される第１電源電圧の変化に応じて、当該第１電源電圧のα倍（α＞１）のメモリセル電圧を生成し、前記メモリセルに供給するメモリセル電圧生成部と、
   を備える半導体装置。
2. 前記メモリセル電圧生成部は、第２電源電圧が印加され、
   直列に接続された第１抵抗素子、第２抵抗素子を有し、当該第１抵抗素子と第２抵抗素子の抵抗比が（α−１）：１である抵抗回路と、
   前記第１電源電圧を第１参照電圧とし、前記第１抵抗素子と前記第２抵抗素子との間の電圧を第２参照電圧として、前記第１参照電圧と前記第２参照電圧との電圧差がなくなるように動作する第１差動増幅器と、
   一端に前記第２電源電圧が供給され、他端に前記抵抗回路が接続され、前記第１差動増幅器の出力に応じて負荷が変化する第１能動素子と、
   を備え、
   前記抵抗回路と前記第１能動素子との間の電圧を前記メモリセル電圧として、バッファ回路を介して出力することを特徴とする請求項１に記載の半導体装置。
3. 前記バッファ回路は、
   前記抵抗回路と前記第１能動素子との間の電圧を第３参照電圧とし、出力される前記メモリセル電圧を第４参照電圧として、前記第３参照電圧と前記第４参照電圧との電圧差がなくなるように動作する第２差動増幅器と、
   一端に前記第２電源電圧が供給され、他端から前記メモリセル電圧を出力する、前記第２差増増幅器の出力に応じて負荷が変化する第２能動素子と、
   を備える請求項２に記載の半導体装置。
4. 前記第１抵抗素子及び前記第２抵抗素子は、ポリシリコン、拡散層又はウェルのいずれかで形成されることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記第１抵抗素子及び前記第２抵抗素子は、常時オン状態のトランジスタで形成されることを特徴とする請求項２又は３に記載の半導体装置。
6. 前記第１抵抗素子及び前記第２抵抗素子は、前記メモリセルと略同一のトランジスタを有することを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
7. 前記メモリセル電圧生成部は、前記第２電源電圧としてＩ／Ｏ電源を用いることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記メモリセル電圧生成部は、
   前記第１電源電圧を昇圧し、前記第２電源電圧を生成する昇圧回路を備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。

Images