JP4280060B2 - ワードライン駆動回路 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子に適用されるワードライン駆動回路に係り、特に、プリチャージ状態でメインワードラインドライバ信号をフロートさせ、隣接した電源配線との抵抗性連結による待機電流増加を抑制してメモリ収率(yield)を改善させることが可能なワードライン駆動回路に関する。
【０００２】
【従来の技術】
一般に、メモリセルは、マトリックス方式で配列され、ワードライン信号によって一つずつイネーブルされる。すなわち、外部からアクティブコマンドが入力されると、該当するアドレスのワードラインがイネーブルされる。通常、ワードラインをイネーブルさせるために階層的(hierachical)駆動方式を使用するが、例えば図１のように６４個のメインワードラインドライバＨＢＭＷＢ＜０：６３＞信号と８個のドライバＨＡＭＷＢ＜０：７＞信号を入力とし、メモリセルアレイ内のワードライン駆動回路でデコードして５１２個のワードラインのいずれか一つをイネーブルさせる。
【０００３】
図２のような従来のメインワードラインドライバ回路は、２つのＰＭＯＳトランジスタＭＰ１及びＭＰ２、直列に連結された３つのＮＭＯＳトランジスタＭＮ１、ＭＮ２及びＭＮ３、及び２つのインバータＩＶ１及びＩＶ２からなるが、これを制御する回路は図３に示されている。次に、図３を参照して従来のメインワードラインドライバの動作を説明する。
【０００４】
アクティブコマンド入力時にインアクティブ信号ＩＮＡＣＴＶ１及びＩＮＡＣＴＶ２がハイ状態になり、ブロック選択信号ＢＬＫＳＥＬがハイ状態になると、図３のＡＮＤゲートＡｌの出力信号ＭＷＰＲＥＢはハイ状態になってプリチャージが解除される。また、アドレスＡ３、４、５をデコードした信号Ｘ３４５＜０：７＞、アドレスＡ６、７、８をデコードした信号Ｘ６７８＜０：７＞及びアドレスＡ９、１０、１１、１２をデコードした信号Ｘ９１０１１１２が全てハイ状態になるので、図２のＰＭＯＳトランジスタＭＰ１がターンオフされ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３がターンオンされる。したがって、インバータＩＶ２の出力であるメインワードライン駆動信号ＨＢＭＷＢがロー状態にイネーブルされる。以後、プリチャージコマンド入力時に前記デコード信号Ｘ３４５、Ｘ６７８、Ｘ９１０１１１２をロー状態にディスエーブルさせた後、出力信号ＭＷＰＲＥＢがロー状態になると、メインワードライン駆動信号ＨＢＭＷＢがハイ状態にプリチャージされる。その後、メインワードライン駆動信号はプリチャージされた状態でハイ状態を維持する。
【０００５】
一方、図５に示すように、メインワードライン駆動信号用配線の間に電源配線を配置する場合、電源線配置強化によって電圧降下が減少してメモリ動作速度が改善される。通常、ＤＲＡＭの場合、ｔＲＣＤ特性を約２ｎｓ程度改善させることができる。
【０００６】
ところが、工程上の問題でメインワードライン駆動信号用配線と電源配線との間に抵抗性連結が発生する場合、該当ワードラインドライバ信号を冗長メインワードライン駆動信号ＲＨＢＭＷＢ＜０＞で代置しても、図５の「Ａ」での如くプリチャージ状態のＨＢＭＷＢ＜１＞の電圧レベルであるＶＰＰと電源配線ＶＤＤ間の抵抗性連結によって内部発生電源としてのＶＰＰレベルの低下が発生する。一般に、ＶＰＰは４Ｖ、ＶＤＤは３Ｖの値を有する。この場合、低くなったＶＰＰ電源レベルを高めるためにＶＰＰレベルセンサ及びポンプ回路が動作してプリチャージ状態の場合でも、多くの電流が流れて収率低下に大きい影響を及ぼす。
【０００７】
本発明に関連し、公開された発明に関する特許公報及び/または文献は次のとおりである。
【０００８】
U.S. Pat. No. 5,864,508は、発明の名称を “Dynamic Random-Access Memory with High-Speed Word-Line Driver Circuit”にして1999年1月26日付けで特許登録された。
【０００９】
U.S. Pat. No. 5,406,526は、発明の名称を “Dynamic Random Access Memory Device Having Sense Amplifier Arrays Selectively Activated When Associated Memory Cell Sub-Arrays are Accessed” にして1995年4月11日付けで特許登録された。
【００１０】
U.S. Pub. No. 2002/0054530 A1は、発明の名称を “Method and Apparatus for Refreshing Semiconductor Memory” にして 2002年 5月 9日付けで公開された。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は、隣接した電源配線との連結が発生した場合、メインワードラインドライバ信号を冗長メインワードラインドライバ信号で代置し、該当するメインワードラインドライバ信号をフロートさせ、プリチャージ状態における電流増加を抑制することが可能なメインワードラインドライバ回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るワードライン駆動回路は、ドライバ信号、メインワードラインプリチャージ制御信号、ブロック選択信号、第１、第２、第３制御信号を出力する制御回路と、前記ブロック選択信号を遅延させるための遅延回路と、電源と第１ノードとの間に接続され、前記メインワードラインプリチャージ制御信号に応じてターンオンされる第１ＰＭＯＳトランジスタと、前記第1ノードと接地との間に直列に接続され、前記第１、第２及び第３制御信号にそれぞれ応答してターンオンまたはターンオフされる第１、第２及び第３ＮＭＯＳトランジスタと、前記電源と出力ノードとの間に接続されるプルアップトランジスタと、前記出力ノードと接地との間に接続されるプルダウントランジスタと、前記プルダウントランジスタのゲート端子と前記第１ノードとの間に接続されたインバータと、前記第１ＰＭＯＳトランジスタに並列に接続され、ゲート端子が前記プルダウントランジスタのゲート端子に接続される第２ＰＭＯＳトランジスタと、前記遅延回路の出力信号と前記第１ノードの電位を論理組合せして前記プルアップトランジスタのゲート端子に提供するためのＮＡＮＤゲートとを含んでなる。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【００１４】
図６は本発明に係るメインワードラインドライバ駆動回路図であって、その構成を説明すると、次の通りである。図６に示すように、ブロック選択信号ＢＬＫＳＥＬは遅延回路１０に入力される。遅延回路１０は入力されたブロック選択信号ＢＬＫＳＥＬを一定の時間遅延させて遅延信号ＢＬＫＳＥＬＤを生成する。この遅延した信号はＮＡＮＤゲートＮＤ１の一入力端子に入力される。図３のような制御回路から生成されたメインワードラインプリチャージ制御信号ＭＷＰＲＥＢ信号は、電源端子とノードＮ１との間に接続されたＰＭＯＳトランジスタＭＰ１のゲート端子に入力される。ノードＮ１と接地端子との間にはＮＭＯＳトランジスタＭＮ１、ＭＮ２及びＭＮ３が直列接続されるが、図３のような制御回路から生成された制御信号Ｘ３４５＜０：７＞、Ｘ６７８＜０：７＞、Ｘ９１０１１１２がこれらのＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３のゲート端子にそれぞれ入力される。ＰＭＯＳトランジスタＭＰ２がＰＭＯＳトランジスタＭＰ１に並列に接続され、ノードＮ１とノードＮ２との間にはインバータＩＶ１が接続される。ＰＭＯＳトランジスタＭＰ２のゲート端子はノードＮ２に接続され、ノードＮ１はＮＡＮＤゲートＮＤ１の他の入力端子に接続される。
【００１５】
一方、電源端子と接地端子との間にはＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４が直列に接続されるが、プルアップ用ＰＭＯＳトランジスタＭＰ４のゲート端子はＮＡＮＤゲートＮＤ１の出力端子に接続され、プルダウン用ＮＭＯＳトランジスタＭＮ４のゲート端子はノードＮ２に接続される。
【００１６】
次に、上述したように構成された本発明の動作を図３及び図７に基づいて説明する。
【００１７】
アクティブコマンドの入力時に、制御信号ＭＷＰＲＥＢ及び制御信号Ｘ３４５＜０：７＞、Ｘ６７８＜０：７＞、Ｘ９１０１１１２がハイ状態であれば、ＰＭＯＳトランジスタＭＰ４のゲート電圧はハイ状態になり、ＮＭＯＳトランジスタＭＮ４のゲート電圧もハイ状態になってワードライン駆動信号ＨＢＭＷＢ＜０：６３＞はロー状態にイネーブルされる。
【００１８】
プリチャージコマンドの入力時には、一定の時間ＴＰＲＥＮＭＯＳトランジスタＭＮ４のゲート電圧がロー状態になり、ＰＭＯＳトランジスタＭＰ４のゲート電圧がロー状態になるので、ワードライン駆動信号ＨＢＭＷＢはハイ状態になる。従って、該当ワードラインはロー状態にリセットされる。
【００１９】
従来の回路ではＴＰＲＥ時間以後にもワードライン駆動信号ＨＢＭＷＢがハイ状態に維持されるが、本発明ではＴＰＲＥ時間以後にＮＭＯＳトランジスタＭＮ４のゲート電圧がロー状態になり、ＰＭＯＳトランジスタＭＰ４のゲート電圧がハイ状態になるので、ワードライン駆動信号ＨＢＭＷＢはフロート状態になる。この際、ワードライン駆動信号ＨＢＭＷＢがフロートされても、信号ＨＡＭＷＢがハイ状態にあってワードラインはロー状態を維持することになる。
【００２０】
一方、ドライバ信号ＨＡＭＷＢは、隣接する内部電源配線がなく、信号線の個数が少なくて配線配置を大きくすることにより、メインワードラインドライバ信号のような抵抗性連結問題は生じない。
【００２１】
ワードライン駆動信号ＨＢＭＷＢ信号をハイ状態に初期化する方法には、いろいろがあるが、メモリに正常的な読み出し／書き込みを行う前に発生する自動リフラッシュ入力時にＨＢＭＷＢをロー状態にイネーブルさせた後、一定時間以後に内部的なプリチャージコマンドを発生させてハイ状態に初期化する方法が考えられる。他の方法としては、ＤＲＡＭの外部電源印加を感知してパルス状の信号が発生する時間の間、ブロック選択信号をハイ状態にしてＨＢＭＷＢを初期化する方法もある。
【００２２】
本発明は、実施例を中心として説明したが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な変形及び変更が可能なので、本発明はこれらの実施例に限定されるものではない。
【００２３】
【発明の効果】
上述したように、本発明によれば、ワードライン駆動信号をプリチャージした以後にフロートさせることにより、ワードライン駆動信号用配線が隣接配線と短絡して抵抗性連結が生じても漏洩電流の発生を抑制することができる。
【図面の簡単な説明】
【図１】 一般的なワードライン駆動回路を説明するためのブロック図である。
【図２】 従来のメインワードライン駆動回路図である。
【図３】 図２を制御するための制御回路図である。
【図４】 図２及び図３の動作を説明するための波形図である。
【図５】 一般的なメモリアレイにおける配線図である。
【図６】 本発明に係るメインワードライン駆動回路図である。
【図７】 図６の動作を説明するための波形図である。
【符号の説明】
１０…遅延回路
ＭＰ１及びＭＰ２…ＰＭＯＳトランジスタ
ＭＮ１乃至ＭＮ４…ＮＭＯＳトランジスタ
ＩＶ１…インバータ
【発明の属する技術分野】
本発明は、メモリ素子に適用されるワードライン駆動回路に係り、特に、プリチャージ状態でメインワードラインドライバ信号をフロートさせ、隣接した電源配線との抵抗性連結による待機電流増加を抑制してメモリ収率(yield)を改善させることが可能なワードライン駆動回路に関する。
【０００２】
【従来の技術】
一般に、メモリセルは、マトリックス方式で配列され、ワードライン信号によって一つずつイネーブルされる。すなわち、外部からアクティブコマンドが入力されると、該当するアドレスのワードラインがイネーブルされる。通常、ワードラインをイネーブルさせるために階層的(hierachical)駆動方式を使用するが、例えば図１のように６４個のメインワードラインドライバＨＢＭＷＢ＜０：６３＞信号と８個のドライバＨＡＭＷＢ＜０：７＞信号を入力とし、メモリセルアレイ内のワードライン駆動回路でデコードして５１２個のワードラインのいずれか一つをイネーブルさせる。
【０００３】
図２のような従来のメインワードラインドライバ回路は、２つのＰＭＯＳトランジスタＭＰ１及びＭＰ２、直列に連結された３つのＮＭＯＳトランジスタＭＮ１、ＭＮ２及びＭＮ３、及び２つのインバータＩＶ１及びＩＶ２からなるが、これを制御する回路は図３に示されている。次に、図３を参照して従来のメインワードラインドライバの動作を説明する。
【０００４】
アクティブコマンド入力時にインアクティブ信号ＩＮＡＣＴＶ１及びＩＮＡＣＴＶ２がハイ状態になり、ブロック選択信号ＢＬＫＳＥＬがハイ状態になると、図３のＡＮＤゲートＡｌの出力信号ＭＷＰＲＥＢはハイ状態になってプリチャージが解除される。また、アドレスＡ３、４、５をデコードした信号Ｘ３４５＜０：７＞、アドレスＡ６、７、８をデコードした信号Ｘ６７８＜０：７＞及びアドレスＡ９、１０、１１、１２をデコードした信号Ｘ９１０１１１２が全てハイ状態になるので、図２のＰＭＯＳトランジスタＭＰ１がターンオフされ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３がターンオンされる。したがって、インバータＩＶ２の出力であるメインワードライン駆動信号ＨＢＭＷＢがロー状態にイネーブルされる。以後、プリチャージコマンド入力時に前記デコード信号Ｘ３４５、Ｘ６７８、Ｘ９１０１１１２をロー状態にディスエーブルさせた後、出力信号ＭＷＰＲＥＢがロー状態になると、メインワードライン駆動信号ＨＢＭＷＢがハイ状態にプリチャージされる。その後、メインワードライン駆動信号はプリチャージされた状態でハイ状態を維持する。
【０００５】
一方、図５に示すように、メインワードライン駆動信号用配線の間に電源配線を配置する場合、電源線配置強化によって電圧降下が減少してメモリ動作速度が改善される。通常、ＤＲＡＭの場合、ｔＲＣＤ特性を約２ｎｓ程度改善させることができる。
【０００６】
ところが、工程上の問題でメインワードライン駆動信号用配線と電源配線との間に抵抗性連結が発生する場合、該当ワードラインドライバ信号を冗長メインワードライン駆動信号ＲＨＢＭＷＢ＜０＞で代置しても、図５の「Ａ」での如くプリチャージ状態のＨＢＭＷＢ＜１＞の電圧レベルであるＶＰＰと電源配線ＶＤＤ間の抵抗性連結によって内部発生電源としてのＶＰＰレベルの低下が発生する。一般に、ＶＰＰは４Ｖ、ＶＤＤは３Ｖの値を有する。この場合、低くなったＶＰＰ電源レベルを高めるためにＶＰＰレベルセンサ及びポンプ回路が動作してプリチャージ状態の場合でも、多くの電流が流れて収率低下に大きい影響を及ぼす。
【０００７】
本発明に関連し、公開された発明に関する特許公報及び/または文献は次のとおりである。
【０００８】
U.S. Pat. No. 5,864,508は、発明の名称を “Dynamic Random-Access Memory with High-Speed Word-Line Driver Circuit”にして1999年1月26日付けで特許登録された。
【０００９】
U.S. Pat. No. 5,406,526は、発明の名称を “Dynamic Random Access Memory Device Having Sense Amplifier Arrays Selectively Activated When Associated Memory Cell Sub-Arrays are Accessed” にして1995年4月11日付けで特許登録された。
【００１０】
U.S. Pub. No. 2002/0054530 A1は、発明の名称を “Method and Apparatus for Refreshing Semiconductor Memory” にして 2002年 5月 9日付けで公開された。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は、隣接した電源配線との連結が発生した場合、メインワードラインドライバ信号を冗長メインワードラインドライバ信号で代置し、該当するメインワードラインドライバ信号をフロートさせ、プリチャージ状態における電流増加を抑制することが可能なメインワードラインドライバ回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るワードライン駆動回路は、ドライバ信号、メインワードラインプリチャージ制御信号、ブロック選択信号、第１、第２、第３制御信号を出力する制御回路と、前記ブロック選択信号を遅延させるための遅延回路と、電源と第１ノードとの間に接続され、前記メインワードラインプリチャージ制御信号に応じてターンオンされる第１ＰＭＯＳトランジスタと、前記第1ノードと接地との間に直列に接続され、前記第１、第２及び第３制御信号にそれぞれ応答してターンオンまたはターンオフされる第１、第２及び第３ＮＭＯＳトランジスタと、前記電源と出力ノードとの間に接続されるプルアップトランジスタと、前記出力ノードと接地との間に接続されるプルダウントランジスタと、前記プルダウントランジスタのゲート端子と前記第１ノードとの間に接続されたインバータと、前記第１ＰＭＯＳトランジスタに並列に接続され、ゲート端子が前記プルダウントランジスタのゲート端子に接続される第２ＰＭＯＳトランジスタと、前記遅延回路の出力信号と前記第１ノードの電位を論理組合せして前記プルアップトランジスタのゲート端子に提供するためのＮＡＮＤゲートとを含んでなる。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【００１４】
図６は本発明に係るメインワードラインドライバ駆動回路図であって、その構成を説明すると、次の通りである。図６に示すように、ブロック選択信号ＢＬＫＳＥＬは遅延回路１０に入力される。遅延回路１０は入力されたブロック選択信号ＢＬＫＳＥＬを一定の時間遅延させて遅延信号ＢＬＫＳＥＬＤを生成する。この遅延した信号はＮＡＮＤゲートＮＤ１の一入力端子に入力される。図３のような制御回路から生成されたメインワードラインプリチャージ制御信号ＭＷＰＲＥＢ信号は、電源端子とノードＮ１との間に接続されたＰＭＯＳトランジスタＭＰ１のゲート端子に入力される。ノードＮ１と接地端子との間にはＮＭＯＳトランジスタＭＮ１、ＭＮ２及びＭＮ３が直列接続されるが、図３のような制御回路から生成された制御信号Ｘ３４５＜０：７＞、Ｘ６７８＜０：７＞、Ｘ９１０１１１２がこれらのＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３のゲート端子にそれぞれ入力される。ＰＭＯＳトランジスタＭＰ２がＰＭＯＳトランジスタＭＰ１に並列に接続され、ノードＮ１とノードＮ２との間にはインバータＩＶ１が接続される。ＰＭＯＳトランジスタＭＰ２のゲート端子はノードＮ２に接続され、ノードＮ１はＮＡＮＤゲートＮＤ１の他の入力端子に接続される。
【００１５】
一方、電源端子と接地端子との間にはＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４が直列に接続されるが、プルアップ用ＰＭＯＳトランジスタＭＰ４のゲート端子はＮＡＮＤゲートＮＤ１の出力端子に接続され、プルダウン用ＮＭＯＳトランジスタＭＮ４のゲート端子はノードＮ２に接続される。
【００１６】
次に、上述したように構成された本発明の動作を図３及び図７に基づいて説明する。
【００１７】
アクティブコマンドの入力時に、制御信号ＭＷＰＲＥＢ及び制御信号Ｘ３４５＜０：７＞、Ｘ６７８＜０：７＞、Ｘ９１０１１１２がハイ状態であれば、ＰＭＯＳトランジスタＭＰ４のゲート電圧はハイ状態になり、ＮＭＯＳトランジスタＭＮ４のゲート電圧もハイ状態になってワードライン駆動信号ＨＢＭＷＢ＜０：６３＞はロー状態にイネーブルされる。
【００１８】
プリチャージコマンドの入力時には、一定の時間ＴＰＲＥＮＭＯＳトランジスタＭＮ４のゲート電圧がロー状態になり、ＰＭＯＳトランジスタＭＰ４のゲート電圧がロー状態になるので、ワードライン駆動信号ＨＢＭＷＢはハイ状態になる。従って、該当ワードラインはロー状態にリセットされる。
【００１９】
従来の回路ではＴＰＲＥ時間以後にもワードライン駆動信号ＨＢＭＷＢがハイ状態に維持されるが、本発明ではＴＰＲＥ時間以後にＮＭＯＳトランジスタＭＮ４のゲート電圧がロー状態になり、ＰＭＯＳトランジスタＭＰ４のゲート電圧がハイ状態になるので、ワードライン駆動信号ＨＢＭＷＢはフロート状態になる。この際、ワードライン駆動信号ＨＢＭＷＢがフロートされても、信号ＨＡＭＷＢがハイ状態にあってワードラインはロー状態を維持することになる。
【００２０】
一方、ドライバ信号ＨＡＭＷＢは、隣接する内部電源配線がなく、信号線の個数が少なくて配線配置を大きくすることにより、メインワードラインドライバ信号のような抵抗性連結問題は生じない。
【００２１】
ワードライン駆動信号ＨＢＭＷＢ信号をハイ状態に初期化する方法には、いろいろがあるが、メモリに正常的な読み出し／書き込みを行う前に発生する自動リフラッシュ入力時にＨＢＭＷＢをロー状態にイネーブルさせた後、一定時間以後に内部的なプリチャージコマンドを発生させてハイ状態に初期化する方法が考えられる。他の方法としては、ＤＲＡＭの外部電源印加を感知してパルス状の信号が発生する時間の間、ブロック選択信号をハイ状態にしてＨＢＭＷＢを初期化する方法もある。
【００２２】
本発明は、実施例を中心として説明したが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な変形及び変更が可能なので、本発明はこれらの実施例に限定されるものではない。
【００２３】
【発明の効果】
上述したように、本発明によれば、ワードライン駆動信号をプリチャージした以後にフロートさせることにより、ワードライン駆動信号用配線が隣接配線と短絡して抵抗性連結が生じても漏洩電流の発生を抑制することができる。
【図面の簡単な説明】
【図１】 一般的なワードライン駆動回路を説明するためのブロック図である。
【図２】 従来のメインワードライン駆動回路図である。
【図３】 図２を制御するための制御回路図である。
【図４】 図２及び図３の動作を説明するための波形図である。
【図５】 一般的なメモリアレイにおける配線図である。
【図６】 本発明に係るメインワードライン駆動回路図である。
【図７】 図６の動作を説明するための波形図である。
【符号の説明】
１０…遅延回路
ＭＰ１及びＭＰ２…ＰＭＯＳトランジスタ
ＭＮ１乃至ＭＮ４…ＮＭＯＳトランジスタ
ＩＶ１…インバータ
Claims (2)
- ドライバ信号、メインワードラインプリチャージ制御信号、ブロック選択信号、第１、第２、第３制御信号を出力する制御回路と、
前記ブロック選択信号を遅延させるための遅延回路と、
電源と第１ノードとの間に接続され、前記メインワードラインプリチャージ制御信号に応じてターンオンされる第１ＰＭＯＳトランジスタと、
前記第１ノードと接地との間に直列に接続され、前記第１、第２及び第３制御信号にそれぞれ応答してターンオンまたはターンオフされる第１、第２及び第３ＮＭＯＳトランジスタと、
前記電源と出力ノードとの間に接続されるプルアップトランジスタと、
前記出力ノードと接地との間に接続されるプルダウントランジスタと、
前記プルダウントランジスタのゲート端子と前記第１ノードとの間に接続されたインバータと、
前記第１ＰＭＯＳトランジスタに並列に接続され、ゲート端子が前記プルダウントランジスタのゲート端子に接続される第２ＰＭＯＳトランジスタと、
前記遅延回路の出力信号と前記第１ノードの電位を論理組合せして前記プルアップトランジスタのゲート端子に提供するためのＮＡＮＤゲートと、
を含んでなることを特徴とするワードライン駆動回路。 - 前記プルアップトランジスタはＰＭＯＳトランジスタからなり、前記プルダウントランジスタはＮＭＯＳトランジスタからなることを特徴とする請求項１記載のワードライン駆動回路。
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