KR0183725B1 - 수율개선을 위하여 배치된 워드라인을 갖는 반도체 기억장치 - Google Patents

수율개선을 위하여 배치된 워드라인을 갖는 반도체 기억장치 Download PDF

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Abstract

수율개선을 위하여 배치된 워드라인을 갖는 반도체 기억장치가 개시되어 있다. 본 발명은 셀 어레이 영역 상에 서로 평행하도록 배열된 복수의 배선이 셀 어레이 영역 상에 서로 번갈아가면서 배치된 전원선 및 접지선, 각 전원선 양 옆에 각각 배치된 주 워드라인, 및 각 주 워드라인과 이와 인접한 접지선 사이에 차례로 배치되어 각 주 워드라인에 의해 제어되는 복수의 블록 워드라인으로 구성된다.

Description

수율개선을 위하여 배치된 워드라인을 갖는 반도체 기억장치
제1도는 본 발명 및 종래 기술이 모두 적용되는 일반적인 디코우더 및 워드라인의 일 부분을 도시한 블록 다이아그램이다.
제2도는 제1도의 블록 다이아그램에 도시한 주 워드라인(MWL), 블록 워드라인(BWL), 접지선(Vss), 및 전원선(Vcc)을 종래 기술에 의해 셀 어레이 영역 상에 배열한 상태의 일 부분을 도시한 배치도이다.
제3도는 제1도의 블록 다이아그램에 도시한 주 워드라인(MWL), 블록 워드라인(BWL), 접지선(Vss), 및 전원선(Vcc)을 본 발명에 의해 셀 어레이 영역 상에 배열한 상태의 일 부분을 도시한 배치도이다.
본 발명은 반도체 기억장치에 관한 것으로, 특히 수율개선을 위하여 배치된 워드라인, 접지선, 및 전원선을 갖는 반도체 기억장치에 관한 것이다.
최근 반도체장치가 고집적화됨에 따라 배선의 간격 및 폭이 매우 좁아져 미세 패턴 형성기술에 대한 관심이 날로 증가하고 있다. 이러한 미세 패턴 형성기술은 셀 어레이부, 주변부, 및 여분의 셀 어레이부로 구성되는 반도체 기억장치에 있어서 수율에 직접적인 영향을 주므로 매우 중요하다고 할 수 있다. 이는, 서로 인접한 배선 사이에 패턴불량 또는 도전성의 오염입자에 의하여 브릿지(bridge)가 발생하였을때 이들 두 배선에 각각 서로 다른 전압이 가해지는 경우 반도체장치의 오동작을 유발하기 때문이다. 상기 브릿지가 셀 어레이부의 배선, 예컨대 워드라인, 전원선, 또는 접지선 부분에 형성되는 경우에는 적어도 하나 이상의 일정 셀이 동작하지 않을 수가 있다. 이와 같은 경우에는 일반적으로 상기 동작하지 않는 셀 대신에 여분의 셀을 대체시키는 수선공정(repair process)을 실시함으로써, 셀이 오동작하는 문제점을 해결할 수 있다. 그러나 이때, 수선공정이 실시된 반도체 기억장치가 동작대기 상태(stand-by mode)일 경우 셀 어레이부에 형성된 브릿지에 의한 누설전류는 여전히 존재할 수 있으므로 반도체 기억장치의 중요한 특성중의 하나인 대기전류(stand-by current)가 커서 불량품으로 분류될 수가 있다.
제1도는 본 발명 및 종래 기술이 모두 적용되는 반도체 기억장치의 일반적인 디코우더 및 워드라인의 일 부분을 도시한 블록 다이아그램이다.
제1도를 참조하면, 참조번호 1은 반도체 기억장치, 예컨대 SRAM 장치의 로우 어드레스 패드(row address pad;도시하지 않음) 및 로우 어드레스 버퍼(row address buffer;도시하지 않음)를 통하여 외부로부터 들어오는 어드레스 신호들을 입력으로 하여 복수의 출력선중 특정 출력선만을 선택하여 신호를 내보내는 로우 프리 디코우더(X pre-decoder), 3은 상기 복수의 출력선을 입력으로하여 일정영역의 셀을 선택하는 기능을 갖는 복수의 주 워드라인(main word line;MWLi), 그리고 5는 상기 각각의 주 워드라인(3)과 연결되어 이들에 의해 제어되는 복수의 블록 워드라인(block word line;BWLi)을 나타낸다. 여기서, 상기 하나의 주 워드라인(3)은 일반적으로 복수, 예컨대 4개의 블록 워드라인(5)을 제어한다.
제2도는 상기 제1도의 블록 다이아그램에 도시한 주 워드라인(MWLi), 블록 워드라인(BWLi), 접지선(Vss), 및 전원선(Vcc)을 종래 기술에 의해 셀 어레이 영역 상에 배열한 상태의 일 부분을 도시한 배치도이다.
제2도를 참조하면, 참조부호 Vss 및 Vcc는 각각 셀에 전원을 공급하기 위하여 서로 번갈아가면서 배치된 접지선 및 전원선, MWLi는 상기 전원선(Vcc)과 이와 인접한 하나의 접지선(Vss) 사이의 중앙에 배치된 i 번째의 주 워드라인, MWLi+1은 상기 전원선(Vcc)과 이와 인접한 또 다른 하나의 접지선(Vss) 사이의 중앙에 배치된 i+1 번째의 주 워드라인, 그리고 BWL0 내지 BWL3은 각각의 주 워드라인(MWLi또는 MWLi+1)에 의해 제어되고 그 양 옆에 나누어 배치된 복수의 블록 워드라인들을 나타낸다. 여기서, 반도체 기억장치가 동작상태(active mode), 즉 칩 이네이블(chip enable) 상태(mode)이고 i 번째의 주 워드라인(MWLi)이 선택된 경우에, 상기 주 워드라인(MWLi)은 논리 0에 해당하는 전압, 즉 접지전압과 같은 0V를 가지며, 이와 인접하여 그 양옆에 배치된 복수의 블록 워드라인(BWL0 내지 BWL3)은 모두 논리 1에 해당하는 전압, 즉 전원선(Vcc)과 같은 전압을 갖는다. 이때, 선택되지 않은 주 워드라인(MWLi+1)에는 논리 1에 해당하는 전압이 가해지고 그 양 옆에 배치되어 상기 주 워드라인(MWLi+1)에 의해 제어되는 복수의 블록 워드라인(BWL0 내지 BWL3)은 모두 논리 0에 해당하는 전압을 갖는다.
한편, 반도체 기억장치가 동작대기상태(stand-by mode)일 때, 상기 모든 주 워드라인(MWLi및 MWLi+1)은 논리 1에 해당하는 전압을 가지며 이들에 의해 제어되는 모든 블록 워드라인(BWL0 내지 BWL3)은 논리 0에 해당하는 전압을 갖는다.
상술한 종래 기술에 의하면, 반도체 기억장치가 동작상태일 때 서로 다른 전압을 갖는 두 배선 사이의 영역, 예컨대 상기 접지선(Vss)과 그 한 쪽 옆에 인접하여 배치된 블록 워드라인(BWL3 또는 BWL0) 사이의 영역, 상기 전원선(Vcc)과 그 한 쪽 옆에 인접하여 배치된 블록 워드라인(BWL3 또는 BWL0) 사이의 영역, 및 상기 주 워드라인(MWLi또는 MWLi+1)과 그 한 쪽 옆에 인접하여 배치된 블록 워드라인(BWL1 또는 BWL2) 사이의 영역으로 이루어진 일 군중 적어도 하나 이상의 영역에 브릿지가 형성된 경우에 누설전류가 발생하여 일부 셀이 오동작한다. 이러한 경우에 일반적으로 상기 오동작하는 일부 셀 대신에 여분의 셀(redundant cell)을 대체시키는 수선공정(repair process)을 실시함으로써, 일부 셀이 오동작하는 문제점을 해결할 수 있다.
그러나 상기 셀 어레이 영역 상의 특정 영역, 예컨대 주 워드라인(MWLi또는 MWLi+1)과 그 한 쪽 옆에 인접하여 배치된 블록 워드라인(BWL1 또는 BWL2) 사이의 영역 및 전원선(Vcc)과 그 한 쪽 옆에 인접하여 배치된 블록 워드라인(BWL3 또는 BWL0) 사이의 영역중 적어도 하나 이상의 영역에 브릿지가 형성된 경우에는 수선공정을 실시하여 일부 셀이 오동작하는 문제점을 해결한다 할지라도, 이와 같이 수선된 반도체 기억장치가 동작대기 상태에 있을 때 누설전류가 발생한다. 이는, 위에서 언급한 대로 반도체 기억장치가 동작대기 상태일 때, 상기 각각의 특정영역 양 쪽에 배치된 두 배선들이 서로 다른 전압을 갖기 때문이다. 이러한 누설전류는 반도체 기억장치의 중요한 특성중의 하나인 대기전류(stand-by current)를 일정한 값 이상으로 증가시키어 수율을 크게 감소시킨다.
따라서, 본 발명의 목적은 셀 어레이 영역 상부에 형성되는 브릿지에 의한 수율저하를 최소화 할 수 있도록 배치된 워드라인, 접지선, 및 전원선을 갖는 반도체 기억장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 셀 어레이 영역 상에 서로 평행하도록 배열된 복수의 배선을 갖는 반도체 기억장치에 있어서, 상기 복수의 배선은 상기 셀 어레이 영역 상에 서로 번갈아가면서 배치된 전원선 및 접지선; 상기 각 전원선 양 옆에 각각 배치된 주 워드라인; 및 상기 각 주 워드라인과 이와 인접한 접지선 사이에 차례로 배치되어 상기 각 주 워드라인에 의해 제어되는 복수의 블록 워드라인을 구비하는 것을 특징으로 하는 반도체 기억장치를 제공한다.
본 발명에 의하면, 각 주 워드라인에 의해 제어되는 복수의 블록 워드라인을 상기 각 주 워드라인과 이와 인접한 접지선 사이, 즉 각 주 워드라인의 한 쪽 옆에 차례로 배치함으로써, 반도체 기억장치의 수율을 크게 개선시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제3도는 상기 제1도의 블록 다이아그램에 도시한 주 워드라인(MWL)과 블록 워드라인(BWL)을 본 발명에 의해 셀 어레이 영역상에 배열한 상태의 일 부분을 도시한 배치도이다.
제3도를 참조하면, 참조부호 Vcc 및 Vss는 각각 셀에 전원을 공급하기 위하여 서로 번갈아가면서 배치된 전원선 및 접지선, MWLi및 MWLi+1는 일정영역의 셀을 선택하기 위하여 상기 전원선(Vcc) 양 옆에 각각 상기 전원선(Vcc)과 일정간격을 유지하면서 배치된 i 번째의 주 워드라인 및 i+1 번째의 주 워드라인, BWLi0 내지 BWLi3은 상기 i 번째의 주 워드라인(MWLi)과 이와 인접하는 접지선(Vss) 사이에 서로 일정간격을 유지하면서 차례로 배치되어 상기 주 워드라인(MWLi)에 의해 제어되는 복수의 블록 워드라인, BWLj0 내지 BWLj3은 상기 i+1 번째의 주 워드라인(MWLi+1)과 이와 인접하는 또 다른 접지선(Vss) 사이에 서로 일정간격을 유지하면서 차례로 배치되어 상기 주 워드라인(MWLi+1)에 의해 제어되는 복수의 블록 워드라인, 그리고 참조부호 a로 표시한 제1 간격은 상기 주 워드라인(MWLi또는 MWLi+1)과 이와 가장 가까이 인접하여 배치된 블록 워드라인(BWLi3 또는 BWLj0) 사이의 간격을 나타낸다.
또한, 참조부호 BWLh2 및 BWLh3는 i-1 번째의 주 워드라인(MWLi-1;도시하지 않음)과 이와 인접하는 상기 접지선(Vss) 사이에 차례로 배치되어 상기 주 워드라인(MWLi-1)에 의해 제어되는 복수의 블록 워드라인들 중 일부 블록 워드라인을 나타내고, BWLk0 및 BWLk1은 i+2번째의 주 워드라인(MWLi+2;도시하지 않음)과 이와 인접하는 또 다른 접지선(Vss) 사이에 차례로 배치되어 상기 주 워드라인(MWLi+2)에 의해 제어되는 복수의 블록 워드라인들 중의 일부 워드라인을 나타낸다.
여기서, 반도체 기억장치가 동작상태이고 상기 주 워드라인(MWLi)이 선택되는 경우에 상기 주 워드라인(MWLi)은 논리 0에 해당하는 전압을 가지며, 상기 주 워드라인(MWLi)에 의해 제어되는 복수의 블록 워드라인(BWLi0 내지 BWLi3)은 모두 논리 1에 해당하는 전압을 갖는다. 이때, 선택되지 않은 주 워드라인(MWLi-1, MWLi+1, 및 MWLi+2)은 모두 논리 1에 해당하는 전압을 가지며, 이들에 의해 제어되는 복수의 블록 워드라인(BWLj0 내지 BWLj3, BWLk2, BWLk3, BWLh2, 및 BWLh3)은 모두 논리 0에 해당하는 전압을 갖는다. 따라서, 서로 다른 전압을 갖는 두 배선 사이의 영역, 예컨대 전원선(Vcc)와 이와 인접하여 배치된 주 워드라인(MWLi또는 MWLi+1) 사이의 영역, 각각의 주 워드라인(MWLi또는 MWLi+1)과 이와 인접하여 배치된 블록 워드라인(BWLi3 또는 BWLj0) 사이의 영역, 및 각각의 접지선(Vss)과 이와 인접하여 배치된 블록 워드라인(BWLh3, BWLi0, BWLj3, 또는 BWLk0) 사이의 영역중 적어도 하나 이상의 영역에 브릿지가 형성된 경우에는 수선공정을 실시하여 일부 셀이 오동작하는 문제점을 해결할 수 있다.
한편, 반도체 기억장치가 동작대기 상태(stand-by mode)에 있을 때, 상기 모든 주 워드라인(MWLi-1, MWLi, MWLi+1, 및 MWLi+2)은 논리 1에 해당하는 전압을 가지며, 이들에 의해 제어되는 모든 블록 워드라인(BWLi0 내지 BWLi3, BWLj0 내지 BWLj3, BWLK2, BWLk3, BWLh2, 및 BWLh3)은 논리 0에 해당하는 전압을 갖는다. 따라서, 상기 제1 간격(a)을 사이에 두고 서로 이웃한 두 배선, 예컨대 각각의 주 워드라인과 이와 가장 인접한 블록 워드라인 사이에만 서로 다른 전압이 인가된다. 결과적으로, 동작대기상태에서 상기 제1 간격(a) 부분에 브릿지가 형성된 경우에만 누설전류가 발생하며, 이와 같은 경우에 수선공정을 실시할지라도 대기전류가 크게 증가하여 불량품으로 처리된다. 이와 같이, 두 배선 사이에 오염입자 또는 패턴불량에 의한 브릿지가 형성되는 경우 상기 브릿지에 의한 누설전류로 인하여 불량품이 발생할 확률은 종래기술에 비하여 현저하게 감소함을 알 수 있다. 게다가, 상기 제1 간격(a)을 다른 배선들 사이의 간격, 예컨대 상기 블록 워드라인들 사이의 제2 간격, 상기 각 전원선과 이와 이웃한 주 워드라인 사이의 제3 간격, 및 상기 접지선과 이와 가장 가까운 블록 워드라인 사이의 제4 간격보다 더 넓게 형성시킬 경우, 불량품이 발생할 확률을 더욱 더 감소시킬 수 있으므로 반도체 기억장치의 수율을 좀더 개선시킬 수 있다. 이는 상기 제1 간격(a)를 더 넓게 형성함으로써, 상기 주 워드라인과 이와 가장 인접하여 배치된 블록 워드라인 사이에 브릿지가 형성될 확률을 크게 감소시킬 수 있기 때문이다.
상술한 본 발명의 실시예에 의하면, 각각의 주 워드라인에 의해 제어되는 복수의 블록 워드라인을 각각의 주 워드라인과 이와 인접한 접지선 사이에 차례로 배치함으로써, 배선 사이에 형성된 브릿지에 의하여 대기전류가 증가하는 현상을 현저히 감소시킬 수 있으므로 반도체 기억장치의 수율을 크게 개선시킬 수 있다. 또한, 각각의 주 워드라인과 이와 가장 인접하여 배치된 블록 워드라인 사이의 간격을 다른 배선 사이의 간격보다 더 넓게 형성함으로써, 반도체 기억장치의 수율을 더욱 개선시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (2)

  1. 셀 어레이 영역 상에 서로 평행하도록 배열된 복수의 배선을 갖는 반도체 기억장치에 있어서, 상기 복수의 배선은 상기 셀 어레이 영역 상에 서로 번갈아가면서 배치된 전원선 및 접지선; 상기 각 전원선 양 옆에 각각 배치된 주 워드라인; 및 상기 각 주 워드라인과 이와 인접한 접지선 사이에 차례로 배치되어 상기 각 주 워드라인에 의해 제어되는 복수의 블록 워드라인을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 각 주 워드라인과 이와 인접한 블록 워드라인은 제1 간격을 유지하고, 상기 제1 간격은 상기 블록 워드라인들 사이의 제2 간격, 상기 각 전원선과 이와 이웃한 주 워드라인 사이의 제3 간격, 및 상기 접지선과 이와 가장 가까운 블록 워드라인 사이의 제4 간격보다 더 큰 것을 특징으로 하는 반도체 기억장치.
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