JP3178427B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3178427B2 JP3178427B2 JP23215698A JP23215698A JP3178427B2 JP 3178427 B2 JP3178427 B2 JP 3178427B2 JP 23215698 A JP23215698 A JP 23215698A JP 23215698 A JP23215698 A JP 23215698A JP 3178427 B2 JP3178427 B2 JP 3178427B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- sub
- bit line
- source
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
に係り、詳しくは、電源をオフしても記憶情報が保持さ
れる不揮発性の半導体記憶装置に関する。
すると記憶情報が消えてしまう、いわゆる揮発性メモリ
と、電源をオフしても記憶情報が保持される、いわゆる
不揮発性メモリとに二分される。前者はRAM(Random
Access Memory)として知られている一方、後者はROM
(Read Only Memory)として知られている。
の不揮発性の特徴を生かして各種の情報処理装置に適用
されており、その中でも、一度書き込まれた情報を紫外
線を照射することにより消去して、再び電気的に書き込
みのできるEPROM(Erasable and Programmable RO
M)、あるいは一度書き込まれた情報を電気的に消去、再
書き込みのできるEEPROM(Electrically Erasable
and Programmable ROM)が広く用いられている。さら
に、同EEPROMで、情報の一括消去・バイト書き込
みのできるタイプのものは、フラッシュメモリとして知
られていて、従来の記憶媒体の代表であるフロッピデス
ク、ハードデスクなどに代わり得るものとして注目され
ている。
は、MIS(Metal Insulator Semiconductor)型構造を
有していて、金属からなるゲートは、絶縁膜に埋め込ま
れたフローティング(浮遊)ゲートと同フローティング
ゲートの上方の絶縁体上に配置されたコントロール(制
御)ゲートとから構成された積層構造になっている。そ
して、半導体記憶装置に情報を記憶するときは、コント
ロールゲートとソースとの間に略12Vの比較的高い正
電圧を印加するとともに、ソースとドレインとの間にそ
の半分程度の略6Vの正電圧を印加することにより、ソ
ースからドレインに向かう電子にホットエレクトロンを
発生させて、フローティングゲート直下の薄い絶縁膜に
よるF−N(Fowlor Nordheim)トンネル機構を利用し
て、同ホットエレクトロンをフローティングゲートに注
入させてチャージするようにしている。
トンネル機構を利用して、フローティングゲートのエレ
クトロンをディスチャージさせて行っている。具体的に
は、コントロールゲートを接地するか、又は略−8Vに
負バイアスするとともに、ソースを12〜8Vに正バイ
アスするソース消去により行われる。あるいは、コント
ロールゲートを負バイアスするとともに、半導体基板を
正バイアスするチャネル消去により行われる。
レクトロンの有無により、MIS型トランジスタのしき
い値電圧が異なってくるので、同しきい値電圧の変化量
を検出することにより、情報を読み出すことができる。
レイアウトの一例を示す上面図である。同半導体記憶装
置は、複数のメモリセル51(MC)を有する破線で囲
まれた単位ユニット52が、ワード線方向(X)及びビ
ット線方向(Y)にマトリクス状に複数配置されてい
る。
ゲート及びコントロールゲートを備えた不揮発性のMI
S型構造を有している。53a(MSL1)は第1主ソ
ース線、53b(MSL2)は第2主ソース線、54a
(MBL1)は第1主ビット線、54b(MBL2)は
第2主ビット線、55a(SSL1)は第1副ソース
線、55b(SSL2)は第2副ソース線、56a(S
BL1)は第1副ビット線、56b(SBL2)は第2
副ビット線、57a(TSS1)は第1ソースセレクト
トランジスタ、57b(TSS2)は第2ソースセレク
トトランジスタ、58a(TSB1)は第1ビットセレ
クトトランジスタ、58b(TSB2)は第2ビットセ
レクトトランジスタ、59a(CS1)は第1ソースコ
ンタクト、59b(CS2)は第2ソースコンタクト、
60a(CB1)は第1ビットコンタクト、60b(C
B2)は第2ビットコンタクトである。
第1及び第2主ビット線54a、54bはアルミニウム
などの金属配線で構成されている。また、第1及び第2
副ソース線55a、55b、第1及び第2副ビット線5
6a、56bは、半導体基板に形成された拡散層で構成
されている。第1及び第2ソースセレクトトランジスタ
57a、57b、第1及び第2ビットセレクトトランジ
スタ58a、58bは、通常のMIS型トランジスタで
構成されている。また、第1及び第2ソースコンタクト
59a、59b、第1及び第2ビットコンタクト60
a、60bは、絶縁膜に開口されたコンタクトホールに
形成されて、金属配線と拡散層とを接続している。
57a、57bは、第1及び第2副ソース線55a、5
5bを独立に制御して、情報の書き込み、消去及び読み
出しを行い、同様にして第1及び第2ビットセレクトト
ランジスタ58a、58bは、第1及び第2副ビット線
56a、56bを独立に制御して、情報の書き込み、消
去及び読み出しを行うようになっている。
憶装置の単位ユニット52は、第1副ソース線55aと
第1副ビット線56aとの間に複数のメモリセル51が
並列接続されるとともに、第2副ソース線55bと第2
副ビット線56bとの間に複数のメモリセル51が並列
接続された二組のメモリセル群が、第1及び第2副ビッ
ト線56a、56bが分離領域61を挟んで配置されて
いる。ここで、第1及び第2副ビット線56a、56b
はビット線方向(Y)に沿って一方向(この例では下方
向)に延長されて、第1及び第2ビットセレクトトラン
ジスタ58a、58bを介して、さらに各々第1及び第
2ビットコンタクト60a、60bを介して、第1及び
第2主ビット線54a、54bに接続されている。
5bはビット線方向(Y)に沿って他一方向(この例で
は上方向)に延長されて、第1及び第2ソースセレクト
トランジスタ57a、57bを介して、さらに各々第1
及び第2ソースコンタクト59a、59bを介して、第
1及び第2主ソース線53a、53bに接続されてい
る。そして、上述のような構成の単位ユニット52が複
数用いられて、上下左右に鏡像配置されることにより、
メモリセルアレイが構成されている。
置では、構成上第1及び第2ビットセレクトトランジス
タ58a、58bが隣接して配置されているので、同ト
ランジスタ58a、58bのサイズがスペース的に限ら
れてしまうことになる。それゆえ、同トランジスタ58
a、58bのサイズを大きくとれないため、同トランジ
スタ58a、58bの駆動能力を向上させるのが困難に
なる。
準Fで描かれているとすると、設計ルール上、面積6F
内に2つのビットセレクトトランジスタ58a、58b
を配置しなければならないという制約を受けることにな
る。また、駆動能力を向上させようとして同ビットセレ
クトトランジスタ58a、58bのサイズを大きくとる
と、単位ユニット52の面積が大きくなって、メモリセ
ルアレイ全体のサイズが増大してしまう。また、従来の
半導体記憶装置では、第1及び第2主ソース線53a、
53b、第1及び第2主ビット線54a、54bが金属
配線で構成されているので、同金属配線のピッチが厳し
くなるという欠点がある。
憶装置が、例えば特開平6−283721号公報に開示
されている。図7は、同公報に記載されている半導体記
憶装置の概略的なレイアウトの他の例を示す上面図、ま
た、図8は、同半導体記憶装置の配線パターンを示す上
面図である。同半導体記憶装置の構成が、図6のそれと
大きく異なるところは、第1及び第2主ソース線53
a、53bを不要にして、その代わりに第1及び第2副
ソース線55a、55b(又は第1及び第2副ビット線
56a、56b)の拡散層配線と略同様に、ワード線方
向(X)に主ソース線(MSL)62を配置するように
した点である。そして、同主ソース線62は、アレイ端
で第1及び第2副ソース線55a、55bと接続するよ
うにしている。このような構成によれば、第1及び第2
主ソース線53a、53bを不要にしたことにより、そ
の分第1及び第2ビットセレクトトランジスタ58a、
58bを配置するスペースに余裕を持たせることができ
るようになるので、同トランジスタ58a、58bのサ
イズを大きくとれることになる。
報記載の従来装置では、第1及び第2副ビット線の抵抗
が高くなっているので、第1及び第2副ソース線の電位
の揺れが大きくなる、という問題がある。すなわち、第
1及び第2副ビット線56a、56bは一般に拡散層配
線で構成されているので、その性質上抵抗が高くなって
いる。それゆえ、この影響で第1及び第2副ソース線5
5a、55bの電位の揺れが避けられなくなる。この結
果、半導体記憶装置に対して情報の書き込み、消去及び
読み出しを行うとき、動作が正確に行われなくなる場合
が生ずるので、半導体記憶装置の信頼性が低下するよう
になる。
もので、メモリセルアレイのサイズを増大させることな
く、ビットセレクトトランジスタの駆動能力を向上させ
ることができるようにした半導体記憶装置を提供するこ
とを目的としている。
に、請求項1記載の発明は、主ビット線の両側に第1及
び第2主ソース線が配置され、該第1及び第2主ソース
線と各々接続される第1及び第2副ソース線とともに上
記主ビット線と接続される第1及び第2副ビット線が配
置され、上記第1副ソース線と上記第1副ビット線との
間及び上記第2副ソース線と上記第2副ビット線との間
に各々複数のメモリセルが並列接続された二組のメモリ
セル群が、上記第1及び第2副ビット線が分離領域を挟
んで配置されている単位ユニットを有する半導体記憶装
置であって、上記第1副ビット線及び上記第2副ビット
線は、ビット線方向に沿って互いに逆方向に延長され
て、各々独立に制御可能な第1及び第2ビットセレクト
トランジスタ、及び該第1及び第2ビットセレクトトラ
ンジスタに接続された第1及び第2ビットコンタクトを
介して上記主ビット線と接続され、上記第1副ソース線
及び上記第2副ソース線は、ビット線方向に沿って互い
に逆方向に延長されて、各々第1及び第2ソースコンタ
クトを介して上記第1及び第2主ソース線に接続され、
上記第1ソースコンタクトと上記第2ビットコンタクト
とは、ビット線方向に沿って上記単位ユニットの一方側
に配置され、上記第2ソースコンタクトと上記第1ビッ
トコンタクトとは、ビット線方向に沿って上記単位ユニ
ットの他方側に配置されていることを特徴としている。
導体記憶装置に係り、上記主ビット線、該主ビット線の
両側に配置された第1及び第2主ソース線は、いずれも
が同時に形成された第1金属配線からなることを特徴と
している。
導体記憶装置に係り、上記第1及び第2主ソース線はと
もに同時に形成された第1金属配線からなる一方、上記
主ビット線は上記第1金属配線の上部に形成された第2
金属配線からなることを特徴としている。
3記載の半導体記憶装置に係り、上記主ビット線、上記
第1及び第2主ソース線はいずれもが金属配線からなる
一方、上記第1及び第2副ソース線、上記第1及び第2
副ビット線はいずれもが拡散層配線からなることを特徴
としている。
いずれか1に記載の半導体記憶装置に係り、上記単位ユ
ニットが複数、上下左右に鏡像配置されていることを特
徴としている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図1は、この発明の一実施例である半
導体記憶装置の概略的なレイアウトを示す上面図であ
る。この例の半導体記憶装置は、複数のメモリセル1
(MC)を有する破線で囲まれた単位ユニット2が、ワ
ード線方向(X)及びビット線方向(Y)にマトリクス
状に複数配置されている。ここで、メモリセル1はフロ
ーティングゲート及びコントロールゲートを備えた不揮
発性のMIS型構造を有している。3a(MSL1)は
第1主ソース線、3b(MSL2)は第2主ソース線、
4(MBL)は共通の主ビット線、5a(SSL1)は
第1副ソース線、5b(SSL2)は第2副ソース線、
6a(SBL1)は第1副ビット線、6b(SBL2)
は第2副ビット線、8a(TSB1)は第1ビットセレ
クトトランジスタ、8b(TSB2)は第2ビットセレ
クトトランジスタ、9a(CS1)は第1ソースコンタ
クト、9b(CS2)は第2ソースコンタクト、10a
(CB1)は第1ビットコンタクト、10b(CB2)
は第2ビットコンタクトである。
側に配置されている第1及び第2主ソース線3a、3b
はアルミニウムなどの金属配線で構成されている。ま
た、第1及び第2副ソース線5a、5b、第1及び第2
副ビット線6a、6bは、半導体基板に形成された拡散
層で構成されている。第1及び第2ビットセレクトトラ
ンジスタ8a、8bは、通常のMIS型トランジスタで
構成されている。また、第1及び第2ビットコンタクト
10a、10bは、絶縁膜に開口されたコンタクトホー
ルに形成されて、金属配線と拡散層とを接続している。
なお、後述するように、この例では従来用いられていた
第1及び第2ソースセレクトトランジスタは用いない。
第1及び第2ビットセレクトトランジスタ8a、8b
は、第1及び第2副ビット線6a、6bを独立に制御し
て、情報の書き込み、消去及び読み出しを行う。
は、第1副ソース線5aと第1副ビット線6aとの間に
複数のメモリセル1が並列接続されるとともに、第2副
ソース線5bと第2副ビット線6bとの間に複数のメモ
リセル1が並列接続された二組のメモリセル群が、第1
及び第2副ビット線6a、6bが分離領域11を挟んで
配置されている。
bのうち、一方の第1副ビット線6aはビット線方向
(Y)に沿って一方向(この例では下方向)に延長され
て、第1ビットセレクトトランジスタ8aを介して、さ
らに第1ビットコンタクト10aを介して、共通の主ビ
ット線4に接続されている。一方、他方の第2副ビット
線6bは他方向(この例で上方向)に延長されて、第2
ビットセレクトトランジスタ8bを介して、さらに第2
ビットコンタクト10bを介して、共通の主ビット線4
に接続されている。
ト線6a、6bは、ビット線方向(Y)に沿って互いに
逆方向に延長されて、各々独立に制御可能な第1及び第
2ビットセレクトトランジスタ8a、8bを介して共通
の主ビット線4に接続されるように構成されている。こ
れにより、第1及び第2ビットセレクトトランジスタ8
a、8bを、ビット線方向(Y)に隣接させないでずら
して配置することができるので、同トランジスタ8a、
8bを形成するスペースに余裕を持たせることができる
ようになる。また、同トランジスタ8a、8bをずらし
て配置できることにより、第1及び第2ビットコンタク
ト10a、10bを形成する位置にも余裕が生まれるの
で、1つの共通の主ビット線4だけを配置して、同主ビ
ット線4上に第1及び第2ビットコンタクト10a、1
0bが形成できるようになる。
々ソースセレクトトランジスタを不要として、直接に第
1及び第2ソースコンタクト9a、9bを介して、第1
及び第2主ソース線3a、3bに接続されている。ソー
スセレクトトランジスタを不要としたことにより、第1
及び第2副ソース線5a、5bを独立に制御して情報の
書き込み、消去及び読み出しすることが不要となるが、
これは後述の図5に示すように、書き込み時にセレクト
トランジスタのコントロールゲートに負電圧を与えると
ともに、非セレクトトランジスタのコントロールゲート
に接地電位(0V)を与えることにより可能となる。ま
た、第1及び第2ソースコンタクト9a、9bは、主ビ
ット線4を中心にして各々単位ユニット2の対極位置に
配置されている。そして、単位ユニット2が複数上下左
右に鏡像配置されることにより、メモリセルアレイが構
成される。図4は、一例として12個の単位ユニット2
を鏡像配置してメモリセルアレイを構成した例を示して
いる。
6a、6bを、ビット線方向(Y)に沿って互いに逆方
向に延長して、各々独立に制御可能な第1及び第2ビッ
トセレクトトランジスタ8a、8bを介して共通の主ビ
ット線4に接続するように構成することで、第1及び第
2ビットセレクトトランジスタ8a、8bを、ビット線
方向(Y)に隣接させないでずらして配置することがで
きるので、同トランジスタ8a、8bを形成するスペー
スに余裕を持たせることができるようになる。また、1
つの共通の主ビット線4だけを配置すれば良いので、配
線のピッチにも余裕が生まれる。
基準Fで描かれているとすると、従来例に比較して面積
6F内に1つのビットセレクトトランジスタを配置すれ
ばよくなり、同トランジスタのサイズを大きくとること
ができるので、同トランジスタの駆動能力を向上させる
ことができるようになる。
ターンを示し、主ビット線4、同主ビット線4の両側に
配置された第1及び第2主ソース線3a、3bを、いず
れも同時に形成したアルミニウムから第1金属配線で構
成した例を示している。
配線パターンの他の例を示し、第1及び第2主ソース線
3a、3bをともに同時に形成したアルミニウムからな
る第1金属配線で構成する一方、主ビット線4を第1金
属配線の上部に形成したアルミニウムからなる第2金属
配線で構成した例を示している。このように、金属配線
を二層に分けて配置することにより、配線のピッチに余
裕を持たせることができる。
せる場合に、動作内容に応じた電圧条件の関係を説明す
るものである。同図の半導体記憶装置は、N型チャネル
を用いる例を示し、13はソース電極、14はコントロ
ールゲート電極、15はドレイン電極、16はNウエル
に対する電極、17はPウエルに対する電極を示してい
る。同図からも明らかなように、A.セレクト時、B.
非セレクト時のいずれにおいても、a.読み出し、b.
消去及びc.書き込みに応じて、同図のような条件の電
圧を各部与えるようにすれば良い。
及び第2副ビット線6a、6bを、ビット線方向(Y)
に沿って互いに逆方向に延長して、各々独立に制御可能
な第1及び第2ビットセレクトトランジスタ8a、8b
を介して共通の主ビット線4に接続するように構成した
ので、第1及び第2ビットセレクトトランジスタ8a、
8bをビット線方向(Y)に隣接させないでずらして配
置することができるため、同トランジスタ8a、8bの
サイズを大きくとることができる。したがって、メモリ
セルアレイのサイズを増大させることなく、ビットセレ
クトトランジスタの駆動能力を向上させることができる
また、それに伴って、主ビット線を1つだけ配置すれば
良いので、配線のピッチに余裕を持たせることができ
る。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、単位ユ
ニットを構成するメモリセル及びメモリセル群の数は、
必要に応じて適宜に変更することができる。
第2副ビット線に接続する第1及び第2ビットセレクト
トランジスタの位置は、両トランジスタが隣接しない程
度にずれていれば、必ずしもビット線方向のアレイ端に
配置する必要はない。また、主ソース線又は主ビット線
を構成する金属配線の層数は、三層以上に積層するよう
にしても良い。また、半導体記憶装置を構成するチャネ
ル領域の導電型は、P型又はN型のいずれでも良い。
記憶装置によれば、第1及び第2副ビット線を、ビット
線方向に沿って互いに逆方向に延長して、各々独立に制
御可能な第1及び第2ビットセレクトトランジスタを介
して共通の主ビット線に接続するように構成したので、
同第1及び第2ビットセレクトトランジスタをビット線
方向に隣接させないでずらして配置することができるた
め、同第1及び第2ビットセレクトトランジスタのサイ
ズを大きくとることができる。したがって、メモリセル
アレイのサイズを増大させることなく、ビットセレクト
トランジスタの駆動能力を向上させることができるま
た、それに伴って、主ビット線を1つだけ配置すれば良
いので、配線のピッチに余裕を持たせることができる。
略的なレイアウトを示す上面図である。
である。
す上面図である。
トを上下左右に鏡像配置した例を示す概略図である。
容に応じた電圧条件の関係を説明する図である。
一例を示す上面図である。
他の例を示す上面図である。
である。
1) 8b 第2ビットセレクトトランジスタ(TSB
2) 9a 第1ソースコンタクト(CS1) 9b 第2ソースコンタクト(CS2) 10a 第1ビットコンタクト(CB1) 10b 第2ビットコンタクト(CB2) 11 分離領域 13 ソース電極 14 コントロールゲート電極 15 ドレイン電極
Claims (5)
- 【請求項1】 主ビット線の両側に第1及び第2主ソー
ス線が配置され、該第1及び第2主ソース線と各々接続
される第1及び第2副ソース線とともに前記主ビット線
と接続される第1及び第2副ビット線が配置され、前記
第1副ソース線と前記第1副ビット線との間及び前記第
2副ソース線と前記第2副ビット線との間に各々複数の
メモリセルが並列接続された二組のメモリセル群が、前
記第1及び第2副ビット線が分離領域を挟んで配置され
ている単位ユニットを有する半導体記憶装置であって、 前記第1副ビット線及び前記第2副ビット線は、ビット
線方向に沿って互いに逆方向に延長されて、各々独立に
制御可能な第1及び第2ビットセレクトトランジスタ、
及び該第1及び第2ビットセレクトトランジスタに接続
された第1及び第2ビットコンタクトを介して前記主ビ
ット線と接続され、 前記第1副ソース線及び前記第2副ソース線は、ビット
線方向に沿って互いに逆方向に延長されて、各々第1及
び第2ソースコンタクトを介して前記第1及び第2主ソ
ース線に接続され、 前記第1ソースコンタクトと前記第2ビットコンタクト
とは、ビット線方向に沿って前記単位ユニットの一方側
に配置され、前記第2ソースコンタクトと前記第1ビッ
トコンタクトとは、ビット線方向に沿って前記単位ユニ
ットの他方側に配置されていることを特徴とする半導体
記憶装置。 - 【請求項2】 前記主ビット線、該主ビット線の両側に
配置された第1及び第2主ソース線は、いずれもが同時
に形成された第1金属配線からなることを特徴とする請
求項1記載の半導体記憶装置。 - 【請求項3】 前記第1及び第2主ソース線はともに同
時に形成された第1金属配線からなる一方、前記主ビッ
ト線は前記第1金属配線の上部に形成された第2金属配
線からなることを特徴とする請求項1記載の半導体記憶
装置。 - 【請求項4】 前記主ビット線、前記第1及び第2主ソ
ース線はいずれもが金属配線からなる一方、前記第1及
び第2副ソース線、前記第1及び第2副ビット線はいず
れもが拡散層配線からなることを特徴とする請求項1、
2又は3記載の半導体記憶装置。 - 【請求項5】 前記単位ユニットが複数、上下左右に鏡
像配置されていることを特徴とする請求項1乃至4のい
ずれか1に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23215698A JP3178427B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体記憶装置 |
KR1019990034053A KR100330681B1 (ko) | 1998-08-18 | 1999-08-18 | 반도체 기억 장치 |
US09/376,362 US6291843B1 (en) | 1998-08-18 | 1999-08-18 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23215698A JP3178427B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000068483A JP2000068483A (ja) | 2000-03-03 |
JP3178427B2 true JP3178427B2 (ja) | 2001-06-18 |
Family
ID=16934881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23215698A Expired - Fee Related JP3178427B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6291843B1 (ja) |
JP (1) | JP3178427B2 (ja) |
KR (1) | KR100330681B1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1895899A (zh) * | 1999-10-04 | 2007-01-17 | 精工爱普生株式会社 | 喷墨式记录装置、半导体装置及记录头装置 |
JP4004809B2 (ja) * | 2001-10-24 | 2007-11-07 | 株式会社東芝 | 半導体装置及びその動作方法 |
KR100532429B1 (ko) | 2003-04-18 | 2005-11-30 | 삼성전자주식회사 | 바이트 오퍼레이션 비휘발성 반도체 메모리 장치 |
JP4383223B2 (ja) * | 2004-03-30 | 2009-12-16 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06283721A (ja) | 1992-03-06 | 1994-10-07 | Oko Denshi Kofun Yugenkoshi | 不揮発性メモリ・セル、アレー装置、製造方法、及びそのメモリ回路 |
JPH0758301A (ja) * | 1993-08-13 | 1995-03-03 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
JPH0832035A (ja) | 1994-07-08 | 1996-02-02 | Hitachi Ltd | 半導体記憶装置 |
JP3458505B2 (ja) | 1995-01-20 | 2003-10-20 | ソニー株式会社 | 半導体メモリ装置 |
KR0183725B1 (ko) * | 1995-07-28 | 1999-04-15 | 김광호 | 수율개선을 위하여 배치된 워드라인을 갖는 반도체 기억장치 |
JP3003582B2 (ja) | 1996-07-30 | 2000-01-31 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-08-18 JP JP23215698A patent/JP3178427B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-18 KR KR1019990034053A patent/KR100330681B1/ko not_active IP Right Cessation
- 1999-08-18 US US09/376,362 patent/US6291843B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000068483A (ja) | 2000-03-03 |
KR20000017357A (ko) | 2000-03-25 |
KR100330681B1 (ko) | 2002-04-03 |
US6291843B1 (en) | 2001-09-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0639860B1 (en) | Non-volatile semiconductor memory | |
US7489562B2 (en) | Multiple use memory chip | |
US5319593A (en) | Memory array with field oxide islands eliminated and method | |
US5568421A (en) | Semiconductor memory device on which selective transistors are connected to a plurality of respective memory cell units | |
US6731539B1 (en) | Memory with offset bank select cells at opposite ends of buried diffusion lines | |
US5812452A (en) | Electrically byte-selectable and byte-alterable memory arrays | |
US5408431A (en) | Single transistor EEPROM architecture | |
JP3238461B2 (ja) | Epromセルアレイ | |
JP4468765B2 (ja) | ダミーセルを有するフラッシュメモリ素子及びその消去方法 | |
US5418742A (en) | Nonvolatile semiconductor memory with block erase select means | |
JPH10144892A (ja) | 不揮発性半導体メモリ装置 | |
KR100851546B1 (ko) | 비휘발성 기억 장치 및 그 동작 방법 | |
US5815441A (en) | Non-volatile semiconductor memory device | |
US6104057A (en) | Electrically alterable non-volatile semiconductor memory device | |
US6284601B1 (en) | Method for fabricating electrically selectable and alterable memory cells | |
JP3178427B2 (ja) | 半導体記憶装置 | |
JP2003036682A (ja) | 不揮発性半導体記憶装置 | |
JPH0640589B2 (ja) | 不揮発性半導体記憶装置 | |
JPH02110979A (ja) | 不揮発性半導体メモリ | |
JP3540881B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
JPH07105451B2 (ja) | 不揮発性半導体メモリ | |
JP2786629B2 (ja) | 不揮発性半導体メモリ装置 | |
JPH04233768A (ja) | 半導体メモリ及びその動作方法 | |
JPH0150116B2 (ja) | ||
JPH0770627B2 (ja) | 不揮発性半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080413 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 13 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |