JPH04233768A - 半導体メモリ及びその動作方法 - Google Patents
半導体メモリ及びその動作方法Info
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- JPH04233768A JPH04233768A JP3232431A JP23243191A JPH04233768A JP H04233768 A JPH04233768 A JP H04233768A JP 3232431 A JP3232431 A JP 3232431A JP 23243191 A JP23243191 A JP 23243191A JP H04233768 A JPH04233768 A JP H04233768A
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- floating gate
- memory
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、トンネル電流により電
気的にプログラム及び消去しうる不揮発性メモリセル（
ＥＥＰＲＯＭ）を、各群がｎ行ｍ列になっている複数の
メモリセル群に配置して成る半導体メモリであって、前
記のメモリセルは、ソース及びドレイン領域と、これら
ソース及びドレイン領域間に形成されゲート酸化物によ
り被覆されているチャネルと、前記ゲート酸化物上を延
在する浮動ゲートと、この浮動ゲートから薄肉誘電体に
よって分離されてこの浮動ゲートの上方を延在する制御
ゲートとを以って浮動ゲートトランジスタを構成するよ
うに半導体本体中に形成され、前記のゲート酸化物及び
薄肉誘電体はファウラー・ノルトハイムトンネル電流に
よって電子を浮動ゲートに向けて或いは浮動ゲートから
流れうるように選択され、前記のメモリセル群はｎ個の
メモリセルのソース及びドレインが直列に接続されるよ
うに形成され、この直列接続がメモリセル群の列に対す
るビットラインを形成し、前記の制御ゲートはメモリセ
ル群の行で互いに隣り合うｍ個のメモリセルに対し共通
であり且つメモリセル群の行に対するワードラインを構
成している半導体メモリに関するものである。本発明は
又、このような半導体メモリを動作させる方法にも関す
るものである。
気的にプログラム及び消去しうる不揮発性メモリセル（
ＥＥＰＲＯＭ）を、各群がｎ行ｍ列になっている複数の
メモリセル群に配置して成る半導体メモリであって、前
記のメモリセルは、ソース及びドレイン領域と、これら
ソース及びドレイン領域間に形成されゲート酸化物によ
り被覆されているチャネルと、前記ゲート酸化物上を延
在する浮動ゲートと、この浮動ゲートから薄肉誘電体に
よって分離されてこの浮動ゲートの上方を延在する制御
ゲートとを以って浮動ゲートトランジスタを構成するよ
うに半導体本体中に形成され、前記のゲート酸化物及び
薄肉誘電体はファウラー・ノルトハイムトンネル電流に
よって電子を浮動ゲートに向けて或いは浮動ゲートから
流れうるように選択され、前記のメモリセル群はｎ個の
メモリセルのソース及びドレインが直列に接続されるよ
うに形成され、この直列接続がメモリセル群の列に対す
るビットラインを形成し、前記の制御ゲートはメモリセ
ル群の行で互いに隣り合うｍ個のメモリセルに対し共通
であり且つメモリセル群の行に対するワードラインを構
成している半導体メモリに関するものである。本発明は
又、このような半導体メモリを動作させる方法にも関す
るものである。
【０００２】
【従来の技術】この種類の半導体メモリは雑誌ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ−Ｃ
ｉｒｃｕｉｔｓ ２４ （１９８９）５の第１２３８〜
１２４３頁に記載されており既知である。この既知の半
導体メモリでは、アクセス時間が短い場合にメモリセル
が過消去されるという問題が生じるおそれがあり、これ
らの問題は通常追加のアクセストランジスタを導入する
ことにより解決している。しかしこのようにすると、メ
モリの表面積が可成り増大する。
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ−Ｃ
ｉｒｃｕｉｔｓ ２４ （１９８９）５の第１２３８〜
１２４３頁に記載されており既知である。この既知の半
導体メモリでは、アクセス時間が短い場合にメモリセル
が過消去されるという問題が生じるおそれがあり、これ
らの問題は通常追加のアクセストランジスタを導入する
ことにより解決している。しかしこのようにすると、メ
モリの表面積が可成り増大する。
【０００３】
【発明が解決しようとする課題】本発明の目的は、アク
セス時間が短い場合でも表面積をそれ程増大せしめるこ
となく前述した種類の半導体メモリにおける過消去問題
を解決することにある。
セス時間が短い場合でも表面積をそれ程増大せしめるこ
となく前述した種類の半導体メモリにおける過消去問題
を解決することにある。
【０００４】
【課題を解決するための手段】本発明は、トンネル電流
により電気的にプログラム及び消去しうる不揮発性メモ
リセル（ＥＥＰＲＯＭ）を、各群がｎ行ｍ列になってい
る複数のメモリセル群に配置して成る半導体メモリであ
って、前記のメモリセルは、ソース及びドレイン領域と
、これらソース及びドレイン領域間に形成されゲート酸
化物により被覆されているチャネルと、前記ゲート酸化
物上を延在する浮動ゲートと、この浮動ゲートから薄肉
誘電体によって分離されてこの浮動ゲートの上方を延在
する制御ゲートとを以って浮動ゲートトランジスタを構
成するように半導体本体中に形成され、前記のゲート酸
化物及び薄肉誘電体はファウラー・ノルトハイムトンネ
ル電流によって電子を浮動ゲートに向けて或いは浮動ゲ
ートから流れうるように選択され、前記のメモリセル群
はｎ個のメモリセルのソース及びドレインが直列に接続
されるように形成され、この直列接続がメモリセル群の
列に対するビットラインを形成し、前記の制御ゲートは
メモリセル群の行で互いに隣り合うｍ個のメモリセルに
対し共通であり且つメモリセル群の行に対するワードラ
インを構成している半導体メモリにおいて、前記の浮動
ゲートをチャネルの幅全体に亘っては延在させず、これ
により各メモリセル内に前記の浮動ゲートトランジスタ
と並列に接続され且つ前記の制御ゲートのみによって制
御される並列トランジスタを形成したことを特徴とする
。
により電気的にプログラム及び消去しうる不揮発性メモ
リセル（ＥＥＰＲＯＭ）を、各群がｎ行ｍ列になってい
る複数のメモリセル群に配置して成る半導体メモリであ
って、前記のメモリセルは、ソース及びドレイン領域と
、これらソース及びドレイン領域間に形成されゲート酸
化物により被覆されているチャネルと、前記ゲート酸化
物上を延在する浮動ゲートと、この浮動ゲートから薄肉
誘電体によって分離されてこの浮動ゲートの上方を延在
する制御ゲートとを以って浮動ゲートトランジスタを構
成するように半導体本体中に形成され、前記のゲート酸
化物及び薄肉誘電体はファウラー・ノルトハイムトンネ
ル電流によって電子を浮動ゲートに向けて或いは浮動ゲ
ートから流れうるように選択され、前記のメモリセル群
はｎ個のメモリセルのソース及びドレインが直列に接続
されるように形成され、この直列接続がメモリセル群の
列に対するビットラインを形成し、前記の制御ゲートは
メモリセル群の行で互いに隣り合うｍ個のメモリセルに
対し共通であり且つメモリセル群の行に対するワードラ
インを構成している半導体メモリにおいて、前記の浮動
ゲートをチャネルの幅全体に亘っては延在させず、これ
により各メモリセル内に前記の浮動ゲートトランジスタ
と並列に接続され且つ前記の制御ゲートのみによって制
御される並列トランジスタを形成したことを特徴とする
。
【０００５】本発明により構成した半導体メモリでは、
アクセス時間が短い場合でも過消去問題が生ぜず、しか
も必要とする表面積の増大がわずかで足りる。
アクセス時間が短い場合でも過消去問題が生ぜず、しか
も必要とする表面積の増大がわずかで足りる。
【０００６】本発明の一例により、メモリセル群の列の
ｎ個のセルのゲート酸化物の下側に位置する領域を相互
接続し、これによりソース及びドレイン領域から分離さ
れたプログラミングラインを形成すれば、印加するプロ
グラミング電圧が減少される。その理由は、列の各セル
に印加するプログラミング電圧は列のセルのプログラミ
ング状態に依存しない為である。
ｎ個のセルのゲート酸化物の下側に位置する領域を相互
接続し、これによりソース及びドレイン領域から分離さ
れたプログラミングラインを形成すれば、印加するプロ
グラミング電圧が減少される。その理由は、列の各セル
に印加するプログラミング電圧は列のセルのプログラミ
ング状態に依存しない為である。
【０００７】更にこのようにすることにより、セルを無
作為（ランダム）的にプログラミングしうるようになる
。
作為（ランダム）的にプログラミングしうるようになる
。
【０００８】本発明は更に、半導体メモリを動作せる方
法において、メモリセルの読取り中、非選択メモリセル
の並列トランジスタが導通するように、印加電圧を選択
することを特徴とする。このようにすることにより、生
じるおそれのある過消去により影響を受けるおそれのあ
るメモリセルの状態にかかわらず、選択セルのみが読取
られるようになる。この場合のメモリセル群のメモリセ
ルの個数は最大許容アクセス時間のみによって制限され
る。
法において、メモリセルの読取り中、非選択メモリセル
の並列トランジスタが導通するように、印加電圧を選択
することを特徴とする。このようにすることにより、生
じるおそれのある過消去により影響を受けるおそれのあ
るメモリセルの状態にかかわらず、選択セルのみが読取
られるようになる。この場合のメモリセル群のメモリセ
ルの個数は最大許容アクセス時間のみによって制限され
る。
【０００９】
【実施例】図１は本発明による半導体メモリのメモリセ
ルのレイアウトを示す。この図１のＩＩＩ −ＩＩＩ
線及びＩＶ−ＩＶ線上を断面としたこのメモリセルの断
面図を図３及び４にそれぞれ示してある。これらのメモ
リセルはＰ導電型の珪素基板中に形成する。
ルのレイアウトを示す。この図１のＩＩＩ −ＩＩＩ
線及びＩＶ−ＩＶ線上を断面としたこのメモリセルの断
面図を図３及び４にそれぞれ示してある。これらのメモ
リセルはＰ導電型の珪素基板中に形成する。
【００１０】この半導体基板上にまず最初約５００ｎｍ
の厚さの酸化物１０を成長させる。次に、イオン注入
によりＮ＋ 導電型領域２０を形成する。これらＮ＋
導電型領域は後にインジェクタ領域と相俟ってプログラ
ミングラインを形成する。次に再び酸化を行なって、最
初に設けた酸化物１０とＮ＋ 導電型領域２０上に形成
された酸化物３０との双方を約８００ｎｍ の厚さにす
る。次の工程でゲート酸化物４０を２５ｎｍの厚さに成
長させる。次にこの酸化物を６０の位置で腐食除去し、
インジェクタ領域５０をイオン注入により形成し、その
上に約８ｎｍの厚さのトンネル酸化物６０を成長させる
。
の厚さの酸化物１０を成長させる。次に、イオン注入
によりＮ＋ 導電型領域２０を形成する。これらＮ＋
導電型領域は後にインジェクタ領域と相俟ってプログラ
ミングラインを形成する。次に再び酸化を行なって、最
初に設けた酸化物１０とＮ＋ 導電型領域２０上に形成
された酸化物３０との双方を約８００ｎｍ の厚さにす
る。次の工程でゲート酸化物４０を２５ｎｍの厚さに成
長させる。次にこの酸化物を６０の位置で腐食除去し、
インジェクタ領域５０をイオン注入により形成し、その
上に約８ｎｍの厚さのトンネル酸化物６０を成長させる
。
【００１１】次に、浮動ゲートを形成する第１多結晶珪
素層７０を堆積し、これにドーピングし、これを所望形
状にする。その後、オキシニトリドより成る約４０ｎｍ
の厚さの誘電体層８０と、その上で制御ゲートを構成す
る約２００ 〜４００ｎｍ の厚さの第２多結晶珪素層
９０とをこの順序で設け、ドーピングし所望形状にする
。
素層７０を堆積し、これにドーピングし、これを所望形
状にする。その後、オキシニトリドより成る約４０ｎｍ
の厚さの誘電体層８０と、その上で制御ゲートを構成す
る約２００ 〜４００ｎｍ の厚さの第２多結晶珪素層
９０とをこの順序で設け、ドーピングし所望形状にする
。
【００１２】このようにして製造したメモリセルは図３
に示すように並列に接続された２つのトランジスタを有
し、一方のトランジスタ２２０ は浮動ゲート７０の下
側に位置するチャネル部分より成り、追加の他方のトラ
ンジスタ２１０ は制御ゲート９０の下側のみに位置す
るチャネル部分より成っている。
に示すように並列に接続された２つのトランジスタを有
し、一方のトランジスタ２２０ は浮動ゲート７０の下
側に位置するチャネル部分より成り、追加の他方のトラ
ンジスタ２１０ は制御ゲート９０の下側のみに位置す
るチャネル部分より成っている。
【００１３】これらトランジスタのソース及びドレイン
領域９５は、第２多結晶珪素層９０を自己整列的に設け
た後にイオン注入により設ける。しかし、これらをＮ＋
導電型の埋込み層を以って構成することもできる。
領域９５は、第２多結晶珪素層９０を自己整列的に設け
た後にイオン注入により設ける。しかし、これらをＮ＋
導電型の埋込み層を以って構成することもできる。
【００１４】図２は一例として２×２メモリセルのメモ
リセル群を示し、図５はセル１００， １１０， １２
０， １３０を有するこのメモリセル群の回路図を示す
。セル１００ 及び１１０ に対するビットラインを符
号１５０ で示し、セル１２０ 及び１３０ に対する
ビットラインを符号１７０ で示す。１ ビントライン
に接続されているセルは直列に接続されている為、セル
１００ のソースは同時にセル１１０ のドレインであ
る。各列の最終セルのソース領域は共通のソースライン
２００ に接続されている。セル１００ 及び１２０
に対するワードラインは符号１８０ で示し、セル１１
０ 及び１３０ に対するワードラインは符号１９０
で示してある１つのワードラインにはメモリの大きさに
応じて８＊ 個のセルが接続される。プログラミングラ
イン１４０ 及び１６０ はセル１００， １１０及び
１２０， １３０をそれぞれプログラミング及び消去す
る作用をする。
リセル群を示し、図５はセル１００， １１０， １２
０， １３０を有するこのメモリセル群の回路図を示す
。セル１００ 及び１１０ に対するビットラインを符
号１５０ で示し、セル１２０ 及び１３０ に対する
ビットラインを符号１７０ で示す。１ ビントライン
に接続されているセルは直列に接続されている為、セル
１００ のソースは同時にセル１１０ のドレインであ
る。各列の最終セルのソース領域は共通のソースライン
２００ に接続されている。セル１００ 及び１２０
に対するワードラインは符号１８０ で示し、セル１１
０ 及び１３０ に対するワードラインは符号１９０
で示してある１つのワードラインにはメモリの大きさに
応じて８＊ 個のセルが接続される。プログラミングラ
イン１４０ 及び１６０ はセル１００， １１０及び
１２０， １３０をそれぞれプログラミング及び消去す
る作用をする。
【００１５】半導体メモリを動作させるに当っては、印
加電圧を、メモリセル群の非選択メモリセル行の並列ト
ランジスタ（２４０， ２６０） が読取り中に導通す
るように選択する。例えば、セル１００ を選択し読取
る必要がある場合には、電源電圧Ｖｓ（例えば５Ｖ）を
非選択セルのワードライン（この場合１９０）に印加し
、従って浮動ゲートトランジスタの電荷状態にかかわら
ず並列トランジスタ２４０， ２６０が導通せしめられ
る。読取るべきセルが接続されているワードライン１８
０ には０Ｖの電圧を印加し、並列トランジスタ２３０
を非導通とする。ビットライン１５０ には読取り増
幅器ＳＡが接続され、共通ソースライン２００ が接地
される。この場合、電流が流れるか否かはメモリせる１
００ の浮動ゲートの電荷状態に依存し、浮動ゲートが
正で論理値１に対応する場合電流が流れ、浮動ゲートが
負で論理値０に対応する場合電流が流れない。
加電圧を、メモリセル群の非選択メモリセル行の並列ト
ランジスタ（２４０， ２６０） が読取り中に導通す
るように選択する。例えば、セル１００ を選択し読取
る必要がある場合には、電源電圧Ｖｓ（例えば５Ｖ）を
非選択セルのワードライン（この場合１９０）に印加し
、従って浮動ゲートトランジスタの電荷状態にかかわら
ず並列トランジスタ２４０， ２６０が導通せしめられ
る。読取るべきセルが接続されているワードライン１８
０ には０Ｖの電圧を印加し、並列トランジスタ２３０
を非導通とする。ビットライン１５０ には読取り増
幅器ＳＡが接続され、共通ソースライン２００ が接地
される。この場合、電流が流れるか否かはメモリせる１
００ の浮動ゲートの電荷状態に依存し、浮動ゲートが
正で論理値１に対応する場合電流が流れ、浮動ゲートが
負で論理値０に対応する場合電流が流れない。
【００１６】選択セル１００ を消去するには、このセ
ルが接続されているワードライン１８０ にプログラミ
ング電圧ＶＰ （約１３Ｖ）を印加し、このセルが接続
されているプログラミングライン１４０ に０Ｖを印加
する。第１多結晶珪素層７０、すなわち浮動ゲートと第
２多結晶珪素層９０、すなわち制御ゲートとの間の容量
性結合の為に、印加電圧ＶＰ の大部分がトンネル酸化
物６０（図３及び４）を通り抜け、従って電子はファウ
ラー・ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
）トンネル電流により浮動ゲート７０に到達せしめられ
この浮動ゲート７０に負電荷を与える。これと同時に非
選択セル１１０， １２０及び１３０ を消去せしめな
いようにするために、非選択セルのみが接続されている
ワードライン１９０ に動作電圧ＶＳ を印加し、非選
択プログラミングライン１６０ に約２／３ ＶＰ （
これを図面に〜２／３ＶＰ で示す） を印加する。選
択セル１００ に書込みを行なうためには、このセルが
接続されているワードライン１８０ に０Ｖを印加し、
このセルが接続されているプログラムライン１４０ に
ＶＰ （約１３Ｖ）を印加する。この場合も、第１多結
晶珪素層７０、すなわち浮動ゲートと、第２多結晶珪素
層９０、すなわち制御ゲートとの間の容量性結合の為に
、印加電圧ＶＰ の大部分がトンネル酸化物６０を通り
抜け、従って電子がこの場合もファウラー・ノルトハイ
ムトンネル電流によって浮動ゲート７０から流れ去り、
この浮動ゲート７０を正に帯電させる。これと同時に非
選択セル１１０， １２０及び１３０ をプログラミン
グしないようにするために、非選択セルのみが接続され
ているワードライン１９０ に約２／３ ＶＰ を印加
し、非選択セルに対するプログラミングライン１６０
に電圧ＶＳ を印加する。消去、読取り、書込みの３種
類の動作に際しワードライン、ビットライン及びプログ
ラミングラインに印加される電圧を（セル１００ を選
択した場合で）図５に書込んである。この図５において
、ｆｌは関連のラインが浮動であるということを示し、
＊は関連のラインが浮動であるか或いは約１／２ ＶＳ
の電圧に接続されているということを示す。
ルが接続されているワードライン１８０ にプログラミ
ング電圧ＶＰ （約１３Ｖ）を印加し、このセルが接続
されているプログラミングライン１４０ に０Ｖを印加
する。第１多結晶珪素層７０、すなわち浮動ゲートと第
２多結晶珪素層９０、すなわち制御ゲートとの間の容量
性結合の為に、印加電圧ＶＰ の大部分がトンネル酸化
物６０（図３及び４）を通り抜け、従って電子はファウ
ラー・ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
）トンネル電流により浮動ゲート７０に到達せしめられ
この浮動ゲート７０に負電荷を与える。これと同時に非
選択セル１１０， １２０及び１３０ を消去せしめな
いようにするために、非選択セルのみが接続されている
ワードライン１９０ に動作電圧ＶＳ を印加し、非選
択プログラミングライン１６０ に約２／３ ＶＰ （
これを図面に〜２／３ＶＰ で示す） を印加する。選
択セル１００ に書込みを行なうためには、このセルが
接続されているワードライン１８０ に０Ｖを印加し、
このセルが接続されているプログラムライン１４０ に
ＶＰ （約１３Ｖ）を印加する。この場合も、第１多結
晶珪素層７０、すなわち浮動ゲートと、第２多結晶珪素
層９０、すなわち制御ゲートとの間の容量性結合の為に
、印加電圧ＶＰ の大部分がトンネル酸化物６０を通り
抜け、従って電子がこの場合もファウラー・ノルトハイ
ムトンネル電流によって浮動ゲート７０から流れ去り、
この浮動ゲート７０を正に帯電させる。これと同時に非
選択セル１１０， １２０及び１３０ をプログラミン
グしないようにするために、非選択セルのみが接続され
ているワードライン１９０ に約２／３ ＶＰ を印加
し、非選択セルに対するプログラミングライン１６０
に電圧ＶＳ を印加する。消去、読取り、書込みの３種
類の動作に際しワードライン、ビットライン及びプログ
ラミングラインに印加される電圧を（セル１００ を選
択した場合で）図５に書込んである。この図５において
、ｆｌは関連のラインが浮動であるということを示し、
＊は関連のラインが浮動であるか或いは約１／２ ＶＳ
の電圧に接続されているということを示す。
【図１】本発明による半導体メモリのメモリセルのレイ
アウトを示す線図である。
アウトを示す線図である。
【図２】図１によるメモリセルの４個を以って構成した
１メモリセル群のレイアウトを示す線図である。
１メモリセル群のレイアウトを示す線図である。
【図３】図１のＩＩＩ −ＩＩＩ 線上を断面としてメ
モリセルを示す断面図である。
モリセルを示す断面図である。
【図４】図１のＩＶ−ＩＶ線上を断面としてメモリセル
を示す断面図である。
を示す断面図である。
【図５】４個のメモリセルより成る図２のメモリセル群
を示す回路図である。
を示す回路図である。
１０， ３０ 酸化物
２０ Ｎ＋ 導電型領域
４０ ゲート酸化物
５０ インジェクタ領域
６０ トンネル酸化物
７０ 第１多結晶珪素層（浮動ゲート）８０ 誘電
体層 ９０ 第２多結晶珪素層（制御ゲート）９５ ソー
スおよびドレイン領域 １００， １１０， １２０， １３０ メモリセル
１４０， １６０ プログラミングライン１５０，
１７０ ビットライン １８０， １９０ ワードライン ２００ ソースライン
体層 ９０ 第２多結晶珪素層（制御ゲート）９５ ソー
スおよびドレイン領域 １００， １１０， １２０， １３０ メモリセル
１４０， １６０ プログラミングライン１５０，
１７０ ビットライン １８０， １９０ ワードライン ２００ ソースライン
Claims (4)
- 【請求項１】 トンネル電流により電気的にプログラ
ム及び消去しうる不揮発性メモリセル（ＥＥＰＲＯＭ）
を、各群がｎ行ｍ列になっている複数のメモリセル群に
配置して成る半導体メモリであって、前記のメモリセル
は、ソース及びドレイン領域と、これらソース及びドレ
イン領域間に形成されゲート酸化物により被覆されてい
るチャネルと、前記ゲート酸化物上を延在する浮動ゲー
トと、この浮動ゲートから薄肉誘電体によって分離され
てこの浮動ゲートの上方を延在する制御ゲートとを以っ
て浮動ゲートトランジスタを構成するように半導体本体
中に形成され、前記のゲート酸化物及び薄肉誘電体はフ
ァウラー・ノルトハイムトンネル電流によって電子を浮
動ゲートに向けて或いは浮動ゲートから流れうるように
選択され、前記のメモリセル群はｎ個のメモリセルのソ
ース及びドレインが直列に接続されるように形成され、
この直列接続がメモリセル群の列に対するビットライン
を形成し、前記の制御ゲートはメモリセル群の行で互い
に隣り合うｍ個のメモリセルに対し共通であり且つメモ
リセル群の行に対するワードラインを構成している半導
体メモリにおいて、前記の浮動ゲートをチャネルの幅全
体に亘っては延在させず、これにより各メモリセル内に
前記の浮動ゲートトランジスタと並列に接続され且つ前
記の制御ゲートのみによって制御される並列トランジス
タを形成したことを特徴とする半導体メモリ。 - 【請求項２】 請求項１に記載の半導体メモリにおい
て、メモリセル群の列のｎ個のセルのゲート酸化物の下
側に位置する領域がインジェクタ領域を形成し、これら
領域が相互接続されて、ソース及びドレイン領域から分
離されたプログラミングラインを形成していることを特
徴とする半導体メモリ。 - 【請求項３】 請求項２に記載の半導体メモリにおい
て、各行の個々のメモリセルのインジェクタ領域が、こ
れと同じ導電型で細条状のプログラミングラインを形成
する高ドープ領域により相互接続されていることを特徴
とする半導体メモリ。 - 【請求項４】 請求項１〜３のいずれか一項に記載の
半導体メモリを動作させるに当り、メモリセルの読取り
中、非選択メモリセルの並列トランジスタが導通するよ
うに、印加電圧を選択することを特徴とする半導体メモ
リの動作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4026409.2 | 1990-08-21 | ||
| DE4026409A DE4026409A1 (de) | 1990-08-21 | 1990-08-21 | Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233768A true JPH04233768A (ja) | 1992-08-21 |
Family
ID=6412620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232431A Pending JPH04233768A (ja) | 1990-08-21 | 1991-08-21 | 半導体メモリ及びその動作方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5280187A (ja) |
| EP (1) | EP0472240A3 (ja) |
| JP (1) | JPH04233768A (ja) |
| KR (1) | KR920005146A (ja) |
| DE (1) | DE4026409A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4200620C2 (de) * | 1992-01-13 | 1994-10-06 | Eurosil Electronic Gmbh | Floating-Gate-EEPROM-Zelle mit Sandwichkoppelkapaziztät |
| DE19930586B4 (de) * | 1999-07-02 | 2007-12-27 | Infineon Technologies Ag | Nichtflüchtige Speicherzelle mit separatem Tunnelfenster |
| SK8191Y1 (sk) | 2017-12-08 | 2018-09-03 | Histogram S R O | Spôsob filtrácie prevodových náplní v priemyselnom robote a priemyselný robot s filtráciou prevodových náplní |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098681A (ja) * | 1983-11-02 | 1985-06-01 | Seiko Epson Corp | 半導体記憶素子 |
| JPS6254962A (ja) * | 1985-09-04 | 1987-03-10 | Nec Corp | トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647101B2 (ja) * | 1987-11-17 | 1997-08-27 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| DE68929225T2 (de) * | 1988-10-21 | 2000-11-30 | Toshiba Kawasaki Kk | Nichtflüchtiger Halbleiterspeicher |
-
1990
- 1990-08-21 DE DE4026409A patent/DE4026409A1/de not_active Withdrawn
-
1991
- 1991-08-15 EP EP19910202087 patent/EP0472240A3/de not_active Withdrawn
- 1991-08-16 KR KR1019910014130A patent/KR920005146A/ko not_active Application Discontinuation
- 1991-08-20 US US07/747,551 patent/US5280187A/en not_active Expired - Fee Related
- 1991-08-21 JP JP3232431A patent/JPH04233768A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098681A (ja) * | 1983-11-02 | 1985-06-01 | Seiko Epson Corp | 半導体記憶素子 |
| JPS6254962A (ja) * | 1985-09-04 | 1987-03-10 | Nec Corp | トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0472240A2 (de) | 1992-02-26 |
| KR920005146A (ko) | 1992-03-28 |
| EP0472240A3 (en) | 1993-01-07 |
| DE4026409A1 (de) | 1992-02-27 |
| US5280187A (en) | 1994-01-18 |
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