JPH0685272A - ソース側注入を使用して書込んだセルを使用する無コンタクト５ｖ高速ｅｐｒｏｍ／フラッシュｅｐｒｏｍアレイ - Google Patents
ソース側注入を使用して書込んだセルを使用する無コンタクト５ｖ高速ｅｐｒｏｍ／フラッシュｅｐｒｏｍアレイInfo
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- JPH0685272A JPH0685272A JP4097850A JP9785092A JPH0685272A JP H0685272 A JPH0685272 A JP H0685272A JP 4097850 A JP4097850 A JP 4097850A JP 9785092 A JP9785092 A JP 9785092A JP H0685272 A JPH0685272 A JP H0685272A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Abstract
(57)【要約】 （修正有）
【目的】電気的に書込み可能なリードオンリーメモリ
（ＥＰＲＯＭ）装置に関するものである。 【構成】ＥＰＲＯＭセル１０は、互いに離隔したＮ型ソ
ース領域１２及びドレイン領域１４を有しており、それ
らは、Ｐ型半導体基板１８内にチャンネル領域１６を画
定している。二酸化シリコンからなる第一層２０がチャ
ンネル領域１６の上側に存在している。ポリシリコン
（ポリ１）フローティングゲート２２が第一二酸化シリ
コン層２０上に形成されており、且つドレイン領域１４
からソース領域１２とドレイン領域１４との中間点であ
るチャンネル領域１６における点Ａへ延在するチャンネ
ル領域１６の第一部分２４の上側に存在している。従っ
て、ポリ１フローティングゲート２２は、中間点Ａから
ソース領域１２へ延在し且つその上にはフローティング
ゲート２２が延在することのないチャンネル領域１６の
第二部分２６を画定している。
（ＥＰＲＯＭ）装置に関するものである。 【構成】ＥＰＲＯＭセル１０は、互いに離隔したＮ型ソ
ース領域１２及びドレイン領域１４を有しており、それ
らは、Ｐ型半導体基板１８内にチャンネル領域１６を画
定している。二酸化シリコンからなる第一層２０がチャ
ンネル領域１６の上側に存在している。ポリシリコン
（ポリ１）フローティングゲート２２が第一二酸化シリ
コン層２０上に形成されており、且つドレイン領域１４
からソース領域１２とドレイン領域１４との中間点であ
るチャンネル領域１６における点Ａへ延在するチャンネ
ル領域１６の第一部分２４の上側に存在している。従っ
て、ポリ１フローティングゲート２２は、中間点Ａから
ソース領域１２へ延在し且つその上にはフローティング
ゲート２２が延在することのないチャンネル領域１６の
第二部分２６を画定している。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書込み可能な
リードオンリーメモリ（ＥＰＲＯＭ）装置に関するもの
であって、更に詳細には、書込みのためにソース側注入
に依存するセルを使用する独特な無コンタクト５Ｖのみ
のＥＰＲＯＭアレイに関するものである。
リードオンリーメモリ（ＥＰＲＯＭ）装置に関するもの
であって、更に詳細には、書込みのためにソース側注入
に依存するセルを使用する独特な無コンタクト５Ｖのみ
のＥＰＲＯＭアレイに関するものである。
【０００２】
【従来の技術】電気的に書込み可能なリードオンリーメ
モリ（ＥＰＲＯＭ）装置は、二進データを格納するため
に使用される非揮発性メモリ集積回路である。データを
失うことなしにＥＰＲＯＭからパワーを取除くことが可
能である。即ち、再度パワーを印加すると、元々格納し
ていた二進データが維持される。
モリ（ＥＰＲＯＭ）装置は、二進データを格納するため
に使用される非揮発性メモリ集積回路である。データを
失うことなしにＥＰＲＯＭからパワーを取除くことが可
能である。即ち、再度パワーを印加すると、元々格納し
ていた二進データが維持される。
【０００３】そのデータ維持能力に加えて、新たな二進
データを格納するためにＥＰＲＯＭを再度書込むことが
可能である。再書込みは、最初に、ＥＰＲＯＭを紫外線
（ＵＶ）光源へ露光させることにより古い二進データを
消去することにより達成される。パッケージ化したＥＰ
ＲＯＭチップ上のＵＶ透過性の蓋が、この消去を行なう
ことを可能とする。消去に続いて、ＥＰＲＯＭのデータ
出力を入力へスイッチさせるために、チップセレクトラ
インを脱活性化することにより新たな二進データがＥＰ
ＲＯＭ内に書込まれる。次いで、ＥＰＲＯＭアドレス入
力が開始値にセットされ、所望のデータがデータ入力へ
接続され、且つ該データはアドレス入力により識別され
たデータ格納レジスタ内に書込まれる。次いで、アドレ
ス入力がインクリメントされ、且つそのサイクルは、Ｅ
ＰＲＯＭアレイ内の各データ格納レジスタに対し繰返し
行なわれる。
データを格納するためにＥＰＲＯＭを再度書込むことが
可能である。再書込みは、最初に、ＥＰＲＯＭを紫外線
（ＵＶ）光源へ露光させることにより古い二進データを
消去することにより達成される。パッケージ化したＥＰ
ＲＯＭチップ上のＵＶ透過性の蓋が、この消去を行なう
ことを可能とする。消去に続いて、ＥＰＲＯＭのデータ
出力を入力へスイッチさせるために、チップセレクトラ
インを脱活性化することにより新たな二進データがＥＰ
ＲＯＭ内に書込まれる。次いで、ＥＰＲＯＭアドレス入
力が開始値にセットされ、所望のデータがデータ入力へ
接続され、且つ該データはアドレス入力により識別され
たデータ格納レジスタ内に書込まれる。次いで、アドレ
ス入力がインクリメントされ、且つそのサイクルは、Ｅ
ＰＲＯＭアレイ内の各データ格納レジスタに対し繰返し
行なわれる。
【０００４】ＥＰＲＯＭ読取り動作において、アドレス
入力により識別されたデータ格納レジスタ内に格納され
た二進データがチップのデータ出力バッファへ供給され
る。ＥＰＲＯＭのチップセレクト信号が活性化される
と、選択された格納レジスタからの二進データがデータ
バスへ供給される。
入力により識別されたデータ格納レジスタ内に格納され
た二進データがチップのデータ出力バッファへ供給され
る。ＥＰＲＯＭのチップセレクト信号が活性化される
と、選択された格納レジスタからの二進データがデータ
バスへ供給される。
【０００５】電気的に消去可能な書込み可能リードオン
リーメモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭにおける変
形例であり、二進データは電気的に読取られ、書込まれ
且つ消去される。単一動作が選択されたデータ格納レジ
スタを消去する。いわゆる「フラッシュ」ＥＰＲＯＭの
場合には、メモリアレイ内の全てのデータ格納レジスタ
が単一動作で電気的に消去される。
リーメモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭにおける変
形例であり、二進データは電気的に読取られ、書込まれ
且つ消去される。単一動作が選択されたデータ格納レジ
スタを消去する。いわゆる「フラッシュ」ＥＰＲＯＭの
場合には、メモリアレイ内の全てのデータ格納レジスタ
が単一動作で電気的に消去される。
【０００６】従来のＥＰＲＯＭセルは、基板チャンネル
領域により分離されＰ型シリコン基板内に形成された埋
め込み型Ｎ＋ソース及びドレイン領域を有している。ポ
リシリコンフローティングゲート（ポリ１）がチャンネ
ル領域の上側に位置し通常二酸化シリコンである絶縁層
上に形成される。ポリシリコン制御ゲート（ポリ２）が
ポリ１フローティングゲート上に形成され且つそれから
典型的には酸化物−窒化物−酸化物（ＯＮＯ）複合構成
を有する絶縁物質により離隔される。
領域により分離されＰ型シリコン基板内に形成された埋
め込み型Ｎ＋ソース及びドレイン領域を有している。ポ
リシリコンフローティングゲート（ポリ１）がチャンネ
ル領域の上側に位置し通常二酸化シリコンである絶縁層
上に形成される。ポリシリコン制御ゲート（ポリ２）が
ポリ１フローティングゲート上に形成され且つそれから
典型的には酸化物−窒化物−酸化物（ＯＮＯ）複合構成
を有する絶縁物質により離隔される。
【０００７】上述したセルの論理状態、即ちそれが
「１」を格納しているか又は「０」を格納しているかの
状態は、ポリ１フローティングゲート上の電荷により決
定される。電子がフローティングゲート上に配置される
と、ポリ２制御ゲートへ電圧を印加することによりセル
をターンオンさせるのに必要とされるスレッシュホール
ド電圧は、フローティングゲート上に電子が配置されて
いない場合よりも一層大きなものである。
「１」を格納しているか又は「０」を格納しているかの
状態は、ポリ１フローティングゲート上の電荷により決
定される。電子がフローティングゲート上に配置される
と、ポリ２制御ゲートへ電圧を印加することによりセル
をターンオンさせるのに必要とされるスレッシュホール
ド電圧は、フローティングゲート上に電子が配置されて
いない場合よりも一層大きなものである。
【０００８】１９８８年１２月２７日付で発行された米
国特許第４，７９４，５６５号（Ｗｕ ｅｔ ａｌ．）
は、ソース側注入ＥＰＲＯＭセルの概念を開示してい
る。このＷｕ ｅｔ ａｌ．のセルは、プログラミング
即ち書込み期間中に、ソースからフローティングゲート
へのホットエレクトロン注入の効率を改善する技術を開
示している。このＷｕ ｅｔ ａｌ．のセルは、基板チ
ャンネルを画定するためにＰ型シリコン基板内に形成さ
れた従来のＮ＋ソース及びドレイン領域を有している。
ポリ２制御ゲートはチャンネル領域の上方に位置してお
り、且つ制御ゲート及びソース及びドレイン領域から絶
縁されているポリ１フローティングゲートは制御ゲート
の下側に位置されている。弱いゲート制御領域、即ちア
クセストランジスタがソース領域近傍に設けられてお
り、従ってセルが書込みのためにバイアスされる場合
に、ソースからフローティングゲートへのホットエレク
トロン注入を促進させるために、弱い制御ゲートとフロ
ーティングゲートとの間の領域内に比較的高いチャンネ
ル電界が形成される。
国特許第４，７９４，５６５号（Ｗｕ ｅｔ ａｌ．）
は、ソース側注入ＥＰＲＯＭセルの概念を開示してい
る。このＷｕ ｅｔ ａｌ．のセルは、プログラミング
即ち書込み期間中に、ソースからフローティングゲート
へのホットエレクトロン注入の効率を改善する技術を開
示している。このＷｕ ｅｔ ａｌ．のセルは、基板チ
ャンネルを画定するためにＰ型シリコン基板内に形成さ
れた従来のＮ＋ソース及びドレイン領域を有している。
ポリ２制御ゲートはチャンネル領域の上方に位置してお
り、且つ制御ゲート及びソース及びドレイン領域から絶
縁されているポリ１フローティングゲートは制御ゲート
の下側に位置されている。弱いゲート制御領域、即ちア
クセストランジスタがソース領域近傍に設けられてお
り、従ってセルが書込みのためにバイアスされる場合
に、ソースからフローティングゲートへのホットエレク
トロン注入を促進させるために、弱い制御ゲートとフロ
ーティングゲートとの間の領域内に比較的高いチャンネ
ル電界が形成される。
【０００９】書込みのための低電流アプローチはＥＰＲ
ＯＭセル用に通常必要とされる外部高電圧源の必要性を
取除いており、該高電圧は内部５Ｖ供給源から発生され
るので、高速５ＶのみのＵＶ消去可能且つフラッシュＥ
ＰＲＯＭは注目されるようになっており、特にプログラ
マブルロジックデバイス即ち書込み可能論理装置におい
て使用する場合にそうである。しかしながら、５ＶのＥ
ＰＲＯＭ製品は、現在のところ、文献において記載され
ているものは僅かであるに過ぎない。
ＯＭセル用に通常必要とされる外部高電圧源の必要性を
取除いており、該高電圧は内部５Ｖ供給源から発生され
るので、高速５ＶのみのＵＶ消去可能且つフラッシュＥ
ＰＲＯＭは注目されるようになっており、特にプログラ
マブルロジックデバイス即ち書込み可能論理装置におい
て使用する場合にそうである。しかしながら、５ＶのＥ
ＰＲＯＭ製品は、現在のところ、文献において記載され
ているものは僅かであるに過ぎない。
【００１０】Ｇｉｌｌ ｅｔ ａｌ．著「５ボルト無コ
ンタクトアレイ２５６ＫビットフラッシュＥＥＰＲＯＭ
技術（Ａ ５ Ｖｏｌｔ Ｃｏｎｔａｃｔｌｅｓｓ Ａ
ｒｒａｙ ２５６Ｋ Ｂｉｔ Ｆｌａｓｈ ＥＥＰＲＯ
Ｍ Ｔｅｃｈｎｏｌｏｇｙ）」は、単一電源５Ｖフラッ
シュＥＥＰＲＯＭ用のコンタクトレス即ち無コンタクト
ＥＰＲＯＭセルについて記載している。該セルは、埋め
込み型Ｎ＋ソース及びドレイン領域を使用している。そ
のセルのフローティングゲートとソース近傍の基板との
間の酸化物は、ホットエレクトロン注入によりセルの書
込みを行なうために且つファウラ・ノルトハイムトンネ
ル動作を介してセルの消去を行なうために１００Åの厚
さである。書込み及び消去のための電流条件が低いの
で、書込み用電圧Ｖppは５Ｖ電源から内部的に発生させ
ることが可能である。トンネルウインド近くのゲート酸
化物は、ソース注入フィールドプレートブレークダウン
電圧を改善するために２５０Åの厚さである。５００Å
の厚さのゲート酸化膜を使用するパスゲートは、フロー
ティングゲート構成体が過剰に消去されて空乏状態とさ
れた場合であってもセルが電流を引出すことを防止す
る。該セルの埋め込み型Ｎ＋ソース及びドレイン領域
は、連続的な埋め込み型ビットラインを構成している。
しかしながら、Ｇｉｌｌ ｅｔ ａｌ．は、製造のため
に非常に複雑なプロセスを必要としている。
ンタクトアレイ２５６ＫビットフラッシュＥＥＰＲＯＭ
技術（Ａ ５ Ｖｏｌｔ Ｃｏｎｔａｃｔｌｅｓｓ Ａ
ｒｒａｙ ２５６Ｋ Ｂｉｔ Ｆｌａｓｈ ＥＥＰＲＯ
Ｍ Ｔｅｃｈｎｏｌｏｇｙ）」は、単一電源５Ｖフラッ
シュＥＥＰＲＯＭ用のコンタクトレス即ち無コンタクト
ＥＰＲＯＭセルについて記載している。該セルは、埋め
込み型Ｎ＋ソース及びドレイン領域を使用している。そ
のセルのフローティングゲートとソース近傍の基板との
間の酸化物は、ホットエレクトロン注入によりセルの書
込みを行なうために且つファウラ・ノルトハイムトンネ
ル動作を介してセルの消去を行なうために１００Åの厚
さである。書込み及び消去のための電流条件が低いの
で、書込み用電圧Ｖppは５Ｖ電源から内部的に発生させ
ることが可能である。トンネルウインド近くのゲート酸
化物は、ソース注入フィールドプレートブレークダウン
電圧を改善するために２５０Åの厚さである。５００Å
の厚さのゲート酸化膜を使用するパスゲートは、フロー
ティングゲート構成体が過剰に消去されて空乏状態とさ
れた場合であってもセルが電流を引出すことを防止す
る。該セルの埋め込み型Ｎ＋ソース及びドレイン領域
は、連続的な埋め込み型ビットラインを構成している。
しかしながら、Ｇｉｌｌ ｅｔ ａｌ．は、製造のため
に非常に複雑なプロセスを必要としている。
【００１１】Ｎａｒｕｋｅ ｅｔ ａｌ．著「ソース側
に側壁選択ゲートを有する新しいフラッシュ・消去ＥＥ
ＰＲＯＭセル（Ａ Ｎｅｗ Ｆｌａｓｈ−Ｅｒａｓｅ
ＥＥＰＲＯＭ Ｃｅｌｌ Ｗｉｔｈ Ａ Ｓｉｄｅｗａ
ｌｌ Ｓｅｌｅｃｔ−Ｇａｔｅ Ｏｎ Ｉｔｓ Ｓｏｕ
ｒｃｅ Ｓｉｄｅ）」、ＩＥＤＭ １９８６、の文献
は、５Ｖのみの書込みを特徴とするフラッシュＥＰＲＯ
Ｍセルについて記載している。その図１Ａ−１Ｃに示さ
れているセルは、ソース側に側壁ポリシリコン選択ゲー
トスペーサを有するトリプルポリシリコンスタックト
（積層型）ゲートＭＯＳトランジスタを有している。
に側壁選択ゲートを有する新しいフラッシュ・消去ＥＥ
ＰＲＯＭセル（Ａ Ｎｅｗ Ｆｌａｓｈ−Ｅｒａｓｅ
ＥＥＰＲＯＭ Ｃｅｌｌ Ｗｉｔｈ Ａ Ｓｉｄｅｗａ
ｌｌ Ｓｅｌｅｃｔ−Ｇａｔｅ Ｏｎ Ｉｔｓ Ｓｏｕ
ｒｃｅ Ｓｉｄｅ）」、ＩＥＤＭ １９８６、の文献
は、５Ｖのみの書込みを特徴とするフラッシュＥＰＲＯ
Ｍセルについて記載している。その図１Ａ−１Ｃに示さ
れているセルは、ソース側に側壁ポリシリコン選択ゲー
トスペーサを有するトリプルポリシリコンスタックト
（積層型）ゲートＭＯＳトランジスタを有している。
【００１２】図１Ａに示した如く、書込みの場合のスペ
ーサ対スタックインターフェースにおけるＮａｒｕｋｅ
ｅｔ ａｌ．セルの電界が高く且つゲート電流が高い
ために、ドレイン側で５Ｖを超えた電圧を使用すること
を回避することが可能である。
ーサ対スタックインターフェースにおけるＮａｒｕｋｅ
ｅｔ ａｌ．セルの電界が高く且つゲート電流が高い
ために、ドレイン側で５Ｖを超えた電圧を使用すること
を回避することが可能である。
【００１３】図１Ｂは、読取りモードにおけるＮａｒｕ
ｋｅ ｅｔ ａｌ．セルの典型的な動作電圧を示してい
る。該セルはターンオンすることがないので、即ちアク
セススペーサトランジスタが同一のビットライン上の他
のセルが書込み期間中にリーク性となることを防止して
いるので、メモリセルにおいてパンチスルー注入に対す
る必要性はない。このことは、移動度値を増加させ、従
って読取り電流を増加させる。別の観点から、読取りモ
ードにおいてポリスペーサ上に５Ｖを印加すると、該ス
ペーサ下側のシリコンが反転し、実効チャンネル長Ｌｅ
ｆｆがポリ１フローティングゲートの長さと等しくな
る。このことは、読取り電流を高くし、従って読取りア
クセス時間を小さくする。
ｋｅ ｅｔ ａｌ．セルの典型的な動作電圧を示してい
る。該セルはターンオンすることがないので、即ちアク
セススペーサトランジスタが同一のビットライン上の他
のセルが書込み期間中にリーク性となることを防止して
いるので、メモリセルにおいてパンチスルー注入に対す
る必要性はない。このことは、移動度値を増加させ、従
って読取り電流を増加させる。別の観点から、読取りモ
ードにおいてポリスペーサ上に５Ｖを印加すると、該ス
ペーサ下側のシリコンが反転し、実効チャンネル長Ｌｅ
ｆｆがポリ１フローティングゲートの長さと等しくな
る。このことは、読取り電流を高くし、従って読取りア
クセス時間を小さくする。
【００１４】図１Ｃは、消去モードにおけるＮａｒｕｋ
ｅ ｅｔ ａｌ．セルの典型的な動作電圧を示してい
る。ドレイン端部における薄いゲート酸化膜（１００
Å）を横断してのファウラ・ノルトハイムトンネル動作
を介して消去が行なわれる。図１Ｃに示した如く、該セ
ルのドレインはゲートにより誘起されるブレークダウン
電圧を増加させるために傾斜型構造を有している。
ｅ ｅｔ ａｌ．セルの典型的な動作電圧を示してい
る。ドレイン端部における薄いゲート酸化膜（１００
Å）を横断してのファウラ・ノルトハイムトンネル動作
を介して消去が行なわれる。図１Ｃに示した如く、該セ
ルのドレインはゲートにより誘起されるブレークダウン
電圧を増加させるために傾斜型構造を有している。
【００１５】Ｎａｒｕｋｅ ｅｔ ａｌ．セルは、アク
セストランジスタスペーサを製造するために必要とされ
るトリプルポリプロセスのために製造が複雑である。更
に、それは、二つのセル毎に一つのコンタクトを使用す
るＴ形状セル構成に依存しており、従って高価なダイ面
積を消費している。更に、該スペーサはワードラインの
全長に沿って延在しており、スペーサ抵抗及び連続性に
関し潜在的な製造上の問題を発生する。
セストランジスタスペーサを製造するために必要とされ
るトリプルポリプロセスのために製造が複雑である。更
に、それは、二つのセル毎に一つのコンタクトを使用す
るＴ形状セル構成に依存しており、従って高価なダイ面
積を消費している。更に、該スペーサはワードラインの
全長に沿って延在しており、スペーサ抵抗及び連続性に
関し潜在的な製造上の問題を発生する。
【００１６】Ｖａｎ Ｈｏｕｄｔ ｅｔ ａｌ．著「分
割ゲートトランジスタ構成体における向上させたホット
エレクトロン注入の研究（Ｓｔｕｄｙ ｏｆ ｔｈｅ
ｅｎｈａｎｃｅｄ ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊ
ｅｃｔｉｏｎ ｉｎ ｓｐｌｉｔ−ｇａｔｅ ｔｒａｎ
ｓｉｓｔｏｒ ｓｔｒｕｃｔｕｒｅｓ）」、という題名
の１９９０年９月にノッチンガムにおけるＥＳＳＤＥＲ
Ｃ９０、セション３Ｃ５において発表された文献では、
５ＶのみのＥＰＲＯＭ又はフラッシュＥＰＲＯＭアレイ
において使用可能な二重ポリ分割ゲートセル構成体を開
示している。しかしながら、このＶａｎ Ｈｏｕｄｔ
ｅｔ ａｌ．セルは無コンタクトのＥＰＲＯＭアレイに
おいて使用可能であるものとして開示されているもので
はない。
割ゲートトランジスタ構成体における向上させたホット
エレクトロン注入の研究（Ｓｔｕｄｙ ｏｆ ｔｈｅ
ｅｎｈａｎｃｅｄ ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊ
ｅｃｔｉｏｎ ｉｎ ｓｐｌｉｔ−ｇａｔｅ ｔｒａｎ
ｓｉｓｔｏｒ ｓｔｒｕｃｔｕｒｅｓ）」、という題名
の１９９０年９月にノッチンガムにおけるＥＳＳＤＥＲ
Ｃ９０、セション３Ｃ５において発表された文献では、
５ＶのみのＥＰＲＯＭ又はフラッシュＥＰＲＯＭアレイ
において使用可能な二重ポリ分割ゲートセル構成体を開
示している。しかしながら、このＶａｎ Ｈｏｕｄｔ
ｅｔ ａｌ．セルは無コンタクトのＥＰＲＯＭアレイに
おいて使用可能であるものとして開示されているもので
はない。
【００１７】
【発明が解決しようとする課題】本発明は、高速のＵＶ
消去可能又はフラッシュＥＰＲＯＭ無コンタクトアレイ
において使用可能であり且つプログラミング即ち書込み
のためにソース側注入を使用する無コンタクトの５Ｖの
みのＥＰＲＯＭメモリセル構成体を提供することを目的
とする。
消去可能又はフラッシュＥＰＲＯＭ無コンタクトアレイ
において使用可能であり且つプログラミング即ち書込み
のためにソース側注入を使用する無コンタクトの５Ｖの
みのＥＰＲＯＭメモリセル構成体を提供することを目的
とする。
【００１８】
【課題を解決するための手段】本発明のＥＰＲＯＭセル
構成体は、Ｐ型基板にチャンネル領域を画定する互いに
離隔したＮ型ソース領域及びドレイン領域を有してい
る。そのチャンネル領域の上に第一絶縁物質層が設けら
れている。ポリシリコン（ポリ１）フローティングゲー
トが、第一二酸化シリコン層上に形成されており、且つ
ドレイン領域からソース領域とドレイン領域との中間の
チャンネル領域における点へ延在するチャンネル領域の
第一部分の上側に存在しており、その際に該中間点から
ソース領域へ延在しその上にフローティングゲートが延
在することのないチャンネル領域の第二部分を画定して
いる。該フローティングゲートは、更に、ＥＰＲＯＭセ
ルが形成される活性装置区域を画定するフィールド酸化
物上を延在するカップリング（結合）部分を有してい
る。該フローティングゲートの結合部分を包含し、該フ
ローティングゲート上に第二絶縁層が形成されている。
ポリシリコン（ポリ２）制御ゲートが該フローティング
ゲートの上側に存在しているが、第二絶縁層によりそれ
から分離されている。制御ゲートが、チャンネル領域の
第二部分の上側に存在しているが第一絶縁物質層により
それから分離されているアクセス部分を有している。ポ
リシリコンカップリング（結合）ラインが、フローティ
ングゲートの結合部分の上側に位置しているが第二絶縁
層によりそれから分離されている。上述したセル構成体
は、「コンタクトレス（無コンタクト）」アレイ、即ち
共用型ソースライン（３２、４８又は６４３個のセル毎
にコンタクトされている）に依存するアレイにおいて使
用され、その結果非常に小型のセル寸法とし且つ簡単な
デコード動作としている。
構成体は、Ｐ型基板にチャンネル領域を画定する互いに
離隔したＮ型ソース領域及びドレイン領域を有してい
る。そのチャンネル領域の上に第一絶縁物質層が設けら
れている。ポリシリコン（ポリ１）フローティングゲー
トが、第一二酸化シリコン層上に形成されており、且つ
ドレイン領域からソース領域とドレイン領域との中間の
チャンネル領域における点へ延在するチャンネル領域の
第一部分の上側に存在しており、その際に該中間点から
ソース領域へ延在しその上にフローティングゲートが延
在することのないチャンネル領域の第二部分を画定して
いる。該フローティングゲートは、更に、ＥＰＲＯＭセ
ルが形成される活性装置区域を画定するフィールド酸化
物上を延在するカップリング（結合）部分を有してい
る。該フローティングゲートの結合部分を包含し、該フ
ローティングゲート上に第二絶縁層が形成されている。
ポリシリコン（ポリ２）制御ゲートが該フローティング
ゲートの上側に存在しているが、第二絶縁層によりそれ
から分離されている。制御ゲートが、チャンネル領域の
第二部分の上側に存在しているが第一絶縁物質層により
それから分離されているアクセス部分を有している。ポ
リシリコンカップリング（結合）ラインが、フローティ
ングゲートの結合部分の上側に位置しているが第二絶縁
層によりそれから分離されている。上述したセル構成体
は、「コンタクトレス（無コンタクト）」アレイ、即ち
共用型ソースライン（３２、４８又は６４３個のセル毎
にコンタクトされている）に依存するアレイにおいて使
用され、その結果非常に小型のセル寸法とし且つ簡単な
デコード動作としている。
【００１９】
【実施例】図２及び３は、ＵＶ消去可能又はフラッシュ
ＥＰＲＯＭアレイにおいて使用可能な本発明に基づく
「コンタクトレス（即ち、無コンタクト）」の５Ｖのみ
のＥＰＲＯＭメモリセル１０を概略断面図で示してあ
る。この無コンタクトＥＰＲＯＭセル１０はチャンネル
の１領域における電界を増加させるために前述した従来
技術の説明部分において説明したものと同一のアクセス
トランジスタ概念を使用しており、且つプログラミング
即ち書込みのためにソース側注入を利用している。しか
しながら、上述したＮａｒｕｋｅ ｅｔ ａｌ．のＥＰ
ＲＯＭセルと異なり、本コンタクトレスＥＰＲＯＭセル
１０のアクセストランジスタはポリシリコンスペーサを
使用するものではない。その代わりに、以下に詳細に説
明する如く、このアクセストランジスタは、チャンネル
領域を直接的に制御するワードラインの一部である。更
に、上述したＶａｎ ＨＪｏｕｄｔ ｅｔ ａｌ．のセ
ルと異なり、このＥＰＲＯＭセル１０は「コンタクトレ
ス」即ち無コンタクトであって、例えば、３２個、４８
個又は６４個のセル毎にビットラインにコンタクト即ち
接触するに過ぎない。
ＥＰＲＯＭアレイにおいて使用可能な本発明に基づく
「コンタクトレス（即ち、無コンタクト）」の５Ｖのみ
のＥＰＲＯＭメモリセル１０を概略断面図で示してあ
る。この無コンタクトＥＰＲＯＭセル１０はチャンネル
の１領域における電界を増加させるために前述した従来
技術の説明部分において説明したものと同一のアクセス
トランジスタ概念を使用しており、且つプログラミング
即ち書込みのためにソース側注入を利用している。しか
しながら、上述したＮａｒｕｋｅ ｅｔ ａｌ．のＥＰ
ＲＯＭセルと異なり、本コンタクトレスＥＰＲＯＭセル
１０のアクセストランジスタはポリシリコンスペーサを
使用するものではない。その代わりに、以下に詳細に説
明する如く、このアクセストランジスタは、チャンネル
領域を直接的に制御するワードラインの一部である。更
に、上述したＶａｎ ＨＪｏｕｄｔ ｅｔ ａｌ．のセ
ルと異なり、このＥＰＲＯＭセル１０は「コンタクトレ
ス」即ち無コンタクトであって、例えば、３２個、４８
個又は６４個のセル毎にビットラインにコンタクト即ち
接触するに過ぎない。
【００２０】図２及び３に示した如く、本ＥＰＲＯＭセ
ル１０は、互いに離隔したＮ型ソース領域１２及びドレ
イン領域１４を有しており、それらは、Ｐ型半導体基板
１８内にチャンネル領域１６を画定している。二酸化シ
リコンからなる第一層２０がチャンネル領域１６の上側
に存在している。ポリシリコン（ポリ１）フローティン
グゲート２２が第一二酸化シリコン層２０上に形成され
ており、且つドレイン領域１４からソース領域１２とド
レイン領域１４との中間点であるチャンネル領域１６に
おける点Ａへ延在するチャンネル領域１６の第一部分２
４の上側に存在している。従って、ポリ１フローティン
グゲート２２は、中間点Ａからソース領域１２へ延在し
且つその上にはフローティングゲート２２が延在するこ
とのないチャンネル領域１６の第二部分２６を画定して
いる。
ル１０は、互いに離隔したＮ型ソース領域１２及びドレ
イン領域１４を有しており、それらは、Ｐ型半導体基板
１８内にチャンネル領域１６を画定している。二酸化シ
リコンからなる第一層２０がチャンネル領域１６の上側
に存在している。ポリシリコン（ポリ１）フローティン
グゲート２２が第一二酸化シリコン層２０上に形成され
ており、且つドレイン領域１４からソース領域１２とド
レイン領域１４との中間点であるチャンネル領域１６に
おける点Ａへ延在するチャンネル領域１６の第一部分２
４の上側に存在している。従って、ポリ１フローティン
グゲート２２は、中間点Ａからソース領域１２へ延在し
且つその上にはフローティングゲート２２が延在するこ
とのないチャンネル領域１６の第二部分２６を画定して
いる。
【００２１】図３に最もよく示した如く、フローティン
グゲート２２は、更に、ＥＰＲＯＭセルが形成される活
性装置区域を画定するフィールド酸化物２８の上側を延
在する結合部分２２ａを有している。例えば二酸化シリ
コンである絶縁物質からなる第二層３０はフローティン
グゲート２２の上側に形成されている。この二酸化シリ
コンからなる第二層３０は、フローティングゲート２２
の結合部分２２ａの上側に延在している。
グゲート２２は、更に、ＥＰＲＯＭセルが形成される活
性装置区域を画定するフィールド酸化物２８の上側を延
在する結合部分２２ａを有している。例えば二酸化シリ
コンである絶縁物質からなる第二層３０はフローティン
グゲート２２の上側に形成されている。この二酸化シリ
コンからなる第二層３０は、フローティングゲート２２
の結合部分２２ａの上側に延在している。
【００２２】セル１０のワードラインとして作用するポ
リシリコン（ポリ２）制御ゲート３２が、ポリ１フロー
ティングゲート２２の上側に存在しているが、第二二酸
化シリコン層３０によりフローティングゲート２２から
離隔されている。ポリ２制御ゲート３２は、アクセス部
分３２ａを有しており、そのアクセス部分３２ａは、チ
ャンネル領域１６の第二部分２６の上側に位置している
が、第一二酸化シリコン層２０によりチャンネル領域１
６の第二部分２６から離隔されている。ポリシリコン
（ポリ２）カップリング（結合）ライン３４がフローテ
ィングゲート２２のカップリング（結合）部分２２ａの
上側に位置しているが、第二二酸化シリコン層３０によ
りそれから離隔されている。
リシリコン（ポリ２）制御ゲート３２が、ポリ１フロー
ティングゲート２２の上側に存在しているが、第二二酸
化シリコン層３０によりフローティングゲート２２から
離隔されている。ポリ２制御ゲート３２は、アクセス部
分３２ａを有しており、そのアクセス部分３２ａは、チ
ャンネル領域１６の第二部分２６の上側に位置している
が、第一二酸化シリコン層２０によりチャンネル領域１
６の第二部分２６から離隔されている。ポリシリコン
（ポリ２）カップリング（結合）ライン３４がフローテ
ィングゲート２２のカップリング（結合）部分２２ａの
上側に位置しているが、第二二酸化シリコン層３０によ
りそれから離隔されている。
【００２３】図４Ａに示した如く、セル１０に対して書
込みを行なうためには、ワードライン３２を低電圧、即
ち１．５Ｖに保持し、且つソース１２をＶssに維持し、
且つドレイン１４を５Ｖに保持する。フローティングゲ
ート２２を高状態（即ち、８−９Ｖ）とさせるために、
フローティングゲート２２が、フィールド酸化物２８上
のフローティングゲート２２のポリ１結合部分２２ａを
横断するポリ２結合ライン３４（１０−１３Ｖにある）
により他方の方向に結合される。
込みを行なうためには、ワードライン３２を低電圧、即
ち１．５Ｖに保持し、且つソース１２をＶssに維持し、
且つドレイン１４を５Ｖに保持する。フローティングゲ
ート２２を高状態（即ち、８−９Ｖ）とさせるために、
フローティングゲート２２が、フィールド酸化物２８上
のフローティングゲート２２のポリ１結合部分２２ａを
横断するポリ２結合ライン３４（１０−１３Ｖにある）
により他方の方向に結合される。
【００２４】図４Ｂは、読取りモードにおける、ＵＶ消
去可能ＥＰＲＯＭアレイにおいて使用される如きセル１
０に対する典型的な動作電圧を示している。セル１０の
消去は、ＥＰＲＯＭアレイにおいて使用される場合に
は、ＵＶ露光により達成されるか、又は、図５に示した
如く、フラッシュＥＰＲＯＭアレイにおける如く、消去
を電気的に実施する場合には、負電圧を結合ライン３４
へ与え（例えば、−５Ｖ）、正電圧（５−８Ｖ）をドレ
イン１４へ与え且つソース１２を開放状態に維持し且つ
ワードライン３２をＶssとさせることにより実施され
る。
去可能ＥＰＲＯＭアレイにおいて使用される如きセル１
０に対する典型的な動作電圧を示している。セル１０の
消去は、ＥＰＲＯＭアレイにおいて使用される場合に
は、ＵＶ露光により達成されるか、又は、図５に示した
如く、フラッシュＥＰＲＯＭアレイにおける如く、消去
を電気的に実施する場合には、負電圧を結合ライン３４
へ与え（例えば、−５Ｖ）、正電圧（５−８Ｖ）をドレ
イン１４へ与え且つソース１２を開放状態に維持し且つ
ワードライン３２をＶssとさせることにより実施され
る。
【００２５】上述したＥＰＲＯＭセル１０がフラッシュ
ＥＰＲＯＭアレイにおいて使用される場合には、書込み
及び読取り動作の両方に対する典型的な動作電圧は、Ｕ
Ｖ消去可能適用に対し上述したものと同一である。
ＥＰＲＯＭアレイにおいて使用される場合には、書込み
及び読取り動作の両方に対する典型的な動作電圧は、Ｕ
Ｖ消去可能適用に対し上述したものと同一である。
【００２６】図６を参照すると、本セル構成体の重要な
特徴のうちの一つであるアレイにおけるセルレイアウト
が示されている。例えば本発明の従来技術の説明の部分
において説明した如き典型的なＴ形状セルは、使用する
のが困難である。なぜならば、その形態においては、該
セルの主要な区域のうちの一つが各セルに隣接するドレ
インコンタクトにより占有されるからである。図６は、
コンタクトレスアレイにおける新規なセル１０を示して
いる。１ミクロンのドレイン幾何学的形状の場合、セル
１０のＴ形状レイアウトは６６平方ミクロンのセルとな
る。図６に示したレイアウトではコンタクトレスレイア
ウトを使用し、同一の１ミクロン設計基準を使用するこ
とによりセル寸法を２０平方ミクロンのセルへ減少させ
ている。図６に示し、且つ上述した如く、図示したアレ
イにおけるＥＰＲＯＭセルは、従来のＥＰＲＯＭアレイ
における如く、一つのコンタクトが二つのセルにより共
用されるものではなく、そのソースラインは３２個、４
８個又は６４個などのセル毎にコンタクトされている。
特徴のうちの一つであるアレイにおけるセルレイアウト
が示されている。例えば本発明の従来技術の説明の部分
において説明した如き典型的なＴ形状セルは、使用する
のが困難である。なぜならば、その形態においては、該
セルの主要な区域のうちの一つが各セルに隣接するドレ
インコンタクトにより占有されるからである。図６は、
コンタクトレスアレイにおける新規なセル１０を示して
いる。１ミクロンのドレイン幾何学的形状の場合、セル
１０のＴ形状レイアウトは６６平方ミクロンのセルとな
る。図６に示したレイアウトではコンタクトレスレイア
ウトを使用し、同一の１ミクロン設計基準を使用するこ
とによりセル寸法を２０平方ミクロンのセルへ減少させ
ている。図６に示し、且つ上述した如く、図示したアレ
イにおけるＥＰＲＯＭセルは、従来のＥＰＲＯＭアレイ
における如く、一つのコンタクトが二つのセルにより共
用されるものではなく、そのソースラインは３２個、４
８個又は６４個などのセル毎にコンタクトされている。
【００２７】図６に示した如く、図示したアレイ内の二
つの隣接するセルは同一のＮ＋ソースラインを共用して
おり、且つフィールド酸化物（Ｆｏｘ）により同一のポ
リ２ワードラインに沿って該アレイ内の他のセルから離
隔されている。上述したポリ２結合ラインは、各セル内
のワードラインと平行しており、アレイ間フィールド酸
化物上を延在する下側に存在するポリ１フローティング
ゲートの部分に対し容量結合を与えている。尚、同様の
レイアウトを有するＥＰＲＯＭアレイは、本願出願人に
譲渡されており発明者がＡ． Ｂｅｒｇｅｍｏｎｔであ
り発明の名称が「新規なコンタクトレスフラッシュＥＰ
ＲＯＭセル、スタンダードな行デコーダ（ＮＥＷ ＣＯ
ＮＴＡＣＴＬＥＳＳ ＦＬＡＳＨ ＥＰＲＯＭ ＣＥＬ
Ｌ ＡＳＴＡＮＤＡＲＤ ＲＯＷ ＤＥＣＯＤＥＲ）」
である本願出願の基礎である米国特許出願と同日に出願
された米国特許出願に記載されている。
つの隣接するセルは同一のＮ＋ソースラインを共用して
おり、且つフィールド酸化物（Ｆｏｘ）により同一のポ
リ２ワードラインに沿って該アレイ内の他のセルから離
隔されている。上述したポリ２結合ラインは、各セル内
のワードラインと平行しており、アレイ間フィールド酸
化物上を延在する下側に存在するポリ１フローティング
ゲートの部分に対し容量結合を与えている。尚、同様の
レイアウトを有するＥＰＲＯＭアレイは、本願出願人に
譲渡されており発明者がＡ． Ｂｅｒｇｅｍｏｎｔであ
り発明の名称が「新規なコンタクトレスフラッシュＥＰ
ＲＯＭセル、スタンダードな行デコーダ（ＮＥＷ ＣＯ
ＮＴＡＣＴＬＥＳＳ ＦＬＡＳＨ ＥＰＲＯＭ ＣＥＬ
Ｌ ＡＳＴＡＮＤＡＲＤ ＲＯＷ ＤＥＣＯＤＥＲ）」
である本願出願の基礎である米国特許出願と同日に出願
された米国特許出願に記載されている。
【００２８】従って、フラッシュアレイ又はＥＰＲＯＭ
アレイの何れかにおいて使用可能なこの新規なセルは、
スペーサなしでソース側注入を使用している。スペーサ
を除去することにより、構造がより簡単となり且つ製造
はより容易となる。ワードラインを使用することは、ソ
ース上のポリシリコンの部分に低電圧を与える。フロー
ティングゲートを特別の結合用ポリ２ラインと結合させ
ることにより高電圧制御ゲートが達成される。本セル
は、共用型ラインソースを使用しており、セル寸法を減
少させている。５Ｖのみの書込みが必要とされるに過ぎ
ない。従って、このセルは書込み可能な論理装置におい
て使用するのに理想的なものである。
アレイの何れかにおいて使用可能なこの新規なセルは、
スペーサなしでソース側注入を使用している。スペーサ
を除去することにより、構造がより簡単となり且つ製造
はより容易となる。ワードラインを使用することは、ソ
ース上のポリシリコンの部分に低電圧を与える。フロー
ティングゲートを特別の結合用ポリ２ラインと結合させ
ることにより高電圧制御ゲートが達成される。本セル
は、共用型ラインソースを使用しており、セル寸法を減
少させている。５Ｖのみの書込みが必要とされるに過ぎ
ない。従って、このセルは書込み可能な論理装置におい
て使用するのに理想的なものである。
【００２９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１Ａ】 書込みモードにある側壁選択ゲートトラン
ジスタを有するフラッシュＥＰＲＯＭセルを示した概略
断面図。
ジスタを有するフラッシュＥＰＲＯＭセルを示した概略
断面図。
【図１Ｂ】 読取りモードにある図１Ａのセルを示した
概略断面図。
概略断面図。
【図１Ｃ】 消去モードにある図１Ａのセルを示した概
略断面図。
略断面図。
【図２】 本発明に基づくコンタクトレスＥＰＲＯＭセ
ルを示した概略断面図。
ルを示した概略断面図。
【図３】 図２のコンタクトレスＥＰＲＯＭセルの結合
ラインを示した概略断面図。
ラインを示した概略断面図。
【図４Ａ】 書込みモードにあるＥＰＲＯＭにおいて使
用される図２のセルを示した概略断面図。
用される図２のセルを示した概略断面図。
【図４Ｂ】 読取りモードにあるＥＰＲＯＭにおいて使
用された図２のセルを示した概略断面図。
用された図２のセルを示した概略断面図。
【図５】 消去モードにあるフラッシュＥＰＲＯＭにお
いて使用された図２のセルを示した概略断面図。
いて使用された図２のセルを示した概略断面図。
【図６】 図２のセルのレイアウトを示した概略平面
図。
図。
１０ コンタクトレスＥＰＲＯＭメモリセル １２ ソース領域 １４ ドレイン領域 １６ チャンネル領域 １８ 基板 ２０ 第一二酸化シリコン層 ２２ フローティングゲート ２２ａ 結合部分 ２４ 第一部分 ２６ 第二部分 ２８ フィールド酸化膜 ３０ 第二二酸化シリコン層 ３２ 制御ゲート ３４ 結合ライン
Claims (5)
- 【請求項１】 シリコン基板に形成した無コンタクト５
ＶのみのＥＰＲＯＭセルアレイにおいて、 （ａ）前記シリコン基板内にＮ＋ソースラインが形成さ
れており、 （ｂ）前記ソースラインの反対側に前記ソースラインか
ら離隔され且つ並列して形成されておりそれらの間にそ
れぞれ第一及び第二基板チャンネル領域を画定する第一
及び第二Ｎ＋ドレインラインが設けられており、 （ｃ）前記第一及び第二ドレインラインからそれぞれ離
隔され且つ並列して第一及び第二フィールド酸化物スト
リップが形成されており、前記ソースライン／ドレイン
ライン構成体はこの様な構成体をアレイ内の隣接する同
様のソース／ドレイン構成体から離隔するために前記第
一及び第二フィールド酸化物ストリップにより負荷がか
けられており、 （ｄ）前記チャンネル領域上に形成して第一絶縁物質層
が設けられており、 （ｅ）前記第一ドレインラインと前記ソースライン及び
前記第二ドレインラインと前記ソースラインとの間にお
いてそれぞれ前記基板内に第一及び第二アレイフィール
ド酸化物領域が形成されており、 （ｆ）前記第一絶縁物質上に形成されており且つそれぞ
れ対応するドレイン領域の端部から前記チャンネル領域
の中間点へ延在する対応する第一及び第二チャンネル領
域の第一部分の上側に位置して第一及び第二フローティ
ングゲートが設けられており、その際に前記中間点から
前記ソースラインの端部へ延在する第二部分が前記チャ
ンネル領域において画定され且つその上には前記フロー
ティングゲートが延在することはなく、前記フローティ
ングゲートが対応するアレイフィールド酸化物領域上を
延在する結合部分を具備しており、 （ｇ）結合部分を具備する前記第一及び第二フローティ
ングゲート上に形成して第二絶縁物質層が設けられてお
り、 （ｈ）前記第一及び第二フローティングゲートの上側に
位置しておりそれらから前記第二絶縁物質層により離隔
され、且つそれぞれ前記第一及び第二チャンネル領域の
第二部分の上側に位置しておりそれらから前記第一絶縁
物質層により離隔されている第一及び第二アクセス部分
を有する導電性制御ゲートラインが設けられており、 （ｉ）前記第一及び第二フローティングゲートの結合部
分の上側に位置しておりそれらから前記第二絶縁物質層
により離隔されている導電性結合ラインが設けられてい
る、 ことを特徴とするＥＰＲＯＭセルアレイ。 - 【請求項２】 請求項１において、前記第一絶縁物質が
二酸化シリコンであることを特徴とするＥＰＲＯＭセル
アレイ。 - 【請求項３】 請求項２において、前記第一及び第二フ
ローティングゲートが多結晶シリコンを有することを特
徴とするＥＰＲＯＭセルアレイ。 - 【請求項４】 請求項３において、前記第二絶縁物質が
酸化物−窒化物−酸化物（ＯＮＯ）からなる複合層を有
することを特徴とするＥＰＲＯＭセルアレイ。 - 【請求項５】 請求項４において、前記制御ゲート及び
前記結合ラインの両方が多結晶シリコンを有することを
特徴とするＥＰＲＯＭセルアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US687281 | 1984-12-28 | ||
| US07/687,281 US5212541A (en) | 1991-04-18 | 1991-04-18 | Contactless, 5v, high speed eprom/flash eprom array utilizing cells programmed using source side injection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685272A true JPH0685272A (ja) | 1994-03-25 |
| JP3238461B2 JP3238461B2 (ja) | 2001-12-17 |
Family
ID=24759814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09785092A Expired - Fee Related JP3238461B2 (ja) | 1991-04-18 | 1992-04-17 | Ｅｐｒｏｍセルアレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5212541A (ja) |
| EP (1) | EP0509698A3 (ja) |
| JP (1) | JP3238461B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583810A (en) * | 1991-01-31 | 1996-12-10 | Interuniversitair Micro-Elektronica Centrum Vzw | Method for programming a semiconductor memory device |
| US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
| US6009013A (en) * | 1992-01-29 | 1999-12-28 | Interuniversitair Micro-Elektronica Centrum Vzw | Contactless array configuration for semiconductor memories |
| DE69207386T2 (de) * | 1992-06-01 | 1996-09-12 | Sgs Thomson Microelectronics | Verfahren zur Herstellung hochintegrierter kontaktloser EPROM's |
| US5379254A (en) * | 1992-10-20 | 1995-01-03 | National Semiconductor Corporation | Asymmetrical alternate metal virtual ground EPROM array |
| US5467306A (en) * | 1993-10-04 | 1995-11-14 | Texas Instruments Incorporated | Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms |
| WO1995022837A1 (en) * | 1994-02-17 | 1995-08-24 | National Semiconductor Corporation | A method for reducing the spacing between the horizontally-adjacent floating gates of a flash eprom array |
| EP0762429B1 (en) * | 1995-08-11 | 2002-02-20 | Interuniversitair Microelektronica Centrum Vzw | Method of programming a flash EEPROM memory cell optimized for low power consumption and a method for erasing said cell |
| US5890192A (en) * | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
| EP0902438B1 (en) * | 1997-09-09 | 2005-10-26 | Interuniversitair Micro-Elektronica Centrum Vzw | Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications |
| US5847426A (en) * | 1997-12-15 | 1998-12-08 | National Semiconductor Corporation | Contactless flash EPROM using poly silicon isolation |
| US5978274A (en) * | 1998-08-03 | 1999-11-02 | Winbond Electronics Corp. | Method for erasing split-gate flash memory |
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