JPS6046554B2 - 半導体記憶素子及び記憶回路 - Google Patents

半導体記憶素子及び記憶回路

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JPS6046554B2
JPS6046554B2 JP53153741A JP15374178A JPS6046554B2 JP S6046554 B2 JPS6046554 B2 JP S6046554B2 JP 53153741 A JP53153741 A JP 53153741A JP 15374178 A JP15374178 A JP 15374178A JP S6046554 B2 JPS6046554 B2 JP S6046554B2
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    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description

【発明の詳細な説明】 本発明は記憶の書換え可能な不揮発性ＭＯＳ型の半導
体記憶素子及び記憶回路に関する。
従来半導体記憶素子の一例として、第１図ａに示すフロ
ーティングゲートを有したＮチャネルホットキャリア注
入型のものがある。
即ちＰ型半導体基体１１のソース１２ドレイン１３間（
例えば６μ）チャネル領域上に第１のゲート絶縁膜１４
を介してフローティングゲート電極１５が、さらに第２
のゲート絶縁膜１６を介してコントロールゲート電極１
７がそれぞれ積層されている。そして素子周辺のフィー
ルド領域にはフィールド絶縁膜１８が形成されている。
このように構成された半導体記憶素子ＰＲＯＭが使用さ
れるとき、第１図ｂに等価回路を示すようにコントロー
ルゲート１７に正極電圧■。が印加されかつドレイン１
３を正極側に接続して電圧■Ｄが印加され、ＭＯＳトラ
ンジスタが飽和領域に達するようにされる。このときＰ
チャネルＰＲＯＭの場合と異なりドレイン１３と基板１
１間にはアバランシエ降状が生じなくまた、たとえアバ
ランシエ降状が生じたとしても電子はドレイン１３の正
極電圧に引きつけられフローティングゲート１５にトラ
ップされない。しかしてこのときソース、ドレイン間に
Ｎチャネルが形成され、このＮチャネル領域において衝
撃イオン化（ＩｍｐａｃｔｊＯｎｉｚａｔｉＯｎ）によ
つて生じたホツトエレクトロンがコントロールゲート１
７に引きつけられ、その結果、ホツトエレクトロンがフ
ローティングゲート１５にトラップされる。このように
フローティングゲート１５にホツトエレクトロンがトラ
ップされると、チャネルが消減し、ノーマリオフとなる
。このようなＮチャネルＰＲＯＭによると続出し速度は
早いが書込みはアバランシエ降状が使えない為極めて遅
くなる（〜２ｒＴ１ＳｅＣ）。
しかもこの書込みに要するドレ２イン電圧■。及びコン
トロールゲート電圧■ｃは夫々キャリアの加速、注入を
行な，うために何れも通常２０Ｖ以上の電圧値を必要と
する。この時間の遅延は記憶容量が大きい場合には極め
て大きな欠点を提起する。
例えば６４Ｋビットのメモリを８ビット×？ワードで構
成する場合、全ビットの書込みにおよそ１０分間を費し
てしまう。さらに書込み電圧として２０Ｖ以上を要する
ことは、周辺回路を含めたこの種のメモリの高密度化、
大容量化を阻言するものである。また第１図ｃに第１図
ａの装置の平面図を示すように、フローティングゲート
１５の電位を高めて電子の注入を容易にする為にコント
ロールゲート１７とフローティングゲート１５間の容量
Ｃ１をフローティングゲート１５と基板１１間の容量Ｃ
２より大としている。
即ちフローティングゲート１５パターンはフィールド領
域上に延在せしめている。従つて装置の占める面積は大
きく、素子の高集積化阻害の一因となつている。ノ 本
発明は上記事情に鑑みて為されたもので、書込み電圧を
低減化し、しかも短時間て書込みが可能で、高集積化に
好適なる半導体記憶装置を提供することを目的とする。
即ち本発明は半導体基体と、該半導体基体に設・けられ
た基体と逆導電型のソース、ドレイン領域と、これらソ
ース、ドレイン領域間のチャネル領域表面に設けられた
第１のゲート絶縁膜と、該第１のゲート絶縁膜上に前記
チャネル領域の一部を覆うように設けられたフローティ
ングゲートであ”る第１のゲート電極と、該第１のゲー
ト電極の少なくとも一部を覆うように第２のゲート絶縁
膜を介して設けられた第２のゲート電極と、該第２のゲ
ート電極上に第３のゲート絶縁膜を介して積層され、か
つ前記チャネル領域の前記第１のゲート電極及び第２の
ゲート電極で覆われていない部分に延在するように設け
られた第３のゲート電極とを具備した装置を有してなる
ものを特徴とする半導体記憶素子を提供するものである
。
本発明の他の目的は前記半導体記憶素子を行より配列し
た高動作速度、低書込み電圧、高集積化を達成する記憶
回路を提供するものである。
以下本発明を一実施例につき図面を参照して詳述する。
第２図はその一例を示し、半導体基体例ればＰ型シリコ
ン基板２１に設けられたリンドープｎ＋型ソース、ドレ
イン領磯２２，２３を有している。これらｎ＋型ソース
、ドレイン領域２２，２３間のチャネル領域表面の一部
には第１のゲート絶縁膜例えば熱形成したゲートシリコ
ン酸化膜２４を介して、ｎ＋型ソース領域２２の一端に
隣接する様に幅例えば３μの第１のゲート電極即ちフロ
ーティングゲート電極２５が形成されている。該フロー
ティングゲート電極２５上には第２のゲート絶縁膜例え
ばＣＶＤ酸化シリコン膜２６を介して第２のゲート電極
、即ちコントロールゲート電極２７が積層形成されてい
る。前記コントロールゲート電極２７、フローティング
ゲート電極２５及びｎ＋型ソース領域２２は自己整合的
に配置されたものである。さらにこのコントロールゲー
ト電極２７上に第３のゲート絶縁膜例えばＣＶＤ酸化シ
リコン膜２８を介して積層され、かつ前記フローティン
グゲート電極２５及びコントロール電極２７で覆われて
いない部分に例えば３μ延在するように設けられたカギ
型の第３のゲート電極即ち番地選択ゲート（Ａｄｒｅｓ
ｓｉｎｇＧａｔｅ）電極２９が積層されている。また番
地選択ゲート電極２９と前記ドレイン領域２３とは自己
整合的に配置されている。そして素子周辺のフィールド
領域にはフィールド酸化膜３０が形成されている。これ
らゲート電極は例えば不純物ドープポリシリコンであり
、或いはこのうち番地選択ゲート電極２９をＮて形成し
てもよい。第３図には上記装置の等価回路の一態様を示
す。
即ちこの半導体記憶装置に書込みを行なう際には、例え
ば予めコントロールゲート電極２７に直流的に＋２５Ｖ
の定電圧ＶＯ。を印加しておき、書込み時にドレイン領
域２３及び番地選択ゲート電極２９にパルス的に例えば
１０Ｖの書込み電圧■０，ＶＡＤを印加する。このよう
に予め■Ｃｃが与えられていることによりさらに番地選
択ゲート電極２９下の右方半分が基板２１に近接してい
るため、書込み電圧■ＡＣを低く押えることができ、ま
た実効的チャネル長は番地選択ゲート電極２９下の右方
半分となるためドレイン電圧■。も小さくて済む。即ち
小さなＶＡＣ，■Ｄ印加によつてもＭＯＳトランジスタ
は飽和領域動作となり、フローティングゲート電極２５
下及び第１の酸化シリコン膜２４上に接した部位の番地
選択ゲート電極２９下の基板２１表面に、即ちソース２
２からドレイン２４迄Ｎチャネルが誘起される。このＮ
チャネル領域において生じたホツトエレクトロンはコン
トロールゲート電極２７及び番地選択ゲート電極２９の
与える電界によりフローティングゲート電極２５にトラ
ップされる。書込み速度は前記高電界の存在、短チャネ
ル化等により５００μＳｅｃ以内となる。また書込み電
圧の低減化により周辺回路に加れる電圧は高々１５■程
度で周辺路を含めた高集積化を進めることができる。一
方第４図に平面図を示すように、予めコントロールゲー
ト電極２７に電圧印加しておくものであるから、従来の
ようにトラップの為の高電界を得る為にフローティング
ゲートをフィルド領域に張出して形成してコントロール
ゲート間との間に大容量のキャパシタを設ける必要がな
く、高集積化に有利である。
読出し時には番地選択ゲート電極２９に電圧を与えてド
レイン２４に隣接した前記ゲート電極２９下にチャネル
を誘起し、ソース、ドレイン領域２３，２４間の導通、
非導通を出力すれば良い。
記憶の消去はコントロールゲート電極２７に正又は負の
電圧例えば５０■を印加することにより全ビットー括消
去が可能である。第５図には本発明の変形例を示し、第
１の酸化シリコン膜２４に接した部位の番地選択ゲート
電極２９下の基板２４表面にソース、ドレイン領域と同
導電型かつ低不純物濃度即ちＮ一領域５１を形成したも
のである。
このＮ一領域５１は例えばイオン注入或いは気体又は固
体拡散源を用いた熱拡散又は両者の組合わせにより形成
する。Ｎ一領域５１の存在により、Ｎ一領域５１は高度
に反転し、またチャネルの形成される深さが浅くなりキ
ャリヤが表面近くを走行し、効率的にトラップを行なう
ことができる。従つて書込み時間の短縮化、読出し時の
電流増加により動作スピード、動作余裕度の向上が図れ
る。第６図は第２図に図示した装置を用いて記憶回路即
ちメモリセルアレイを構成する場合の一例を示す。
コントロールゲート電極■Ｃｃはメモリセル１．１，１
．２，２．１，２．２に共通接続され、さらに行方向の
番地選択ゲート電極ＶＡＯは夫々共通接続されて夫々に
ＶＡｌ，ＶＡ２が与えられ、列方向のドレイン領域■Ｄ
は共通接続されて夫々に■Ｄｌ，ＶＯ２が与えられてい
る。■Ｄｌ，■Ｄ２のうちの一行、■Ａｌ，■Ａ２のう
ちの一列を選択することによりメモリアレイ中の番地を
指定することができる。
セル１，１への書込み時に印加する各信号線の電波及び
波形の一例を第７図に示す。ここで列選択線への印加パ
ルス■Ａ１・は行選択線の印加パルスＶ。ｌより遅く立
ち上り、早く立ち下るように設定するのが、メモリセル
への誤書込みを防止する上で効果がある。さらに第８図
に示すように、シリコン基板とソース電極間に逆方向バ
イアス■ＵＴ３を印加することにより、メモリアレイ及
び周辺回路のフィールド反転電圧の増加と、パンチスル
ーの防止を促進することが可能で、よソー層の高集積化
と書込み時間の短縮化を図ることができる。
【図面の簡単な説明】
第１図Ａ，ｂ，ｃは夫々従来例を説明るための断面図、
等価回路図、平面図、第２図は本発明の一実施例を説明
する為の断面図、第３図は第２図の等価回路図、第４図
は第２図の平面図、第５図は本発明の他の実施例を説明
する為の断面図、第６図は本発明の記憶回路の一実施例
を説明する為の回路図、第７図は第６図に示した記憶回
路の動作態様を説明する為の図、第８図は第６図に示し
た記憶回路の他の動作態様を説明する為の図である。 第２図に於いて、２１・・・・・Ｐ型シリコン基板、２
２・・・・・ソース領域、２３・・・・・・ドレイン領
域、２４・・・・・・ゲート酸化膜、２５・・・・・・
フローティングゲート電極、２６，２８・・・・・ＣＶ
Ｄ酸化膜、２７・・・・・コントロールゲート電極、２
９・・・・・・番地選択ゲート電極、３０・・・・・フ
ィールド酸化膜。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体と、該半導体基体に設けられた基体と逆
    導電型のソース、ドレイン領域と、これらソース、ドレ
    イン領域間のチャネル領域表面に設けられた第１のゲー
    ト絶縁膜と、該第１のゲート絶縁膜上に前記チャネル領
    域の一部を覆うよう設けられたフローティングゲートで
    ある第１のゲート電極と、該第１のゲート電極の少なく
    とも一部を覆うように第２のゲート絶縁膜を介して設け
    られた第２のゲート電極と、該第２のゲート電極上に第
    ３のゲート絶縁膜を介して積層され、かつ前記チャネル
    領域の前記第１のゲート電極及び第２のゲート電極で覆
    われていない部分に延在するように設けられた第３のゲ
    ート電極とを具備したことを特徴とする半導体記憶素子
    。 ２ 半導体基体はＰ導電型であることを特徴とする前記
    特許請求の範囲第１項記載の半導体記憶素子。 ３ 第３のゲート電極下であり、かつフローティングゲ
    ート及び第２のゲート電極が覆われていないチャネル領
    域はソース、ドレイン領域と同導型かつソース、ドレイ
    ンより不純物濃度の低いことを特徴とする前記特許請求
    の範囲第１項記載の半導体記憶素子。 ４ 半導体基体と、該半導体基体に設けられた基体と逆
    導電型のソース、ドレイン領域と、これらソース、ドレ
    イン領域間のチャネル領域表面に設けられた第１のゲー
    ト絶縁膜と、該第１のゲート絶縁膜上に前記チャネル領
    域の一部を覆うように設けられたフローティングゲート
    である第１のゲート電極と、該第１のゲート電極の少な
    くとも一部を覆うように第２のゲート絶縁膜を介して設
    けられた第２のゲート電極と、該第２のゲート電極上に
    第３のゲート絶縁膜を介して積層され、かつ前記チャネ
    ル領域の前記第１のゲート電極及び第２のゲート電極で
    覆われていない部分に延在するように設けられた第３の
    ゲート電極とを具備した記憶素子を複数個行列配列し、
    各記憶素子の前記第２のゲート電極を共通接続し、行又
    は列方向の各記憶素子の前記ドレイン領域を共通接続し
    、列又は行方向の各記憶素子の前記第３のゲート電極を
    共通接続したことを特徴とする記憶回路。 ５ 第２のゲート電極に定電圧を印加し、記憶の書込み
    時には選択された記憶素子のドレイン領域及び第３のゲ
    ート電極にパルス状の電圧が印加されることを特徴とす
    る前記特許請求の範囲第４項記載の記憶回路。 ６ 記憶の消去時には第２のゲート電極に正又は負の高
    電圧が印加されることを特徴とする前記特許請求の範囲
    第４項記載の記憶回路。 ７ 記憶の書込み時にはソース領域と半導体基体との間
    に逆方向バイアスが印加されることを特徴とする前記特
    許請求の範囲第４項記載の記憶回路。
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