KR930009139B1 - 불휘발성 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

불휘발성 반도체장치
제 1 도는 본 발명의 1 실시예의 단면도.
제 2 도는 종래의 EPROM의 패터평면도.
제 3 도는 같은 종래의 EPROM의 구조를 도시한 단면도.
제 4 도는 같은 종래의 EPROM의 회로도.
제 5 도는 종래의 콘택트레스 EPROM의 구조를 도시한 단면도.
제 6 도는 같은 EPROM의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : P형 기판 102 : N+형 드레인층
103 : 홈 104 : N+형 소오스형
105 : 채널영역 106 : 필드절연막
107, 109 : 게이트절연막 108 : 부유게이트
110 : 제어게이트
[산업상의 이용분야]
본 발명은 데이터 바꿔쓰기가 가능한 2층이상의 게이트전극구조를 갖는 불휘발성 반도체장치에 관한 것으로 특히 EPROM등의 불휘발성 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 예컨대, 2층의 게이트전극을 갖는 자외선소거형 EPROM은 상면에서 보면 제 2 도에 도시된 패턴배치로 되어 있다. 제 2 도에 있어서 참조부호 1은 메모리셀, 2는 소자분리영역, 3은 부유게이트전극, 4는 워드선으로 되는 제어게이트전극, 5는 접속공, 6은 Al로 이루어진 비트선이다. 이 구조에서는 1개의 셀(1)에 대해 1/2분의 드레인, 접속공(5)이 존재하기 위해, 셀사이즈는 접속공(5)과 소자분리영역(2)에 대해서 마스크행 정도로 규정되는 일정한 간격 및 차이 여유를 미리 확보할 필요가 있고, 또 접속공(5)과 부유게이트전극(3)에 대해서도 마찬가지로 마스크행 정도로 규정된 일정한 간격 및 차이 여유를 미리 확보할 필요가 있다. 이 때문에, 이 부분이 스케일링되지 않으면 미세화, 대용량화에 큰 장애로 된다는 결점을 갖는다. 또, 각 셀에는 각각 공통소오스확산층을 1/2개 배치할 필요가 있다. 제 2 도의 어레이의 단면도를 제 3 도에, 어레이의 회로를 제 4 도에 도시한다. 여기서 참조부호 10은 P형기판 , 11은 N+형 소오스, 12는 N+형 드레인, 13은 BPSG막이다. 이것의 정보기록은 제어게이트전극(4)과 드레인(12)에 고전압을 인가하고, 채널열전자를 발생시키고, 부유게이트전극(3)에 전자를 축적시키고, 셀트랜지스터의 임계치를 상승시킴에 따라 이루어진다.
한편, 대용량화를 실현하기 위해, 소오스 및 드레인확산층을, 제어게이트를 공유하는 인접하는 2개의 셀간의 필드(소자분리) 산화막하에 매립해서 형성하고, 또 상기 매립확산층은 동작에 따라서 소오스 또는 드레인으로서 선택될 수 있는 회로를 갖추고 또 각 셀에 있어서는 상기 매립확산층에 대해 접속공을 갖지 않는 셀구조 및 배치가 제안되어 있다. 이후 이를 콘택트레인 EPROM셀로 약칭한다. 제 5 도에 그 어레이구조도를 도시하고, 제 6 도에 회로도를 도시한다. 이 경우에는 접속공과 공통소오스확산층을 불필요하게 되고, 미세화, 대용량화할 수 있다. 여기서, 참조부호 21은 P형 기판, 22는 N+형 매립확산층 비트선, 24은 필드절연막, 14, 25는 게이트절연막, 26은 부유게이트, 27은 워드선으로 되는 제어게이트, 28은 메모리셀이다. 이 종래형 접촉어레이 EPROM셀구조는 소오스, 드레인확산층(22)은 매립되고, 셀사이즈는 종래형의 70이하로 된다.
그러나, 종래는 불필요한 동작에 대응해 소오스 또는 드레인으로서 선택될 수 있는 신규회로가 필요하게 되므로 메모리 셀 이외의 주변회로부분이 증대한다. 또 미세화에 수반해서 이 신규회로의 선택특성이 열화된다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 종래 EPROM과 같은 어레이회로를 갖추고, 또 미세화, 대용량화 할 수 있는 불휘발성 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은 제 1 도전형 반도체기판상에 설치된 제 2 도전형 소오스 및 드레인영역과, 상기 소오스 및 드레인영역간의 채널영역상에 형성된 제 1 게이트절연막을 매개로 전기적으로 부유상태로 된 제 1 게이트전극, 상기 제 1 게이트전극상에 형성된 제 2 게이트절연막을 매개로 제어게이트로 되는 제 2 게이트전극을 구비한 반도체소자를 복수개 갖춘 반도체장치에 있어서, 상기 소오스 및 드레인영역은 상기 채널영역을, 인접하는 소자의 채널영역과 분리하기 위한 제 1 절연막보다 두꺼운 제 3 절연막의 하부에 설치하고 있고, 상기 인접하는 소자의 소오스 및 드레인영역은 상기 제 3 절연막으로부터 반도체 기판내에 달하도록 설치된 홈에 의해 분리되어 있는 것을 특징으로 하는 불휘발성 반도체장치이다.
즉 본 발명은 상기 소오스 및 드레인확산영역은 채널영역을, 인접하는 채널영역과 분리하기 위한 제 1 게이트절연막보다 두꺼운 절연막의 하부에 설치하고 있고, 인접하는 소오스 및 드레인확산영역은 상기 두꺼운 절연막의 중앙부 부근으로부터 반도체기판내에 달하도록 설치된 홈에 의해 분리되어 있는 것을 특징으로 한다. 또 상기 홈은 인접하는 부유게이트전극단과 거의 자기정합적으로 형성되어 있고, 그 깊이는 인접하는 소오스 및 드레인확산영역을 충분히 분리할 수 있도록 설정되어 있는 것을 특징으로 한다.
[작 용]
상기와 같이 구성된 본 발명에 의하면, 인접소자의 관통현상(punch through)이나 리크(leak)를 충분히 방지할 수 있는 홈이 형성되어 있으므로, 종래의 접촉셀어레이와 같이 종래 셀사이즈를 대폭적으로 축소할 수 있고, 또 소오스와 드레인은 역할을 고정할 수 있으므로, 주변회로를 복잡하게 하지 않고 실현할 수 있는 불휘발성 메모리의 셀구조를 제공할 수 있다.
[실시예]
이하 도면을 참조해서 본 발명의 1 실시예를 상세히 설명한다.
제 1 도는 본 실시예를 단면으로 도시한 구조도이다. 본 구조는 P형 실리콘기판(101)의 표면에 메모리셀의 N+형 드레인확산층(102, 102, …) 및 N+형 소오스확산층(104, 104, …)이 각각 홈(103)을 매개로 설치되어 있다. 이들 인접하는 드레인 확산층(102)과 소오스확산층(104)간에 각각 채널영역(105)이 설치되어 있다. 이들 각 채널영역(105)상에는 제 1 게이트산화막(107)이 설치되어 있다. 제 1 게이트산화막(107)상에는 부유게이트전극(108)이 각각 존재하고, 부유게이트전극(108)상에는 제 2 게이트절연막(109)이 설치되어 있다. 상기 드레인확산층(102) 및 인접셀의 소오스확산층(104)부유게이트전극(108과 108)간을 분리하는 필드산화막(106) 아래에 각각 설치되어 있고, 필드산화막(106)의 거의 중앙부 아래에 설치된 홈(103)에서 서로 분리되어 있다. 제어게이트전극(110)은 상기 제 2 게이트절연막(109)상을 덮고 필드산화막(106), 홈(103)의 상부를 통하도록 설치되어 있다. 이들을 덮어서 CVD산화막(111)이 형성되고, 또 전면적으로 BPSG막(112)이 설치되어 있다.
이와 같은 EPROM장치에서는 인접셀과의 간격은 필드산화막(103)상에 달려 있는 부유게이트전극의 길이와 간격으로 결정되고 있고, 제 5 도, 제 6 도는 콘택트레스 EPROM셀어레이와 같은 사이즈가 실현될 수 있다. 또, 필드산화막으로부터 기판에 걸쳐 형성되는 홈(103)은 인접하는 부유게이트전극단과 자기정합해서 형성할 수 있고, 결국 제 5 도에서 보면, 폴리실리콘으로 이루어진 부유게이트(26)가 형성된 단차에서, 이들을 마스크로서 필드산화막을 뽑고 또 제 1 도의 기판(101)내에 달하는 홈(103)이 형성될 수 있으므로 인접확산층의 분리를 위한 깊이는 자유롭게 설정할 수 있다. 또, 소오스와 드레인의 확산층은 역할을 고정할 수 있으므로, 종래 EPROM의 회로를 그대로 사용할 수 있고, 주변회로의 증대나 새로운 회로의 선택특성등을 우려하지 않아도 된다.
또, 본 실시예에서는 EPROM을 참조해서 설명하였지만 이에 한정되지 않고, 2층폴리를 이용한 같은 종류의 구조를 갖는 일괄소거형 EPROM, EEPROM이나 마스크 ROM 등에도 마찬가지로 적용할 수 있는 등 본 발명을 각종으로 응용할 수 있다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 종래의 EPROM셀 등보다 미세화할 수 있고, 특히 1 트랜지스터 1 셀형 불휘발성 반도체장치를 제공할 수 있다.

Claims (4)

  1. 제 1 도전형 반도체기판(101)상에 설치된 제 2 도전형 소오스(104) 및 드레인(102) 영역과, 상기 소오스(104) 및 드레인(102) 영역간의 채널영역상에 형성된 제 1 게이트절연막(107)을 매개로 전기적으로 부유상태로 된 제 1 게이트전극(108), 상기 제 1 게이트전극(108)상에 형성된 제 2 게이트절연막(109)을 매개로 제어게이트로 되는 제 2 게이트전극(110)을 구비한 반도체소자를 복수개 갖춘 반도체장치에 있어서, 상기 소오스(104) 및 드레인(102) 영역은 상기 채널영역을, 인접하는 소자의 채널영역과 분리하기 위한 제 1 절연막보다 두꺼운 제 3 절연막(106)의 하부에 설치하고 있고, 상기 인접하는 소자의 소오스(104) 및 드레인(102)영역은 상기 제 3 절연막(106)으로부터 반도체기판(101)내에 달하도록 설치된 홈(103)에 의해 분리되어 있는 것을 특징으로 하는 불휘발성 반도체장치.
  2. 제 1 항에 있어서, 상기 홈(103)은 서로 인접하는 소자의 제 1 게이트전극(108)단과 자기정합해서 설치된 것을 특징으로 하는 불휘발성 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 3 절연막(106)은 필드 절연막인 것을 특징으로 하는 불휘발성 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제어게이트(110)는 상기 제 1 게이트전극(108)상에 형성된 제 2 절연막(109)과 상기 제 3 절연막(106)과 상기 홈(103)의 상방을 통해 인접하는 소자군을 결선하는 것을 특징으로 하는 불휘발성 반도체장치.
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